CN203573311U - 数字射频存储模块 - Google Patents
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Abstract
本实用新型实施例公开了一种新型数字射频存储模块，基于Open VPXVITA65.1和VITA57.1规范实现，能够支持接入更高的电源电压和更大的电流接入，因而可以支持更大的功率消耗，而且，由于VPX与CPCI相比，可以支持更高的数据传输速率，因此本申请提供的数字射频存储模块可以支持更高的数据传输速率，具有更好的系统互联能力；进一步的，本实用新型还可以包括嵌入式处理器，可以实现数字射频存储模块的配置管理，使得数字射频存储模块既能单独工作，又能在系统中与其它管理模块协同工作；另外，本实用新型采用FMC架构，数字射频存储模块中，ADC和DAC模块可以更换，具有更好的通用性。
Description
技术领域
本实用新型涉及数据存储技术领域，更具体地说，涉及一种数字射频存储模块。
背景技术
数字射频存储技术以高速采样技术和数字存储技术为基础，具有对频率较高信号的存储和再现能力，广泛应用于雷达领域。
在雷达信号测试设备中，常用数字射频存储技术来实现雷达的功能和性能指标测试，目前的数字射频存储模块大多基于CPCI和VXS架构实现，而随着雷达测试对带宽需求的增加，目前的数字射频存储模块的单模块的数字信号处理能力和系统互联能力越来越显得不足。
实用新型内容
本实用新型的目的是提供一种数字射频存储模块，以提高数字射频存储模块的单模块的数字信号处理能力和系统互联能力。
为实现上述目的，本实用新型提供了如下技术方案：
一种数字射频存储模块，包括：
VPX板卡，第一FPGA模块，第二FPGA模块，第三FPGA模块，模/数转换模块，数/模转换模块，第一SRAM模块，第二SRAM模块和PCIE交换芯片；其中，
所述VPX板卡上设置有至少六个VPX连接器；
所述第一FPGA模块分别所述第二FPGA模块、所述模/数转换模块和所述第一SRAM模块相连接；
所述数/模转换模块和所述第二SRAM模块分别与所述第二FPGA模块相连接；
所述第三FPGA模块分别与所述第一FPGA模块、所述第二FPGA模块和所述PCIE交换芯片相连接；
所述VPX板卡的第一VPX连接器与所述PCIE交换芯片相连接，所述VPX板卡的第二VPX连接器和第三VPX连接器分别与所述第三FPGA模块相连接，所述VPX板卡的第四VPX连接器与所述第二FPGA模块相连接，所述VPX板卡的第五VPX连接器与所述第一FPGA模块相连接；所述VPX板卡的第六VPX连接器为电源连接器。
上述数字射频存储模块，优选的，还包括：
与所述PCIE交换芯片相连接的嵌入式处理器；相应的，
所述VPX板卡还可以包括第七连接器，PCIE交换芯片还与VPX板卡的第七连接器相连接。
上述数字射频存储模块，优选的，还包括：
与所述嵌入式处理器相连接的千兆以太网接口。
上述数字射频存储模块，优选的，所述第一FPGA模块和所述第二FPGA模块之间的数据传输通道包括至少两对低压差分信号线和至少两对Ser-Des收发器。
上述数字射频存储模块，优选的，所述第三FPGA模块和所述第一FPGA模块之间的数据的数据通道为至少两对Ser-Des收发器。
上述数字射频存储模块，优选的，所述第三FPGA模块和所述第二FPGA模块之间的数据通道为至少两对Ser-Des收发器。
上述数字射频存储模块，优选的，所述VPX板卡的第五VPX连接器与所述第一FPGA模块之间的数据通信通道为至少两对Ser-Des收发器。
上述数字射频存储模块，优选的，所述VPX板卡的第二VPX连接器与所述第三FPGA模块之间的数据通信通道为至少两对Ser-Des收发器；所述VPX板卡的第三VPX连接器与所述第三FPGA模块之间的数据通信通道为至少两对Ser-Des收发器。
上述数字射频存储模块，优选的，所述模/数转换模块包括第一FMC接口和模/数转换器，其中，所述模/数转换器固定设置在所述数字射频模块中，所述第一FMC接口和所述模/数转换器可拆卸连接。
上述数字射频存储模块，优选的，所述数/模转换模块包括第二FMC接口和数/模转换器，其中，所述数/模转换器固定设置在所述数字射频模块中，所述第二FMC接口和所述数/模转换器可拆卸连接。
通过以上方案可知，本申请提供的一种数字射频存储模块，基于VPX实现，即应用VPX连接器作为与其它设备的接口，由于VPX板卡中的电源连接器的供电电流大，即VPX电源连接器能够支持接入更高的电源电压接入，因而可以支持更好的功率消耗，而且，在实际应用中，VPX板卡与其他板卡之间的距离可以调整，因此，具有较好的散热特性，不会因为功耗的增加而降低散热性，而且，由于VPX与CPCI相比，可以支持更高的数据传输速率，因此本申请提供的数字射频存储模块可以支持更高的数据传输速率，具有更好的系统互联能力。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种数字射频存储模块的结构示意图；
图2为本申请实施例提供的另一种数字射频存储模块的结构示意图。
说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等（如果存在）是用于区别类似的部分，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示的以外的顺序实施。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本申请实施例提供的一种数字射频存储模块的结构示意图如图1所示，包括：
VPX板卡101，第一FPGA模块102，第二FPGA模块103，第三FPGA模块104，模/数转换模块105，数/模转换模块106，第一SRAM模块107，第二SRAM模块108，和PCIE交换芯片109；其中，
VPX板卡101上可以设置有至少六个VPX连接器。
第一FPGA模块102和分别和第二FPGA模块103、模/数转换模块105和第一SRAM模块107相连接；具体的，第一FPGA模块102与模/数转换模块105之间可以通过低压差分信号（Low Voltage Differential Signaling，LVDS）进行通信；
模/数转换模块105可以为采用标准FMC接口规范的模/数转换模块，采样率和数据位宽由系统具体技术指标确定；第一FPGA模块102可以通过SPI总线或12C总线等简单串行接口对模块上的模/数转换芯片进行配置。
第一FPGA模块102和第二FPGA模块103之间可以通过至少两对低压差分信号线和至少两对Ser-Des收发器（SERializer/DESerializer，并串行转换器/串并行转换器）两种方式进行通信，也就是说，第一FPGA模块102和第二FPGA模块103之间可通过两类信号实现数据传输，具体可以根据数据传输速率要求进行选择，数据传输速率低时，可以选用LVDS信号进行通信，可以实现大带宽和第延迟额数据传输；数据传输速率高时，可以选用Ser-Des信号进行通信，可以实现更大带宽的数据传输。
第一FGPA模块102和第二FGPA模块103之间还连接有配置总线（Configuration BUS，简称CFG总线）信号，第一FGPA模块102和第二FGPA模块103的配置总线控制器和通信接口采用集成PCIE硬核或软核功能的第三FPGA模块104来实现，第三FPGA模块中实现的PCIE接口连接在PCIE交换芯片的下流端口上，通过共享配置总线方式和两点高速串行互联方式（即Ser-Des信号）与第一FGPA模块102和第二FGPA模块103相连接。
数/模转换模块106和第二FPGA模块103相连接，具体的，数/模转换模块106和第二FPGA模块103可以通过LVDS信号进行通信。
数/模转换模块106可以为采用标准FMC接口规范的数/模转换模块，采样率和数据位宽由系统具体技术指标确定；第二FPGA模块103可以通过SPI总线或12C总线等简单串行接口对模块上的数/模转换芯片进行配置。
第一FPGA模块102和第二FPGA模块103可以采用Xilinx或Altera公司的大规模FPGA器件。
第二SRAM模块108与第二FPGA模块103相连接。
第一SRAM模块107和第二SRAM模块108选用低延迟的同步SRAM器件，例如，可以选用静态SRAN存储器。
第三FPGA模块；104分别与第一FPGA模块102、第二FPGA模块103和PCIE交换芯片109相连接；
其中，第三FPGA模块104与第一FPGA模块102之间可以通过至少两对Ser-Des收发器进行通信，即第三FPGA模块104和所述第一FPGA模块102之间的数据的数据通道为至少两对Ser-Des收发器。
同理，第三FPGA模块104与第二FPGA模块102之间可以通过至少两对Ser-Des收发器进行通信，即，第三FPGA模块104与第二FPGA模块102之间的数据通道为至少两对Ser-Des收发器。
VPX板卡101的第一VPX连接器1011与所述PCIE交换芯片109相连接，VPX板卡101的第二VPX连接器1012和第三VPX连接器1013分别与所述第三FPGA模块104相连接，所述VPX板卡101的第四VPX连接器1014与所述第二FPGA模块103相连接，所述VPX板卡101的第五VPX连接器1015与所述第一FPGA模块102相连接；所述VPX板卡101的第六VPX连接器1016为电源连接器。
其中，PCIE交换芯片109通过VPX板卡101的第一VPX连接器1011实现了本申请提供给的数字射频存储模块与其它设备之间通过PCIE总线进行通信；
第三FPGA模块104可以通过VPX板卡101的第二VPX连接器1012或第三VPX连接器1013实现数字射频存储模块与其它设备之间以低压差分信号进行通信的通信方式，例如，可以实现对外部射频模块的逻辑控制和状态监控。
第二FPGA模块103与第四VPX连接器1014之间的数据通道可以为至少两对Ser-Des收发器，即第二FPGA模块103可以通过VPX板卡101的第四VPX连接器1014实现数字射频存储模块与其它设备之间以Ser-Des信号进行通信的通信方式；
第一FPGA模块102与第五VPX连接器之间的数据通道可以为至少两对Ser-Des收发器，即第一FPGA模块102可以通过VPX板卡101的第五VPX连接器1015实现数字射频存储模块与其它设备之间以Ser-Des信号进行通信的通信方式。
优选的，可以选用6U外形尺寸的VPX板卡（以下简称6U VPX板卡），6U VPX板卡具有7个连接器，分别为P0、P1、P2、P3、P4、P5和P6，其中，P0连接器为电源连接器，具体在应用时，可以将P1连接器定义为第一VPX连接器，将P3连接器定义为第二VPX连接器1012，将P4连接器定义为第三VPX连接器，将P5连接器定义为第四VPX连接器，将P6连接器定义为第五VPX连接器，当然，也可以有其它的定义方式，如，将P2连接器定义为第五连接器等，这里不做具体限定。
本实施例中，模/数转换模块105、第一FPGA模块102、第一SRAM模块107、第二FPGA模块103、第二SRAM模块108和数/模转换模块106主要实现数字射频信号的延迟处理，具体处理流程为：
模拟信号进入模/数转换模块105后变为数字信号，该数字信号传输到第一FPGA模块102后，可以在第一FPGA模块102内实现一级可编程延迟，然后写入到第一SRAM模块107，然后第一FPGA模块102再从第一SRAM模块107中读出数字信号，做二级可编程延迟后，通过LVDS信号或Ser-Des信号发送给第二FPGA模块103，在第二FPGA模块103内实现三级可编程延迟，然后将数字信号写入到第二SRAM模块108，然后再从第二SRAM模块108读出做四级可编程延迟操作，最后将数字信号传输到数/模转换模块106，转换成模拟信号后输出。
本申请实施例提供的一种数字射频存储模块，基于VPX实现，即应用VPX连接器作为与其它设备的接口，由于VPX板卡中的电源连接器的供电电流大，即VPX电源连接器能够支持接入更高的电源电压接入，因而可以支持更好的功率消耗，而且，在实际应用中，VPX板卡与其他板卡之间的距离可以调整，因此，具有较好的散热特性，不会因为功耗的增加而降低散热性，而且，由于VPX与CPCI相比，可以支持更高的数据传输速率，因此本申请提供的数字射频存储模块可以支持更高的数据传输速率，具有更好的系统互联能力。
也就是说，本申请实施例提供的基于VPX架构的数字射频存储模块与基于CPCI和VXS架构的数字射频存储模块相比，散射好，功率密度大，能够设计更高性能的FGPA模块，从而具备更高的单模块处理能力。
为了进一步优化上述方案，本申请实施例提供的另一种数字射频存储模块的结构示意图如图2所示，还可以包括：
时钟电源芯片201，所述时钟电源芯片201分别与第一FPGA模块102、第二FPGA模块103、模/数转换模块105和数/模转换模块106相连接，用于提供第一FPGA模块102、第二FPGA模块103、模/数转换模块105和数/模转换模块106所需的时钟信号。
将时钟电源芯片集成在数字射频存储模块中与利用外部时钟相比，可以减少外部线路的连接，减少数字射频模块与外部设备之间的连接线路的复杂度。
还可以包括：
与所述PCIE交换芯片相连接的嵌入式处理器202，即CPU，相应的，所述VPX板卡还可以包括第七连接器1017，PCIE交换芯片还与VPX板卡的第七连接器1017相连接。可以根据系统技术指标来选择嵌入式处理器的主频、高速缓存存储器和外部内存。
所述CPU可以通过FPGA2实现对本数字射频存储模块的功能控制、逻辑加载和数据传输。也就是说，本申请实施例提供的数字射频存储模块，可以通过FPGA2接收上位机（即本数字设备存储模块之外的其它功能模块）的功能控制、逻辑加载和数据传输，也可以通过自带的CPU实现对本数字射频存储模块功能控制、逻辑加载和数据传输。
在多模块工作时，可以由其它主控CPU和FPGA2通信以实现对本数字射频存储模块功能控制、逻辑加载和数据传输；在单模块工作时（即数字射频存储模块单独工作时），可以通过CPU实现对本数字射频存储模块功能控制、逻辑加载和数据传输。
PCIE交换芯片可以选用标准的多端口、支持费透明模式的交换芯片。交换芯片的上流端口可根据系统需要选择第一连接器上的一个PCIE接口或模块内部的CPU单元的PCIE接口。具体的，当本数字射频存储模块作为外设功能单元时，第一连接器上的一个PCIE接口被设置成PCIE交换芯片的上流口，PCIE交换芯片上与CPU连接的PCIE接口可以设置成透明或非透明下流接口。当本数字射频存储模块作为系统中的主控功能单元时，PCIE交换芯片上与CPU连接的PDIC口设置成上流口，PCIE交换芯片与第一连接器上的一个PCIE接口和第七连接器上的一个PCIE接口都设置成透明下流接口，这些下流接口可以控制系统中其它外设功能模块。
上述实施例，优选的，还可以包括与所述嵌入式处理器相连接的千兆以太网（Gigabit Ethernet，GE）口，所述千兆以太网口可以设置两个，所述两个千兆以太网口中第一以太网口通过第二连接器1012实现，该两个千兆以太网口可以实现本数字射频存储模块和其它功能单元的网络互联通信，从而实现系统的远程控制和管理。
上述实施例，优选的，所述模/数转换模块105可以包括第一FMC接口和模/数转换器，其中，所述模/数转换器固定设置在所述数字射频模块中，所述第一FMC接口和所述模/数转换器可拆卸连接。
所述数/模转换模块106可以包括第二FMC接口和数/模转换器，其中，所述数/模转换器固定设置在所述数字射频模块中，所述第二FMC接口和所述数/模转换器可拆卸连接。
上述实施例，所述第一FMC接口和第二FMC接口可以拆卸，通过更换FMC模块可以满足不同带宽和通道的数字射频存储需要，同时在升级时，只需要升级相应的第一FMC接口和第二FMC接口即可，降低了升级成本。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种数字射频存储模块，其特征在于，包括：
VPX板卡，第一FPGA模块，第二FPGA模块，第三FPGA模块，模/数转换模块，数/模转换模块，第一SRAM模块，第二SRAM模块和PCIE交换芯片；其中，
所述VPX板卡上设置有至少六个VPX连接器；
所述第一FPGA模块分别所述第二FPGA模块、所述模/数转换模块和所述第一SRAM模块相连接；
所述数/模转换模块和所述第二SRAM模块分别与所述第二FPGA模块相连接；
所述第三FPGA模块分别与所述第一FPGA模块、所述第二FPGA模块和所述PCIE交换芯片相连接；
所述VPX板卡的第一VPX连接器与所述PCIE交换芯片相连接，所述VPX板卡的第二VPX连接器和第三VPX连接器分别与所述第三FPGA模块相连接，所述VPX板卡的第四VPX连接器与所述第二FPGA模块相连接，所述VPX板卡的第五VPX连接器与所述第一FPGA模块相连接；所述VPX板卡的第六VPX连接器为电源连接器。
2.根据权利要求1所述的数字射频存储模块，其特征在于，还包括：
与所述PCIE交换芯片相连接的嵌入式处理器；相应的，
所述VPX板卡还可以包括第七连接器，PCIE交换芯片还与VPX板卡的第七连接器相连接。
3.根据权利要求2所述的数字射频存储模块，其特征在于，还包括：
与所述嵌入式处理器相连接的千兆以太网接口。
4.根据权利要求1所述的数字射频存储模块，其特征在于，所述第一FPGA模块和所述第二FPGA模块之间的数据传输通道包括至少两对低压差分信号线和至少两对Ser-Des收发器。
5.根据权利要求1所述的数字射频存储模块，其特征在于，所述第三FPGA模块和所述第一FPGA模块之间的数据的数据通道为至少两对Ser-Des收发器。
6.根据权利要求1所述的数字射频存储模块，其特征在于，所述第三FPGA模块和所述第二FPGA模块之间的数据通道为至少两对Ser-Des收发器。
7.根据权利要求1所述的数字射频存储模块，其特征在于，所述VPX板卡的第五VPX连接器与所述第一FPGA模块之间的数据通信通道为至少两对Ser-Des收发器。
8.根据权利要求1所述的数字射频存储模块，其特征在于，所述VPX板卡的第二VPX连接器与所述第三FPGA模块之间的数据通信通道为至少两对Ser-Des收发器；所述VPX板卡的第三VPX连接器与所述第三FPGA模块之间的数据通信通道为至少两对Ser-Des收发器。
9.根据权利要求1所述的数字射频存储模块，其特征在于，所述模/数转换模块包括第一FMC接口和模/数转换器，其中，所述模/数转换器固定设置在所述数字射频模块中，所述第一FMC接口和所述模/数转换器可拆卸连接。
10.根据权利要求1所述的数字射频存储模块，其特征在于，所述数/模转换模块包括第二FMC接口和数/模转换器，其中，所述数/模转换器固定设置在所述数字射频模块中，所述第二FMC接口和所述数/模转换器可拆卸连接。
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| CN109408425A (zh) * | 2018-12-27 | 2019-03-01 | 中科院计算技术研究所南京移动通信与计算创新研究院 | 一种基于VPX的高速海量Flash存储模块 |
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Legal Events
| Date | Code | Title | Description |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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| CP03 | Change of name, title or address |
Address after: 4 / F, building 1, No.14 Jiuxianqiao Road, Chaoyang District, Beijing 100020 Patentee after: Beijing Jingwei Hirain Technologies Co.,Inc. Address before: 100101 Beijing city Chaoyang District Anxiang Beili 11 B block 8 layer Patentee before: Beijing Jingwei HiRain Technologies Co.,Ltd. |
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| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20140430 |