CN104484303A - 一种基于SoC芯片的1553B节点电路 - Google Patents

Abstract

本发明属于计算机技术领域，尤其涉及一种基于SoC芯片的1553B节点电路，包括：主机接口模块、1553总线接口模块、以太网接口模块、外部存储控制器(EBC)模块、GPIO接口模块、时钟与复位模块、JTAG模块和电源模块，其中电源模块输入为5V，经过转换后形成3.3V和1.2V，外部提供统一的时钟输入和复位信号，主机接口模块提供与主机PCI接口和异步总线接口通信，1553B总线接口模块提供一路双余度的总线接口，支持BC/RT/MT功能，以太网接口由内部的PPC460处理器控制，提供10/100Mbps以太网的处理接口，外部存储控制器(EBC)模块提供片外存储器管理接口，GPIO提供通用的I/O接口，JTAG提供调测试接口。

Description

一种基于SoC芯片的1553B节点电路

技术领域

本发明属于电路设计领域，涉及一种基于SoC芯片的1553B节点电路。

背景技术

SoC芯片出现的一方面原因是由于信息市场的快速变化和竞争的日益的加剧，另一个原因是系统应用的需求。SoC的设计要从整个系统性能要求出发，把微处理器、模型算法、芯片结构、外围器件各层次电路模块紧密的结合起来，并通过系统级软硬件协同设计，在单芯片上实现系统级的功能变得容易起来。

目前的1553B节点电路主要采用专用的1553B总线协议处理的芯片和冗余电路设计而成，软件主要由主机完成，造成的结果是设计出的电路功耗比较大，软件全部由主机完成，主机运行软件工作量大，执行效率也不高。

发明内容

为了解决背景技术中存在的问题，本发明提供一种基于SoC芯片的1553B节点电路，用以实现1553B总线上的BC/RT/MT功能，为总线系统提供应用解决方案。

本发明的技术解决方案是：

一种基于SoC芯片的1553B节点电路，包括主机接口电路、1553总线模块、以太网接口模块、外部存储控制器(EBC)模块、GPIO接口模块、时钟与复位模块、JTAG接口模块和电源模块；其中：

所述主机接口模块，主机接口实现PCI主/从、异步总线接口，用于完成主机与节点电路之间的数据通信，做PCI总线主设备时，它能发起存储器、I/O、配置和特殊周期访问。当PCI总线上的目标设备时，它能对存储器周期作出响应，同时对66MHz和33MHz时钟周期；异步总线接口模块将不同异步设备的时序通过转换，将其作为芯片的主设备来访问芯片的内部资源；

所述1553总线模块，通过总线收发器、变压器以及1553连接器等实现1553B总线接口功能，总线收发器可以接收来自总线的BUS信号并转换为SoC芯片RX信号，也可以将SoC的TX信号转换为BUS信号发送到变压器，总线收发器的BUS信号在经过变压器的推送达到要求的Vpp后发送到总线上；其中1553B总线的功能包含：BC具有多消息处理、消息间自动延时、自动查询、自动消息重试、可编程中断选择、中断历史列表、可变的内存空间分配、可选择的数据存储；RT具有索引功能、可变的内存空间分配、可选择的数据存储、顺序数据存储、顺序的消息状态信息、方式命令和子地址的非法化、可编程中断选择、中断历史列表；MT具有MT命令链表结构、可变的内存空间分配、智能监控总线上的消息、可编程中断选择、MT命令块包含48位的时标；

所述以太网接口模块，ETH模块结合片上处理器和以太网协议栈嵌入式应用软件，完成发送数据帧的调度、接收数据帧的帧头分离、接收数据帧的数据部分校验和计算、UDP协议类型的提取，为片上处理器进行协议栈处理提供必要信息；

所述外部存储控制器(EBC)模块，实现SoC芯片与外部存储器或外围设备之间控制并完成数据的传输，EBC通过片选信号选择外部存储器，支持16位外部设备；

所述GPIO接口模块，用于复用各种具有不同功能模块的I/O管脚来实现不同功能，这就减少了模块I/O的数量，另外GPIO每个端口都可独立地通过软件设置来满足各种不同系统的要求；

所述时钟与复位模块，用于向整个电路提供统一时钟和复位功能，输入时钟频率经分频得到时钟，将作为芯片内部UART和RTC的工作时钟；输入时钟经分频后，作为到两个倍频器的输入，配置PLL产生PPC460处理器的工作时钟，配置经PLL产生1553B协议处理模块的工作时钟。复位有系统上电复位、看门狗复位、软复位，任何一个有效都复位整个芯片；

所述JTAG接口模块，用于向电路提供JTAG功能，用于调试片内软件；

所述电源模块，用于给芯片及片外模块提供工作电压。

如上所述的1553总线模块，优选地，包括1553接口、1553收发器、变压器一、变压器二；其中：

所述1553接口模块，用于连接1553B数据总线线缆；

所述变压器一和变压器二，用于对电压幅值进行升/降压和故障隔离；

所述的1553接口模块，用于支持1MHz和2MHz总线传输速率。

本发明的优点在于：

本发明提供一种基于SoC芯片的1553B节点电路设计，采用了PCI主机主/从接口和异步总线接口，满足了当前PPC和DSP系列的处理器通信的接口需求，1553B总线接口实现具有GJB289A-97中规定的BC/RT/MT，同时支持BC/MT、RT/MT同时工作的机制，外部存储控制器为芯片提供了丰富的存储资源、GPIO接口扩展外设，整个节点电路提供解决了国内机载网络对功能的1553B节点的应用需求，同时提供了1553B总线系统的应用解决方案。

附图说明

图1是本发明用于1553B节点电路的基本框图；

图2是本发明的主机接口模块框图；

图3是本发明的1553总线模块框图；

图4是本发明的以太网接口模块框图；

图5是本发明的EBC接口模块框图。

具体实施方式

下面结合附图和具体实施例，对本发明的技术方案进行清楚、完整地表述。显然，所表述的实施例仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提所获得的所有其他实施例，都属于本发明的保护范围。

如图1-5所示，本发明提供一种基于SoC芯片的1553B节点模块，包括主机接口模块、1553总线模块、以太网接口模块、外部存储控制器(EBC)模块、GPIO接口模块、时钟与复位模块、JTAG接口模块和电源模块；

其中，所述主机接口模块，具体为：PCI接口具有主/从、异步总线接口功能，同时内嵌PCI仲裁器，PCI接口的主从模式通过软件配置，硬件设计方面通过设计两组PCI接口来区分主从接口模式。

主模式的工作下，系统时钟由主机提供，这样在设计中在主模式中需要加外部主机33/66MHz时钟。从模式的工作下，系统时钟由主机提供，这样就不需要设计外部系统时钟。

PPC_CLK_TEST：测试点

TEST_MODE：拉低(电路处于正常工作模式)

Host_sel：外部开关(主机接口模式选择)

PPC_PERI_RST：拉高(软件复位)

SYS_POR_ON_RST：拉高(系统复位)

PCI时钟用一个3805分出四路的PCI时钟，三路时钟用作主模式下连接从设备的主机时钟，一路用作主模式下连接SoC芯片时钟，从模式下SoC芯片时钟来自CPU的时钟；

异步总线接口模块将不同异步设备的时序通过转换，支持16位读/写操作；

所述1553总线模块，用于完成1553B总线的BC、RT以及MT功能，其中，所述BC功能包括多消息处理、消息间自动延时、自动查询、自动消息重试、可编程中断选择、中断历史列表、可变的内存空间分配、可选择的数据存储；RT功能包括索引、可变的内存空间分配、可选择的数据存储、顺序数据存储、顺序的消息状态信息、方式命令和子地址的非法化、可编程中断选择、中断历史列表；MT功能包括MT命令链表结构、可变的内存空间分配、智能监控总线上的消息、可编程中断选择、MT命令块包含48位的时标；

所述以太网接口模块，具体为：主要包括RJ45电连接接口、变压器、PHY和以太网控制模块间的电路设计；

所述EBC外部存储控制器模块，具体为：外部存储器的测试通过外部接不同存储器来实现外部接口的测试，外部接口预留4个片选，片选0只能接Flash存储器，并且位宽为16位，不能接SRAM等其他存储器设备，片选1接8位Flash,片选2与片选3通过跳线或者开关来选择接32位的SRAM来实现完整的系统，存储器接口的EBC_READY(外部总线操作准备好信号)信号外部拉高，外部存储器部分的读写信号是复用管脚，设计中通过设计反相器来实现读写操作的独立应用。

所述GPIO接口模块，具体为：GPIO电路各路分别匹配相应功能进行设计。

GPIO[15]用为串口0发送信号；

GPIO[14]用为串口0接收信号；

GPIO[13]用为串口1发送信号；

GPIO[12]用为串口1接收信号；借用弾载6713模块/远程控制模块与该模块实现一路RS422通信

GPIO[11]为TC模块DT中断输出信号，低有效。

GPIO[10]连接MAX706的看门狗输入端WDI管脚，通过看门电路来实现其WDT中断输出功能；(复用TC模块WDT中断输出信号，低有效)

GPIO[9:4]通用输入输出接口：预留

GPIO[3:0]用为外部中断输入信号：通过连接拨码开关实现外部中断的控制；

所述时钟与复位电路设计，具体为：PPC_PERI_RST软复位默认外部拉高，SYS_POR_ON_RST系统上电复位，通过MAX706芯片实现上电复位，PCI_RST_OUT_N信号是PCI接口复位，连接到SYS_POR_ON_RST通过MAX706实现。REF_PPC_CLK输入48MHZ的作为芯片的参考时钟，以太网接口提供25MHZ时钟，PCI作为主模式是需要外部提供一个33MHZ的接口时钟。

所述JTAG接口模块，具体为：按照下面所述方式进行设计。

JTAG_TDO(10K上拉)，JTAG_TDI(10K上拉)，JTAG_TMS(10K上拉)，JTAG_TCK(10K上拉)，JTAG_TRST_N(10K下拉)，DBG_HALT_N(1K上拉)；

所述电源模块，具体为：所需电压由1.2V的核电压，3.3V的I/O端口电压，以太网接口方面应用DP83848YB的以太介质物理层发射器/接收器，该芯片在需要提供1.8V的核电压，并且以太网PHY芯片的核电压和接口电压采用磁珠进行隔离，电源选型方面电源输出满足3A的电流。

本发明提供一种基于SoC芯片的1553B节点电路设计，采用了PCI主机主/从接口和异步总线接口，实现了满足了当前PPC和DSP系列的处理器通信的接口，1553B总线接口实现具有GJB289A-97中规定的BC/RT/MT，同时支持BC/MT、RT/MT同时工作的机制，外部存储控制器为芯片提供了丰富的存储资源、GPIO接口扩展外设，整个节点电路提供解决了国内机载网络对功能的1553B节点的应用需求，同时提供了1553B总线系统的应用解决方案。

在上述的实施例的基础上，所述1553总线模块包括1553接口、1553收发器、变压器一、变压器二；其中：

所述1553接口模块，用于连接1553B数据总线线缆；

所述变压器一和变压器二，用于对电压幅值进行升/降压和故障隔离；

所述的1553接口模块，用于支持1MHz和2MHz总线传输速率。

具体为：通过总线收发器、变压器以及1553连接器等实现1553B总线接口功能，总线收发器可以接收来自总线的BUS信号，经隔离、降噪后并转换为SoC芯片RX信号，也可以将SoC的TX信号转换为BUS信号发送到变压器，总线收发器的BUS信号在经过变压器的推送达到要求的Vpp后发送到总线上，系统工作设置信号Gonogo与子系统失败信号Ssysf的测试通过设置外部人为控制给予使能，同时向系统提供25或者50MHz可选择的的RTC时钟；

本发明提供一种基于SoC芯片的1553B节点电路设计，1553B总线接口通过总线收发器和变压器，实现了有效的故障隔离和总线可靠的传输电路，解决了国内变压器耦合方式下的节点的需求，支持1M或2Mbps传输速率，提供了总线系统节点间互连的应用解决方案，满足小型化、智能化、通用化的1553B节点电路。

最后应说明的是，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (2)

1.一种基于SoC芯片的1553B节点电路，其特征在于，包括主机接口电路、1553总线模块、以太网接口模块、外部存储控制器模块、GPIO接口模块、时钟与复位模块、JTAG接口模块和电源模块、PLB与OPB桥；其中：

所述主机接口模块，主机接口实现PCI主/从、异步总线接口，用于完成主机与节点电路之间的数据通信；

所述1553总线模块，用于完成1553B总线的BC、RT以及MT功能，其中，所述BC功能包括多消息处理、消息间自动延时、自动查询、自动消息重试、可编程中断选择、中断历史列表、可变的内存空间分配、可选择的数据存储；RT功能包括索引、可变的内存空间分配、可选择的数据存储、顺序数据存储、顺序的消息状态信息、方式命令和子地址的非法化、可编程中断选择、中断历史列表；MT功能包括MT命令链表结构、可变的内存空间分配、智能监控总线上的消息、可编程中断选择、MT命令块包含48位的时标；

所述以太网接口模块，完成发送数据帧的调度、接收数据帧的帧头分离、接收数据帧的数据部分校验和计算、UDP协议类型的提取，为片上处理器进行协议栈处理提供数据信息；

所述外部存储控制器模块，实现SoC芯片与外部存储器或外围设备之间控制并完成数据的传输；

所述GPIO接口模块，用于复用各种具有不同功能模块的I/O管脚来实现不同功能；

所述时钟与复位模块，用于向整个电路提供统一时钟和复位功能；

所述JTAG接口模块，用于向电路提供JTAG功能，用于调试片内软件；

所述电源模块，用于给芯片及片外模块提供工作电压。

2.根据权利要求1所述的1553总线模块，其特征在于，包括1553接口、1553收发器、变压器一、变压器二；

其中：

所述1553接口模块，用于连接1553B数据总线线缆；

所述变压器一和变压器二，用于配置对电压幅值进行升/降压和故障隔离；

所述的1553接口模块，用于支持1MHz和2MHz总线传输速率。