CN203588122U - 基于OpenVPX标准的主控器 - Google Patents

Abstract

本实用新型公开了基于OpenVPX标准的主控器，其中，该主控器包括P0连接器、P1连接器和P2连接器，P0连接器、P1连接器和P2连接器与OpenVPX设备的背板连接；还包括通过扩展外设部件互联标准PCIe总线与所述P1连接器和所述P2连接器连接的PCIe切换芯片，以及通过PCIe总线与所述PCIe切换芯片进行连接的MPC8536处理器；所述PCIe切换芯片将MPC8536处理器的PCIe接口转换成至少两个PCIe接口，通过转换后的PCIe接口与所述P1连接器和所述P2连接器进行连接。本实用新型方案能够减小功耗、减轻重量。

Description

基于OpenVPX标准的主控器

技术领域

本实用新型涉及计算机技术，尤其涉及基于OpenVPX标准的主控器。 

背景技术

基于计算机体系结构的嵌入式处理设备现已广泛应用于各种场合，系统复杂性不断增加，对运算速度和主频要求都越来越高。因此，对嵌入式处理设备的主控器提出了更高的要求，尤其是在蓬勃发展的电信、航天和航空领域。 

随着计算机总线技术的不断发展，传统的计算机体系结构已不适应当前系统的要求，传统的并行总线正在逐渐退出历史舞台，此时基于高速串行总线的新的计算机体系结构正在悄然兴起。如扩展外设部件互联标准（PCIe，Peripheral Component Interconnect Express）总线，其在数字信号处理、图形处理、存储局域网等领域得到了广泛应用。 

基于OpenVPX标准的嵌入式处理设备，采用的是PCIe总线；实现这类嵌入式处理设备时，需要将主控器插入背板插槽，且将其他辅助器件也插入背板中的相应插槽，所述辅助器件例如为存储器。主控器为这类嵌入式处理设备的核心部分，用于进行数据处理。目前，基于OpenVPX标准的主控器种类较少，且已实现的主控器具有功耗高、重量较重的缺陷。 

发明内容

本实用新型提供了一种基于OpenVPX标准的主控器，该主控器能够减小功耗、减轻重量。 

一种基于OpenVPX标准的主控器，该主控器包括：P0连接器、P1连接器和P2连接器，P0连接器、P1连接器和P2连接器与OpenVPX设备的背板连接；还包括通过扩展外设部件互联标准PCIe总线与所述P1连接器和所述P2连接器连接的PCIe切 换芯片，以及通过PCIe总线与所述PCIe切换芯片进行连接的MPC8536处理器；所述PCIe切换芯片将MPC8536处理器的PCIe接口转换成至少两个PCIe接口，通过转换后的PCIe接口与所述P1连接器和所述P2连接器进行连接。 

从上述方案可以看出，本实用新型中，该主控器包括P0连接器、P1连接器和P2连接器，还包括通过扩展外设部件互联标准PCIe总线与所述P1连接器和所述P2连接器连接的PCIe切换芯片，以及通过PCIe总线与所述PCIe切换芯片进行连接的MPC8536处理器；所述PCIe切换芯片将MPC8536处理器的PCIe接口转换成至少两个PCIe接口，通过转换后的PCIe接口与所述P1连接器和所述P2连接器进行连接。该主控器采用3U结构实现，且选用了MPC8536处理器，通过PCIe切换芯片对MPC8536处理器的PCIe接口进行转换后连接到P1连接器和P2连接器；MPC8536处理器是该主控器的核心，由于MPC8536处理器具有功耗小、重量轻的特点，进而，减小了主控器的功耗、减轻了主控器的重量。 

附图说明

图1为本实用新型基于OpenVPX标准的3U结构示意图； 

图2为本实用新型与图1中P1连接器和P2连接器相连的主控器内部结构示意图实例一； 

图3为本实用新型与图1中P1连接器和P2连接器相连的主控器内部结构示意图实例二； 

图4为本实用新型与图1中P0连接器相连的主控器内部结构示意图实例。 

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型进一步详细说明。 

OpenVPX是新一代高可靠性计算机平台的标准，本实用新型基于OpenVPX标准的主控器，采用标准的3U结构实现，3U结构如图1所示，包括P0连接器、P1连接器和P2连接器。该主控器包括：P0连接器、P1连接器和P2连接器，P0连接器、P1连接器和P2连接器与OpenVPX设备的背板连接；还包括主控器主控器 通过PCIe总线与所述P1连接器和所述P2连接器连接的PCIe切换芯片，以及通过PCIe总线与所述PCIe切换芯片进行连接的MPC8536处理器；所述PCIe切换芯片将MPC8536处理器的PCIe接口转换成至少两个PCIe接口，通过转换后的PCIe接口与所述P1连接器和所述P2连接器进行连接。 

具体实现时，其他计算机处理设备可通过背板与主控器进行数据交互。具体地，P1连接器和P2连接器接收来自背板的数据，通过所述PCIe切换芯片发送给所述MPC8536处理器；并且，所述MPC8536处理器还将数据通过所述PCIe切换芯片发送给P1连接器和P2连接器，P1连接器和P2连接器再将数据发送给背板。 

与P1连接器和P2连接器连接的部分参见图2，图中的OpenVPX连接器，即图1中的P1连接器和P2连接器。 

3U结构中，3个连接器可具体选用美国Tyco公司的VPX RT2差分连接器实现。 

3U结构中的连接器传输速率最高达6.25Gb/sec，串扰小于3%。 

基于OpenVPX标准的嵌入式处理设备内采用的总线统称为OpenVPX总线。OpenVPX总线是VME（Versa Module Eurocard）技术的自然进化，采用高速串行总线替代并行总线是该技术的最主要变化。OpenVPX采用RapidIO和Advanced Switching Interconnect等现代工业标准的高速串行交换结构，来支持更高的背板带宽，这些高速串行交换可以提供每个差分对250MBytes/sec的数据传输率。 

OpenVPX总线的这些特性使得高频率和高带宽传输得以实现，这为实现计算机系统的复杂计算处理提供了前提。 

MPC8536是飞思卡尔公司开发的一款高性能的PowerQUICC III处理器，其最高主频可以达到1.5Ghz，可以外挂最多16Gbyte的内存，自带2路千兆网，在高速串行总线方面它具备1个x8的PCIe接口、2个串行千兆位独立接口（SGMII，Serial Gigabit Media Independent Interface)、2个串行标准硬盘接口（SATA，Serial Advanced Technology Attachment）。上述诸多特性使其能够充分满足复杂的嵌入式应用。 

进一步地，该主控器还包括PCIe转SATA芯片，所述PCIe转SATA芯片将 PCIe切换芯片的PCIe接口转换为SATA，通过SATA与所述P1连接器和所述P2连接器进行连接。P1连接器和P2连接器上，不仅有PCIe接口，还有SATA；通过SATA，可以连接到背板上的存储器；当需要进行数据读取时，MPC8536处理器经由PCIe切换芯片和PCIe转SATA芯片从背板上的存储器进行数据读写。 

P1连接器有1路串口、2路x4的PCIe接口、2路SATA、2路以太网接口以及部分IO信号接口。P2连接器有1路串口、2路x4的PCIe接口、2路SATA以及部分IO信号接口。P1连接器的2路PCIe接口和P2连接器的2路PCIe接口，都连接至PCIe切换芯片；P1连接器的2路SATA和P2连接器的2路SATA，都连接至PCIe转SATA芯片。 

进一步地，该主控器还包括与MPC8536处理器连接的件复杂可编程逻辑器件（CPLD，Complex Programmable Logic Device)芯片，还包括分别与CPLD芯片连接的复位芯片、联合测试行为组织联合测试行为组织（JTAG，Joint Test Action Group）芯片、Flash系统和网络芯片，所述联合测试行为组织JTAG芯片、Flash系统和网络芯片还分别与所述MPC8536处理器连接；参见图3，为主控器部分结构的示意图，图中只标出了Flash系统中的Nor Flash； 

所述复位芯片将复位信号发送给所述CPLD芯片，所述CPLD芯片将复位信号发送给所述MPC8536处理器、所述PCIe转SATA芯片、所述PCIe切换芯片、所述JTAG芯片、所述Flash系统和所述网络芯片进行复位。当需要进行复位时，所述复位芯片将复位信号发送给需要进行复位的各器件，复位芯片接收的复位信号可以来自于通过背板与P1连接器连接的计算机设备；还可以，设置与复位芯片连接的按键，通过按键操作以通知复位信号发出复位信号。 

CPLD芯片主要用于对主控器的各器件实现复位。 

MPC8536处理器在上电复位（POR）时，会检测MPC8536处理器上的一些固定引脚的电平，根据这些电平的组合来确定芯片的平台时钟（CCB clock）、内核时钟（core clock）、双倍数据率（DDR，Double Data Rate）时钟等参数；具体实现时，不仅将这些固定引脚连接固定上下拉电阻，还将这些固定引脚接到CPLD芯片，这样就能通过CPLD芯片方便地修改MPC8536处理器的工作频率等参数。系统设定的主要参数中，平台时钟为533Mhz、内核时钟为1.33Ghz、DDR时钟为266Mhz。 

图3中，将所有需要复位的各芯片的复位引脚接到CPLD芯片，同时将复位芯片（其型号例如为MAX706）的复位输出引脚接到CPLD芯片，通过CPLD编程可以设置系统的复位功能，对各芯片的复位分别进行设置，以满足各个芯片对复位的不一致要求。 

JTAG芯片用于对使用程序进行下载，发送给MPC8536处理器，MPC8536处理器运行接收的使用程序。Flash系统为主控器提供内部数据存储空间。网络芯片协助MPC8536处理器进行网络通信。JTAG芯片通过JTAG接口与MPC8536处理器进行连接，JTAG接口是飞思卡尔公司的标准接口，共有16个引脚（PIN）。 

进一步地，所述Flash系统包括所述Nor Flash芯片和NAND Flash芯片，NANDflas是一种非易失闪存，Nor Flash也是一种非易失闪存。 

Flash系统通过本地总线（Local Bus）挂载到MPC8536处理器，MPC8536处理器的Local Bus是数据线和地址线复用，因此系统采用标准的地址锁存芯片实现数据线和地址线分离；也就是，主控器还包括地址锁存芯片，所述地址锁存芯片分别与MPC8536处理器和Flash系统连接，将Local Bus分离成数据线和地址线，连接到Flash系统。 

具体实现时，可采用CS0连接到Nor Flash。因为Nor Flash不存在坏块，所以用其存储bootloader代码和Vxworks操作系统；其中bootloader存储在最后1M字节区域，地址为0xFFF0_0000；Vxworks操作系统的存储没有固定位置，需要系统运行起来后将剩余的Nor Flash格式化，然后以文件的形式存储。Nor Flash除了存储启动代码和操作系统之外，剩余的空间可以存储普通文件。 

还可采用CS3连接到NAND Flash。因为NAND Flash有坏块的存在，不能存放系统文件，只是作为普通的数据和文件的存储。CS0和CS3为信号线类型。 

来自背板的2路以太网通过P1连接器的RGMII接口挂载到MPC8536处理器，物理层通过marvel公司的自适应物理层（PHY，Physical Layer）芯片实现，可以10M/100M/1000M自适应，其中的第一路以太网作为主控器的主要调试接口，可以通过该主要调试接口下载或上传文件。也就是，主控器还包括PHY芯片，所述PHY芯片一端与MPC8536处理器连接，另一端与P1连接器进行连接。 

图2中，MPC8536处理器配置有1个x8的PCIe接口，x8用于表示PCIe接口的 类型；MPC8536处理器的PCIe接口也可以配置为2个x4的PCIe接口。为了实现系统要求，通过PCIe转换（Switch）芯片进行接口类型转换；采用PLX公司的PCIe Switch芯片，可以转换出5个x4的PCIe接口以及1个x1的PCIe接口，x1用于表示PCIe接口的类型；其中，转换后的4个x4的PCIe接口直接连接至OpenVPX连接器，作为总线接口，而转换后的1个x4的PCIe接口连接至PCIe转SATA芯片。 

本实用新型还采用通过marvel公司的PCIe转SATA芯片来实现转换，将PCIe Switch芯片转换得到的1个x4的PCIe接口接到PCIe转SATA芯片上，得到4路SATA，将得到的4路SATA连接至OpenVPX连接器。 

MPC8536处理器带有2路串行接口，本实用新型中，通过MAX3232来进行电平转换，转换成RS232信号；也就是，该主控器还包括MAX3232，MAX3232连接至MPC8536处理器的2路串行接口，还连接至P1连接器，进行电平转换；这样，就可以实现主控器和电脑直接通信；其中一路串口作为本地的调试串口，来监控的打印信息；另一路接口作为电脑数据通信串口，用于与电脑传输数据。 

进一步地，所述主控器还包括与所述MPC8536处理器连接的DDR芯片。 

DDR芯片采用的型号具体如DDR-II芯片。DDR-II芯片选用的是Micron公司16bit的DDR芯片，系统通过4片拼在一起组成64bit的数据位，这样符合MPC8536处理器对DDR的要求，DDR芯片通过专有的DDR电源芯片LP2998进行供电。DDR芯片作为系统内存来使用。 

进一步地，所述主控器还包括与所述P0连接器连接的电压转换芯片组，以及与所述电压转换芯片组连接的电源管理芯片，如图4所示。所述P0连接器连接背板上的5V电源和3.3V_AUX电源，还连接智能平台管理接口（IPMI，Intelligent Platform Management Interface）总线；所述电压转换芯片组将5V电源转换为目标电源，为所述DDR芯片供电，所述电源管理芯片还将目标电源转换为3.3V_AUX电源，通过P0连接器输出给背板。P0连接器与背板的IPMI总线连接，这样，其他计算机设备可通过背板，经由IPMI总线，对主控器的温度监控。 

图4为主控器供电管理示意图，该实例中，电压转换芯片组由两个双路直流转直流（DC/DC，Direct Current/Direct Current）和两个单路DC/DC组成，用于对背板提供的电源进行转换，根据需要将转换后的电源供给主控器；具体地，背板提供的一次 电源为5V，经由电压转换芯片组进行转换后得到2次电源，包括3.3V、1.8V、2.5V、1.2V、2个1.0V；其中3.3V、1.8V由一个双路DC/DC产生，2.5V、1.2V由一个双路DC/DC产生，2个1.0V分别由2个单路DC/DC产生，采用1.0V，可以避免电流太大，分散功耗。双路DC/DC和单路DC/DC有使能引脚，这些使能引脚并不是由固定的上下拉电阻来默认使能，而是将这些使能引脚接到了电源管理芯片，通过该电源管理芯片设置各电源的上电时序，以满足各电压芯片对于电源的上电时序。 

本实用新型提供的主控器采用3U结构实现，且选用了MPC8536处理器，通过PCIe切换芯片对MPC8536处理器的PCIe接口进行转换后连接到P1连接器和P2连接器；MPC8536处理器是该主控器的核心，由于MPC8536处理器具有功耗小、重量轻的特点，进而，减小了主控器的功耗、减轻了主控器的重量。 

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型保护的范围之内。 

Claims (6)

1.一种基于OpenVPX标准的主控器，其特征在于，该主控器包括：P0连接器、P1连接器和P2连接器，P0连接器、P1连接器和P2连接器与OpenVPX设备的背板连接；还包括通过扩展外设部件互联标准PCIe总线与所述P1连接器和所述P2连接器连接的PCIe切换芯片，以及通过PCIe总线与所述PCIe切换芯片进行连接的MPC8536处理器；所述PCIe切换芯片将MPC8536处理器的PCIe接口转换成至少两个PCIe接口，通过转换后的PCIe接口与所述P1连接器和所述P2连接器进行连接。 

2.如权利要求1所述的主控器，其特征在于，该主控器还包括PCIe转SATA芯片，所述PCIe转SATA芯片将PCIe切换芯片的PCIe接口转换为串行标准硬盘接口SATA，通过SATA与所述P1连接器和所述P2连接器进行连接。 

3.如权利要求1或2所述的主控器，其特征在于，该主控器还包括与MPC8536处理器连接的复杂可编程逻辑器件CPLD芯片，还包括分别与所述CPLD芯片连接的复位芯片、联合测试行为组织JTAG芯片、Flash系统和网络芯片，所述联合测试行为组织JTAG芯片、Flash系统和网络芯片还分别与所述MPC8536处理器连接； 

所述复位芯片将复位信号发送给所述CPLD芯片，所述CPLD芯片将复位信号发送给所述MPC8536处理器、所述PCIe转SATA芯片、所述PCIe切换芯片、所述JTAG芯片、所述Flash系统和所述网络芯片进行复位。 

4.如权利要求3所述的主控器，其特征在于，该主控器还包括与所述MPC8536处理器连接的双倍数据率DDR芯片。 

5.如权利要求4所述的主控器，其特征在于，所述Flash系统包括Nor Flash芯片和NAND Flash芯片。 

6.如权利要求4所述的主控器，其特征在于，所述主控器还包括与所述P0连接器连接的电压转换芯片组，以及与所述电压转换芯片组连接的电源管理芯片；所述P0连接器连接背板上的5V电源和3.3V_AUX电源，还连接智能平台管理接口IPMI总线；所述电压转换芯片组将5V电源转换为目标电源，为所述DDR芯片供电，所述电源管理芯片还将目标电源转换为3.3V_AUX电源，通过P0连接器输出给背板。 

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