CN104038548A - 服务器系统 - Google Patents

服务器系统 Download PDF

Info

Publication number
CN104038548A
CN104038548A CN201410272619.8A CN201410272619A CN104038548A CN 104038548 A CN104038548 A CN 104038548A CN 201410272619 A CN201410272619 A CN 201410272619A CN 104038548 A CN104038548 A CN 104038548A
Authority
CN
China
Prior art keywords
pcie
processor module
memory modules
chip
mainboard
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410272619.8A
Other languages
English (en)
Inventor
俞雄杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Inventec Pudong Technology Corp
Inventec Corp
Original Assignee
Inventec Pudong Technology Corp
Inventec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inventec Pudong Technology Corp, Inventec Corp filed Critical Inventec Pudong Technology Corp
Priority to CN201410272619.8A priority Critical patent/CN104038548A/zh
Priority to US14/473,315 priority patent/US9697165B2/en
Publication of CN104038548A publication Critical patent/CN104038548A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Hardware Redundancy (AREA)
  • Information Transfer Systems (AREA)

Abstract

一种服务器系统，至少包括：一第一主板，包括第一处理器模组通过内存传输信道与第一内存模组电性连接；一第二主板，包括第二处理器模组通过内存传输信道与第二内存模组电性连接；一第一背板，包括第一、第二PCIE切换芯片通过PCIE传输信道电性连接；其中，第一处理器模组通过PCIE传输信道与第一PCIE切换芯片电性连接，第二处理器模组通过PCIE传输信道与第二PCIE切换芯片电性连接，第一处理器模组将第一内存模组的内存数据转换为PCIE封包数据依次通过第一、第二PCIE切换芯片传输至第二处理器模组，第二处理器模组将接收到的PCIE封包数据转换为第二内存模组的内存数据，使第一、第二主板的内存数据实现同步。

Description

服务器系统
技术领域
本发明涉及集群系统技术领域，尤其涉及一种能够对主板的内存数据进行同步的服务器系统。
背景技术
随着计算机系统技术的突飞猛进,高性能计算所采用的硬件设备也越来越先进。当前,集群系统在高性能计算领域越来越得到广泛的应用。集群就是一组相互独立的服务器在网络中表现为单一的系统，并以单一系统的模式加以管理，为客户工作站提供高可靠性的服务。每台服务器的操作系统和应用程序文件存储在其各自的本地储存空间上。当一台节点服务器发生故障时，这台服务器上所运行的应用程序将在另一节点服务器上被自动接管；当一个应用服务发生故障时，应用服务将被重新启动或被另一台服务器接管。因此，计算机数据同步很重要。
参考图1，在现有的2U或4U集群系统中，两块主板的内存数据同步通过传统的网卡加上软件同步方案进行冗余主板之间的内存数据同步。为了达到较高的传输带宽和较快的响应时间，目前多数系统采用10G的网卡(Network Interface Card，简称NIC，也叫网络适配器)进行内存数据同步，带宽可达到20G/s。如图1所示，第一主板11上配置一块10G的第一网卡112，第二主板13上配置一块10G的第二网卡132，第一网卡112与第二网卡132之间采用网线12连接，每个主板上CPU与网卡之间支持PCIE协议。内存数据同步时，需要通过PCIE通道将其中一块主板(例如第一主板11)上第一CPU111的PCIE封包数据传送到第一网卡112上，第一网卡112将PCIE封包数据转换成网络封包数据再同步到第二主板13的第二网卡132上，也即，将PCIE封包数据作为一般PCIE数据包，再按照网络封包协议进行重新封装形成网络封包，传输中所占字节较多；第二主板13的第二网卡132再将网络封包数据转换成PCIE封包数据送给第二主板13的第二CPU131处理。其缺点是需要在每个主板上额外配置一块昂贵的10G的网卡；且需要对数据进行封包转换，会浪费大约20％的数据传输带宽。
发明内容
针对现有集群系统主板间的内存数据同步需要在每个主板上额外配置一块昂贵的10G的网卡，且需要对数据进行封包转换，会浪费大约20％的数据传输带宽的技术问题，本发明的一目的在于提供一种服务器系统，通过在背板上集成PCIE切换芯片，采用PCIE切换芯片直接互联两块冗余的主板，传递同步所需数据，进而实现内存数据同步，且有效降低数据传输带宽损耗。
为实现上述目的，本发明提供了一种服务器系统，所述服务器系统至少包括：一第一主板，包括至少一第一处理器模组及至少一第一内存模组，所述第一处理器模组通过内存传输信道与所述第一内存模组电性连接；一第二主板，包括至少一第二处理器模组及至少一第二内存模组，所述第二处理器模组通过内存传输信道与所述第二内存模组电性连接；一第一背板，包括至少一第一PCIE切换芯片及至少一第二PCIE切换芯片，所述第一PCIE切换芯片与所述第二PCIE切换芯片通过PCIE传输信道电性连接；其中，所述第一处理器模组通过PCIE传输信道与所述第一PCIE切换芯片电性连接，所述第二处理器模组通过PCIE传输信道与所述第二PCIE切换芯片电性连接，所述第一处理器模组将所述第一内存模组的内存数据转换为PCIE封包数据依次通过所述第一PCIE切换芯片及所述第二PCIE切换芯片传输至所述第二处理器模组，所述第二处理器模组将接收到的PCIE封包数据转换为所述第二内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第二主板的所述第二内存模组的内存数据实现同步。
所述第二处理器模组将所述第二内存模组的内存数据转换为PCIE封包数据依次通过所述第二PCIE切换芯片及所述第一PCIE切换芯片传输至所述第一处理器模组，所述第一处理器模组将接收到的PCIE封包数据转换为所述第一内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第二主板的所述第二内存模组的内存数据实现同步。
在本发明一实施例中，所述第一处理器模组包括一第一PCIE控制单元，所述第二处理器模组包括一第二PCIE控制单元，所述第一PCIE控制单元及所述第二PCIE控制单元均用以控制PCIE封包数据与内存数据之间的转换。
在本发明一实施例中，所述第一处理器模组与所述第二处理器模组均为中央处理器。
在本发明一实施例中，所述服务器系统包括一PCIE切换芯片驱动程序，所述PCIE切换芯片驱动程序将所述第一PCIE切换芯片和/或所述第二PCIE切换芯片模拟成一网卡设备。
在本发明一实施例中，所述服务器系统包括一操作系统，所述操作系统包括一管理模组，所述管理模组通过修改参数设置来调用所述PCIE切换芯片驱动程序模拟成的所述网卡设备的驱动程序，实现所述PCIE切换芯片驱动程序与所述网卡设备的驱动程序共用所述管理模组，从而实现通过所述服务器系统调用所述网卡设备驱动程序的方式实现所述第一主板的所述第一内存模组与所述第二主板的所述第二内存模组的内存数据同步。
在本发明一实施例中，所述修改参数设置是指修改带宽、设备号。
在本发明一实施例中，所述第一主板和所述第二主板互为冗余。
在本发明另一实施例中，所述的服务器系统更包括：一第三主板，包括至少一第三处理器模组及至少一第三内存模组，所述第三处理器模组通过内存传输信道与所述第三内存模组电性连接；一第二背板，包括至少一第三PCIE切换芯片及至少一第四PCIE切换芯片，所述第三PCIE切换芯片与所述第四PCIE切换芯片通过PCIE传输信道电性连接；一第三背板，包括至少一第五PCIE切换芯片及至少一第六PCIE切换芯片，所述第五PCIE切换芯片与所述第六PCIE切换芯片通过PCIE传输信道电性连接；其中，所述第一处理器模组通过PCIE传输信道与所述第三PCIE切换芯片电性连接，所述第三处理器模组通过PCIE传输信道与所述第四PCIE切换芯片电性连接，所述第一处理器模组将所述第一内存模组的内存数据转换为PCIE封包数据依次通过所述第三PCIE切换芯片及所述第四PCIE切换芯片传输至所述第三处理器模组，所述第三处理器模组将接收到的PCIE封包数据转换为所述第三内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第三主板的所述第三内存模组的内存数据实现同步；以及所述第二处理器模组通过PCIE传输信道与所述第五PCIE切换芯片电性连接，所述第三处理器模组通过PCIE传输信道与所述第六PCIE切换芯片电性连接，所述第二处理器模组将所述第二内存模组的内存数据转换为PCIE封包数据依次通过所述第五PCIE切换芯片及所述第六PCIE切换芯片传输至所述第三处理器模组，所述第三处理器模组将接收到的PCIE封包数据转换为所述第三内存模组的内存数据，使所述第二主板的所述第二内存模组与所述第三主板的所述第三内存模组的内存数据实现同步。
在本发明另一实施例中，所述的服务器系统更包括：一第四主板，包括至少一第四处理器模组及至少一第四内存模组，所述第四处理器模组通过内存传输信道与所述第四内存模组电性连接；一第四背板，包括至少一第七PCIE切换芯片及至少一第八PCIE切换芯片，所述第七PCIE切换芯片与所述第八PCIE切换芯片通过PCIE传输信道电性连接；一第五背板，包括至少一第九PCIE切换芯片及至少一第十PCIE切换芯片，所述第九PCIE切换芯片与所述第十PCIE切换芯片通过PCIE传输信道电性连接；一第六背板，包括至少一第十一PCIE切换芯片及至少一第十二PCIE切换芯片，所述第十一PCIE切换芯片与所述第十二PCIE切换芯片通过PCIE传输信道电性连接；其中，所述第一处理器模组通过PCIE传输信道与所述第七PCIE切换芯片电性连接，所述第四处理器模组通过PCIE传输信道与所述第八PCIE切换芯片电性连接，所述第一处理器模组将所述第一内存模组的内存数据转换为PCIE封包数据依次通过所述第七PCIE切换芯片及所述第八PCIE切换芯片传输至所述第四处理器模组，所述第四处理器模组将接收到的PCIE封包数据转换为所述第四内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第四主板的所述第四内存模组的内存数据实现同步；所述第二处理器模组通过PCIE传输信道与所述第九PCIE切换芯片电性连接，所述第四处理器模组通过PCIE传输信道与所述第十PCIE切换芯片电性连接，所述第二处理器模组将所述第二内存模组的内存数据转换为PCIE封包数据依次通过所述第九PCIE切换芯片及所述第十PCIE切换芯片传输至所述第四处理器模组，所述第四处理器模组将接收到的PCIE封包数据转换为所述第四内存模组的内存数据，使所述第二主板的所述第二内存模组与所述第四主板的所述第四内存模组的内存数据实现同步；以及所述第三处理器模组通过PCIE传输信道与所述第十一PCIE切换芯片电性连接，所述第四处理器模组通过PCIE传输信道与所述第十二PCIE切换芯片电性连接，所述第三处理器模组将所述第三内存模组的内存数据转换为PCIE封包数据依次通过所述第十一PCIE切换芯片及所述第十二PCIE切换芯片传输至所述第四处理器模组，所述第四处理器模组将接收到的PCIE封包数据转换为所述第四内存模组的内存数据，使所述第三主板的所述第三内存模组与所述第四主板的所述第四内存模组的内存数据实现同步。
本发明的优点在于：通过在背板上集成PCIE切换芯片，采用PCIE切换芯片直接互联两块冗余的主板，传递同步所需数据，进而实现内存数据同步；内存数据同步过程无需进行封包转换，有效降低数据传输带宽损耗，传输过程中网络转换延迟小；对于系统上层的应用软件，无需做架构上的变动，易于实现。
附图说明
图1，现有集群系统的架构示意图；
图2，本发明所述服务器一实施例的架构示意图；
图3，本发明所述服务器系统另一实施例的架构示意图。
具体实施方式
下面结合附图对本发明提供的服务器系统做详细说明。
参考图2，本发明所述服务器系统一实施例的架构示意图；在本实施例中所述服务器系统包括一第一主板21、一第一背板22以及一第二主板23。其中，所述第一主板21和所述第二主板23互为冗余。
所述第一主板21包括至少一第一处理器模组212及至少一第一内存模组214(例如Dual-Inline-Memory-Modules，即双列直插式存储模块)；所述第一处理器模组212通过内存传输信道200与所述第一内存模组214电性连接。所述第二主板23包括至少一第二处理器模组232及至少一第二内存模组234，所述第二处理器模组232通过内存传输信道200与所述第二内存模组234电性连接。所述第一背板22包括至少一第一PCIE切换芯片222及至少一第二PCIE切换芯片224，所述第一PCIE切换芯片222与所述第二PCIE切换芯片224通过PCIE传输信道220电性连接。
所述第一处理器模组212通过PCIE传输信道220与所述第一PCIE切换芯片222电性连接，所述第二处理器模组232通过PCIE传输信道220与所述第二PCIE切换芯片224电性连接。所述第一处理器模组212将所述第一内存模组214的内存数据转换为PCIE封包数据依次通过所述第一PCIE切换芯片222及所述第二PCIE切换芯片224传输至所述第二处理器模组232，所述第二处理器模组232将接收到的PCIE封包数据转换为所述第二内存模组234的内存数据，使所述第一主板21的所述第一内存模组214与所述第二主板23的所述第二内存模组234的内存数据实现同步。
同样地，所述第二处理器模组232将所述第二内存模组234的内存数据转换为PCIE封包数据依次通过所述第二PCIE切换芯片224及所述第一PCIE切换芯片222传输至所述第一处理器模组212，所述第一处理器模组212将接收到的PCIE封包数据转换为所述第一内存模组214的内存数据，使所述第一主板21的所述第一内存模组214与所述第二主板23的所述第二内存模组234的内存数据实现同步。
在本实施例中，所述第一处理器模组212包括一第一PCIE控制单元2122，所述第一PCIE控制单元2122控制PCIE封包数据与内存数据之间的转换。所述第二处理器模组232包括一第二PCIE控制单元2322，所述第二PCIE控制单元2322控制PCIE封包数据与内存数据之间的转换。其中，所述第一处理器模组212与所述第二处理器模组232均为中央处理器(CPU)。
在本实施例中，所述服务器系统更包括一PCIE切换芯片驱动程序24(PCIE switchdriver)，所述PCIE切换芯片驱动程序24将所述第一PCIE切换芯片222和/或所述第二PCIE切换芯片224模拟成一网卡(NIC)设备。
在本实施例中，所述服务器系统包括一操作系统26，所述操作系统26包括一管理模组262，所述管理模组262通过修改参数设置来调用所述PCIE切换芯片驱动程序24模拟成的所述网卡设备的驱动程序，实现所述PCIE切换芯片驱动程序24与所述网卡设备的驱动程序共用所述管理模组262，从而实现通过所述服务器系统调用所述网卡设备驱动程序的方式实现所述第一主板21的所述第一内存模组214与所述第二主板23的所述第二内存模组234的内存数据同步。其中，所述修改参数设置是指修改带宽、设备号等参数。
其中，所述PCIE传输信道220采用PCIE Gen3规范。在一实施例中，所述第一PCIE切换芯片222、所述第二PCIE切换芯片224之间采用PCIE Gen3规范x4接口连接，通过采用4信道、每一信道带宽8G/s，使得带宽由原来两块10G的网卡所能提供的20G/s提高到32G/s。在另一实施例中，所述第一PCIE切换芯片222、所述第二PCIE切换芯片224之间采用PCIEGen3规范x8接口连接，通过采用8信道、每一信道带宽8G/s，使得带宽由原来两块10G的网卡所能提供的20G/s提高到64G/s。
本发明通过成本便宜的PCIE切换芯片(PCIE Switch)直接互联两块冗余的主板，省略两块10G的网卡。PCIE切换芯片在传输PCIE封包时，将包含目标指示信息的数据作为前缀或后缀加在PCIE封包端部，对PCIE封包本身改动较小；而非如现有技术中网卡需要按照网络封包协议将PCIE封包数据作为一般PCIE数据包进行重新封装形成网络封包。且本发明前缀或后缀所占位数较少，在传输中浪费的BT也较少，因此PCIE封包在传输过程中网络转换延迟小。本发明内存数据同步传输过程无需将PCIE封包转换为网络封包，可以节省采用网卡所带来的20％左右的带宽损耗，且后续无需将网络封包转换为PCIE封包，数据传输带宽损耗几乎为零。
参考图3，本发明所述服务器系统另一实施例的架构示意图；在本实施例中所述服务器系统包括一第一主板21、一第二主板23、一第三主板31、一第一背板22、一第二背板32以及一第三背板33。所述第一主板21、所述第二主板23及所述第一背板22与图2中所述第一主板21、所述第二主板23及所述第一背板22的组成及连接关系相同，此处不再赘述。
所述第三主板31包括至少一第三处理器模组312及至少一第三内存模组314；所述第三处理器模组312通过内存传输信道200与所述第三内存模组314电性连接。所述第二背板32包括至少一第三PCIE切换芯片322及至少一第四PCIE切换芯片324，所述第三PCIE切换芯片322与所述第四PCIE切换芯片324通过PCIE传输信道220电性连接。所述第三背板33，包括至少一第五PCIE切换芯片332及至少一第六PCIE切换芯片334，所述第五PCIE切换芯片332与所述第六PCIE切换芯片334通过PCIE传输信道220电性连接。
所述第一处理器模组212通过PCIE传输信道220与所述第三PCIE切换芯片322电性连接，所述第三处理器模组312通过PCIE传输信道220与所述第四PCIE切换芯片324电性连接。所述第一处理器模组212将所述第一内存模组214的内存数据转换为PCIE封包数据依次通过所述第三PCIE切换芯片322及所述第四PCIE切换芯片324传输至所述第三处理器模组312，所述第三处理器模组312将接收到的PCIE封包数据转换为所述第三内存模组314的内存数据，使所述第一主板21的所述第一内存模组214与所述第三主板31的所述第三内存模组314的内存数据实现同步。同样地，所述第三处理器模组312将所述第三内存模组314的内存数据转换为PCIE封包数据依次通过所述第四PCIE切换芯片324及所述第三PCIE切换芯片322传输至所述第一处理器模组212，所述第一处理器模组212将接收到的PCIE封包数据转换为所述第一内存模组214的内存数据，使所述第一主板21的所述第一内存模组214与所述第三主板31的所述第三内存模组314的内存数据实现同步。
所述第二处理器模组232通过PCIE传输信道220与所述第五PCIE切换芯片332电性连接，所述第三处理器模组312通过PCIE传输信道220与所述第六PCIE切换芯片334电性连接。所述第二处理器模组232将所述第二内存模组234的内存数据转换为PCIE封包数据依次通过所述第五PCIE切换芯片332及所述第六PCIE切换芯片334传输至所述第三处理器模组312，所述第三处理器模组312将接收到的PCIE封包数据转换为所述第三内存模组312的内存数据，使所述第二主板23的所述第二内存模组232与所述第三主板31的所述第三内存模组314的内存数据实现同步。同样地，所述第三处理器模组312将所述第三内存模组314的内存数据转换为PCIE封包数据依次通过所述第六PCIE切换芯片334及所述第五PCIE切换芯片332传输至所述第二处理器模组232，所述第二处理器模组232将接收到的PCIE封包数据转换为所述第二内存模组234的内存数据，使所述第二主板23的所述第二内存模组234与所述第三主板31的所述第三内存模组314的内存数据实现同步。
在本实施例中，所述的服务器系统更包括：一第四主板34、一第四背板35、一第五背板36以及一第六背板37。
所述第四主板34包括至少一第四处理器模组342及至少一第四内存模组344，所述第四处理器模组344通过内存传输信道200与所述第四内存模组344电性连接。所述第四背板35包括至少一第七PCIE切换芯片352及至少一第八PCIE切换芯片354，所述第七PCIE切换芯片352与所述第八PCIE切换芯片354通过PCIE传输信道220电性连接。所述第五背板36包括至少一第九PCIE切换芯片362及至少一第十PCIE切换芯片364，所述第九PCIE切换芯片362与所述第十PCIE切换芯片364通过PCIE传输信道220电性连接。所述第六背板37包括至少一第十一PCIE切换芯片372及至少一第十二PCIE切换芯片374，所述第十一PCIE切换芯片372与所述第十二PCIE切换芯片374通过PCIE传输信道220电性连接。
所述第一处理器模组212通过PCIE传输信道220与所述第七PCIE切换芯片352电性连接，所述第四处理器模组342通过PCIE传输信道220与所述第八PCIE切换芯片354电性连接。所述第一处理器模组212将所述第一内存模组214的内存数据转换为PCIE封包数据依次通过所述第七PCIE切换芯片352及所述第八PCIE切换芯片354传输至所述第四处理器模组342，所述第四处理器模组342将接收到的PCIE封包数据转换为所述第四内存模组344的内存数据，使所述第一主板21的所述第一内存模组214与所述第四主板34的所述第四内存模组344的内存数据实现同步。反之亦然。
所述第二处理器模组232通过PCIE传输信道220与所述第九PCIE切换芯片362电性连接，所述第四处理器模组342通过PCIE传输信道220与所述第十PCIE切换芯片364电性连接。所述第二处理器模组232将所述第二内存模组234的内存数据转换为PCIE封包数据依次通过所述第九PCIE切换芯片362及所述第十PCIE切换芯片364传输至所述第四处理器模组342，所述第四处理器模组342将接收到的PCIE封包数据转换为所述第四内存模组344的内存数据，使所述第二主板23的所述第二内存模组234与所述第四主板31的所述第四内存模组344的内存数据实现同步。反之亦然。
所述第三处理器模组312通过PCIE传输信道220与所述第十一PCIE切换芯片372电性连接，所述第四处理器模组342通过PCIE传输信道220与所述第十二PCIE切换芯片374电性连接。所述第三处理器模组312将所述第三内存模组314的内存数据转换为PCIE封包数据依次通过所述第十一PCIE切换芯片372及所述第十二PCIE切换芯片374传输至所述第四处理器模组342；所述第四处理器模组342将接收到的PCIE封包数据转换为所述第四内存模组344的内存数据，使所述第三主板21的所述第三内存模组314与所述第四主板34的所述第四内存模组344的内存数据实现同步。反之亦然。
在本实施例中，所述第一主板21、所述第二主板23、所述第三主板31及第四主板34，两两之间互为冗余。也即，多块主板间均可通过背板相互进行内存数据同步。
在本实施例中，所述第一处理器模组212、所述第二处理器模组232、所述第三处理器模组312及第四处理器模组342均为中央处理器(CPU)。所述第一处理器模组212、所述第二处理器模组232、所述第三处理器模组312及第四处理器模组342均包括一PCIE控制单元(图中未示出)，所述PCIE控制单元控制PCIE封包数据与内存数据之间的转换。
在本实施例中，所述服务器系统更包括一PCIE切换芯片驱动程序38(PCIE switchdriver)，所述PCIE切换芯片驱动程序38将各背板上的PCIE切换芯片模拟成一网卡(NIC)设备。
在本实施例中，所述服务器系统包括一操作系统39，所述操作系统39包括一管理模组392，所述管理模组392通过修改参数设置来调用所述PCIE切换芯片驱动程序38模拟成的所述网卡设备的驱动程序，实现所述PCIE切换芯片驱动程序38与所述网卡设备的驱动程序共用所述管理模组392，从而实现通过所述服务器系统调用所述网卡设备驱动程序的方式实现各主板间内存数据同步。其中，所述修改参数设置是指修改带宽、设备号等参数。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种服务器系统，其特征在于，所述服务器系统至少包括：
一第一主板，包括至少一第一处理器模组及至少一第一内存模组，所述第一处理器模组通过内存传输信道与所述第一内存模组电性连接；
一第二主板，包括至少一第二处理器模组及至少一第二内存模组，所述第二处理器模组通过内存传输信道与所述第二内存模组电性连接；
一第一背板，包括至少一第一PCIE切换芯片及至少一第二PCIE切换芯片，所述第一PCIE切换芯片与所述第二PCIE切换芯片通过PCIE传输信道电性连接；
其中，所述第一处理器模组通过PCIE传输信道与所述第一PCIE切换芯片电性连接，所述第二处理器模组通过PCIE传输信道与所述第二PCIE切换芯片电性连接，所述第一处理器模组将所述第一内存模组的内存数据转换为PCIE封包数据依次通过所述第一PCIE切换芯片及所述第二PCIE切换芯片传输至所述第二处理器模组，所述第二处理器模组将接收到的PCIE封包数据转换为所述第二内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第二主板的所述第二内存模组的内存数据实现同步。
2.根据权利要求1所述的服务器系统，其特征在于，所述第二处理器模组将所述第二内存模组的内存数据转换为PCIE封包数据依次通过所述第二PCIE切换芯片及所述第一PCIE切换芯片传输至所述第一处理器模组，所述第一处理器模组将接收到的PCIE封包数据转换为所述第一内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第二主板的所述第二内存模组的内存数据实现同步。
3.根据权利要求1所述的服务器系统，其特征在于，所述第一处理器模组包括一第一PCIE控制单元，所述第二处理器模组包括一第二PCIE控制单元，所述第一PCIE控制单元及所述第二PCIE控制单元均用以控制PCIE封包数据与内存数据之间的转换。
4.根据权利要求1所述的服务器系统，其特征在于，所述第一处理器模组与所述第二处理器模组均为中央处理器。
5.根据权利要求1所述的服务器系统，其特征在于，所述服务器系统包括一PCIE切换芯片驱动程序，所述PCIE切换芯片驱动程序将所述第一PCIE切换芯片和/或所述第二PCIE切换芯片模拟成一网卡设备。
6.根据权利要求5所述的服务器系统，其特征在于，所述服务器系统包括一操作系统，所述操作系统包括一管理模组，所述管理模组通过修改参数设置来调用所述PCIE切换芯片驱动程序模拟成的所述网卡设备的驱动程序，实现所述PCIE切换芯片驱动程序与所述网卡设备的驱动程序共用所述管理模组，从而实现通过所述服务器系统调用所述网卡设备驱动程序的方式实现所述第一主板的所述第一内存模组与所述第二主板的所述第二内存模组的内存数据同步。
7.根据权利要求6所述的服务器系统，其特征在于，所述修改参数设置是指修改带宽、设备号。
8.根据权利要求1所述的服务器系统，其特征在于，所述第一主板和所述第二主板互为冗余。
9.根据权利要求1所述的服务器系统，其特征在于，更包括：
一第三主板，包括至少一第三处理器模组及至少一第三内存模组，所述第三处理器模组通过内存传输信道与所述第三内存模组电性连接；
一第二背板，包括至少一第三PCIE切换芯片及至少一第四PCIE切换芯片，所述第三PCIE切换芯片与所述第四PCIE切换芯片通过PCIE传输信道电性连接；
一第三背板，包括至少一第五PCIE切换芯片及至少一第六PCIE切换芯片，所述第五PCIE切换芯片与所述第六PCIE切换芯片通过PCIE传输信道电性连接；
其中，所述第一处理器模组通过PCIE传输信道与所述第三PCIE切换芯片电性连接，所述第三处理器模组通过PCIE传输信道与所述第四PCIE切换芯片电性连接，所述第一处理器模组将所述第一内存模组的内存数据转换为PCIE封包数据依次通过所述第三PCIE切换芯片及所述第四PCIE切换芯片传输至所述第三处理器模组，所述第三处理器模组将接收到的PCIE封包数据转换为所述第三内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第三主板的所述第三内存模组的内存数据实现同步；以及
所述第二处理器模组通过PCIE传输信道与所述第五PCIE切换芯片电性连接，所述第三处理器模组通过PCIE传输信道与所述第六PCIE切换芯片电性连接，所述第二处理器模组将所述第二内存模组的内存数据转换为PCIE封包数据依次通过所述第五PCIE切换芯片及所述第六PCIE切换芯片传输至所述第三处理器模组，所述第三处理器模组将接收到的PCIE封包数据转换为所述第三内存模组的内存数据，使所述第二主板的所述第二内存模组与所述第三主板的所述第三内存模组的内存数据实现同步。
10.根据权利要求9所述的服务器系统，其特征在于，更包括：
一第四主板，包括至少一第四处理器模组及至少一第四内存模组，所述第四处理器模组通过内存传输信道与所述第四内存模组电性连接；
一第四背板，包括至少一第七PCIE切换芯片及至少一第八PCIE切换芯片，所述第七PCIE切换芯片与所述第八PCIE切换芯片通过PCIE传输信道电性连接；
一第五背板，包括至少一第九PCIE切换芯片及至少一第十PCIE切换芯片，所述第九PCIE切换芯片与所述第十PCIE切换芯片通过PCIE传输信道电性连接；
一第六背板，包括至少一第十一PCIE切换芯片及至少一第十二PCIE切换芯片，所述第十一PCIE切换芯片与所述第十二PCIE切换芯片通过PCIE传输信道电性连接；
其中，所述第一处理器模组通过PCIE传输信道与所述第七PCIE切换芯片电性连接，所述第四处理器模组通过PCIE传输信道与所述第八PCIE切换芯片电性连接，所述第一处理器模组将所述第一内存模组的内存数据转换为PCIE封包数据依次通过所述第七PCIE切换芯片及所述第八PCIE切换芯片传输至所述第四处理器模组，所述第四处理器模组将接收到的PCIE封包数据转换为所述第四内存模组的内存数据，使所述第一主板的所述第一内存模组与所述第四主板的所述第四内存模组的内存数据实现同步；
所述第二处理器模组通过PCIE传输信道与所述第九PCIE切换芯片电性连接，所述第四处理器模组通过PCIE传输信道与所述第十PCIE切换芯片电性连接，所述第二处理器模组将所述第二内存模组的内存数据转换为PCIE封包数据依次通过所述第九PCIE切换芯片及所述第十PCIE切换芯片传输至所述第四处理器模组，所述第四处理器模组将接收到的PCIE封包数据转换为所述第四内存模组的内存数据，使所述第二主板的所述第二内存模组与所述第四主板的所述第四内存模组的内存数据实现同步；以及
所述第三处理器模组通过PCIE传输信道与所述第十一PCIE切换芯片电性连接，所述第四处理器模组通过PCIE传输信道与所述第十二PCIE切换芯片电性连接，所述第三处理器模组将所述第三内存模组的内存数据转换为PCIE封包数据依次通过所述第十一PCIE切换芯片及所述第十二PCIE切换芯片传输至所述第四处理器模组，所述第四处理器模组将接收到的PCIE封包数据转换为所述第四内存模组的内存数据，使所述第三主板的所述第三内存模组与所述第四主板的所述第四内存模组的内存数据实现同步。
CN201410272619.8A 2014-06-18 2014-06-18 服务器系统 Pending CN104038548A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410272619.8A CN104038548A (zh) 2014-06-18 2014-06-18 服务器系统
US14/473,315 US9697165B2 (en) 2014-06-18 2014-08-29 Server system for synchronizing memory data of motherboards

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410272619.8A CN104038548A (zh) 2014-06-18 2014-06-18 服务器系统

Publications (1)

Publication Number Publication Date
CN104038548A true CN104038548A (zh) 2014-09-10

Family

ID=51469136

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410272619.8A Pending CN104038548A (zh) 2014-06-18 2014-06-18 服务器系统

Country Status (2)

Country Link
US (1) US9697165B2 (zh)
CN (1) CN104038548A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106980348A (zh) * 2017-03-12 2017-07-25 郑州云海信息技术有限公司 基于pcie扩展的硬件架构
CN107203439A (zh) * 2017-05-15 2017-09-26 中国船舶重工集团公司第七六研究所 基于PCIe的模块级冗余计算机
CN113609044A (zh) * 2021-06-25 2021-11-05 天津津航计算技术研究所 一种双pcie接口的多路接口转接卡实现系统

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235317B1 (en) * 2016-09-22 2019-03-19 EMC IP Holding Company LLC Fabric management system and method
US10235316B1 (en) * 2016-09-22 2019-03-19 EMC IP Holding Company LLC Fabric management system and method
US10324880B1 (en) 2016-09-22 2019-06-18 EMC IP Holding Company LLC Fabric management system and method
US10503678B1 (en) * 2016-09-22 2019-12-10 EMC IP Holding Company LLC Fabric management system and method
KR20210073225A (ko) * 2019-12-10 2021-06-18 삼성전자주식회사 다수 개의 집적 회로 사이의 인터페이스를 제어하기 위한 전자 장치 및 그의 동작 방법
CN113900492A (zh) * 2021-09-17 2022-01-07 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 申威1621双处理器计算机组合服务器及布局结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103064769A (zh) * 2012-12-30 2013-04-24 长沙湘计海盾科技有限公司 双热备服务器系统
CN203588122U (zh) * 2013-09-25 2014-05-07 北京国科环宇空间技术有限公司 基于OpenVPX标准的主控器
US20140129753A1 (en) * 2012-11-06 2014-05-08 Ocz Technology Group Inc. Integrated storage/processing devices, systems and methods for performing big data analytics
CN103793003A (zh) * 2012-10-31 2014-05-14 华为技术有限公司 一种交换板和刀片服务器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7676707B2 (en) * 2007-10-30 2010-03-09 Inventec Corporation Device and method for testing SAS channels
CN101763221B (zh) * 2008-12-24 2013-01-30 成都市华为赛门铁克科技有限公司 一种存储方法、存储系统及控制器
US7894195B2 (en) * 2009-04-23 2011-02-22 Super Micro Computer Inc. Disposing structure for hot swappable motherboard in industrial computer chassis
US8327039B2 (en) 2009-08-14 2012-12-04 Cadence Design Systems, Inc. Integrated DMA processor and PCI express switch for a hardware-based functional verification system
US8886885B2 (en) * 2009-11-13 2014-11-11 Marvell World Trade Ltd. Systems and methods for operating a plurality of flash modules in a flash memory file system
US8463977B2 (en) * 2010-09-09 2013-06-11 Stephen Dale Cooper Use of PCI express for CPU-to-CPU communication
EP2565772A4 (en) * 2010-12-30 2013-05-01 Huawei Tech Co Ltd STORAGE ASSEMBLY, STORAGE SYSTEM, AND METHOD OF ACCESSING DATA
US8880768B2 (en) * 2011-05-20 2014-11-04 Promise Technology, Inc. Storage controller system with data synchronization and method of operation thereof
CN102255958B (zh) 2011-06-27 2014-11-26 北京星网锐捷网络技术有限公司 数据同步方法及系统
DE112011105911T5 (de) 2011-12-01 2014-09-11 Intel Corporation Server mit Switch-Schaltungen
US9734284B2 (en) * 2013-03-15 2017-08-15 Micron Technology, Inc. Hardware acceleration of short read mapping for genomic and other types of analyses
CN104679703A (zh) * 2013-11-29 2015-06-03 英业达科技有限公司 高密度服务器系统
CN104035892B (zh) * 2014-06-17 2017-05-03 英业达科技有限公司 服务器系统
CN104182004A (zh) * 2014-08-08 2014-12-03 英业达科技有限公司 服务器
CN104516450A (zh) * 2014-11-27 2015-04-15 英业达科技有限公司 服务器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103793003A (zh) * 2012-10-31 2014-05-14 华为技术有限公司 一种交换板和刀片服务器
US20140129753A1 (en) * 2012-11-06 2014-05-08 Ocz Technology Group Inc. Integrated storage/processing devices, systems and methods for performing big data analytics
CN103064769A (zh) * 2012-12-30 2013-04-24 长沙湘计海盾科技有限公司 双热备服务器系统
CN203588122U (zh) * 2013-09-25 2014-05-07 北京国科环宇空间技术有限公司 基于OpenVPX标准的主控器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106980348A (zh) * 2017-03-12 2017-07-25 郑州云海信息技术有限公司 基于pcie扩展的硬件架构
CN107203439A (zh) * 2017-05-15 2017-09-26 中国船舶重工集团公司第七六研究所 基于PCIe的模块级冗余计算机
CN113609044A (zh) * 2021-06-25 2021-11-05 天津津航计算技术研究所 一种双pcie接口的多路接口转接卡实现系统

Also Published As

Publication number Publication date
US20150370749A1 (en) 2015-12-24
US9697165B2 (en) 2017-07-04

Similar Documents

Publication Publication Date Title
CN104038548A (zh) 服务器系统
CN104243010B (zh) 一种中转台无线互联方法、系统和中转台
US20170068628A1 (en) Reducing ethernet latency in a multi-server chassis
JP2015130663A (ja) ネットワークデバイスおよび情報送信方法
KR20200076702A (ko) 시스템 정보의 송신 방법, 장치, 컴퓨터 장치 및 기억 매체
CN107666415B (zh) Fc-ae-1553协议桥的优化方法和装置
WO2023046088A1 (zh) 一种应用于音视频数据传输的端到端系统解决方法
CN104899170A (zh) 分布式智能平台管理总线ipmb连接方法及atca机框
CN104936315A (zh) 一种通过wifi传输数据的方法、主设备及模块设备
CN103795518A (zh) 一种设备间端口模式同步方法、设备及系统
US20170235689A1 (en) Method, apparatus, communication equipment and storage media for determining link delay
CN105681131B (zh) 主备系统及其并行输出方法
JP2017536624A (ja) スナップショット処理方法および関係付けられたデバイス
US9116881B2 (en) Routing switch apparatus, network switch system, and routing switching method
CN102957626A (zh) 一种报文转发方法和装置
CN103369662A (zh) 适配器、基带处理单元和基站系统
CN105068435A (zh) 一种分布式无线智能家居系统
CN101599907A (zh) 流量转发方法和系统
CN112073319B (zh) 一种路径切换方法及系统
CN101365180A (zh) 一种信息发送方法及装置
WO2016086700A1 (zh) 一种机架及通讯方法
CN101145955A (zh) 网管软件热备份的方法、网管及网管系统
CN112148663A (zh) 一种数据交换芯片及服务器
TW201600972A (zh) 伺服器系統
CN112153066A (zh) 一种无线宽带自组网通信信息处理系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140910