CN107203439A - 基于PCIe的模块级冗余计算机 - Google Patents

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郑波祥
梁丁
朱涛
唐道奎
郝大文
陈海荣
徐国强
李庆
罗先培
高同国
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Abstract

本发明公开一种基于PCIe的模块级冗余计算机，包括CPU模块(1、2)、PCIe交换模块(3、4)、接口扩展模块(5、6)；第一CPU模块(1)的PCIe/ROOT1端口连接第一PCIe交换模块(3)的UP端口，其PCIe/ROOT2端口连接第二PCIe交换模块(4)的NT端口；第二CPU模块(2)的PCIe/ROOT2端口连接第一PCIe交换模块(3)的NT端口，第二CPU模块(2)的PCIe/ROOT1端口连接第二PCIe交换模块(4)的上行UP端口；第一、二PCIe交换模块(3、4)的下行端口分别连接第一接口扩展模块(5)和第二接口扩展模块(6)。本发明的计算机，可靠性好、效率高。

Description

基于PCIe的模块级冗余计算机
技术领域
本发明属于抗恶劣环境计算机技术领域，特别是一种可靠性好、效率高的基于PCIe的模块级冗余计算机。
背景技术
冗余技术是一种常见的容错方法。它可以确保系统在一定的时间内，当系统的某一部分出现故障时，仍可以确保系统完成规定的功能，
为了有效抑制共性故障和提高系统的可靠性，同时，计算机设计实现的PCIe总线是第三代高性能IO串行总线，将原并行总线结构中桥下面挂连设备的一条总线变成一条链路，一条链路可包含一条或多条通路，每条通路由两对差分信号线组成双单工的串行传输通道，没有专用的数据、地址、控制和时钟线，总线上各种事务组成信息包来传送。但在硬件上采用数据传输速率更快的差分串行5Gbps传输方式。PCI Express总线应用于计算机系统的内部互连，PCIe总线拥有更快的数据传输速率，可以大大提高计算机的内部带宽和运行效率。
现有技术存在的问题是：模块级冗余计算机可靠性不够好、效率低。
发明内容
本发明的目的在于提供一种基于PCIe的模块级冗余计算机，可靠性好、效率高。
实现本发明目的的技术解决方案为：
一种基于PCIe的模块级冗余计算机，包括第一CPU模块1、第二CPU模块2、第一PCIe交换模块3、第二PCIe交换模块4、第一接口扩展模块5、第二接口扩展模块6、接口控制模块7及电源模块8；
所述第一CPU模块1的PCIe/ROOT1端口连接第一PCIe交换模块3的上行UP端口，第一PCIe交换模块3的下行两路PCIe端口分别连接第一接口扩展模块5和第二接口扩展模块6，所述第二CPU模块2的PCIe/ROOT2端口连接第一PCIe交换模块3的非透明NT端口，构成第一PCIe总线9；第二CPU模块2的PCIe/ROOT1端口连接第二PCIe交换模块4的上行UP端口，第二PCIe交换模块4的下行两路PCIe端口分别连接第一接口扩展模块5和第二接口扩展模块6，第一CPU模块1的PCIe/ROOT2端口连接第二PCIe交换模块4的非透明NT端口，构成第二PCIe总线10；
所述接口控制模块7分别与第一接口扩展模块5、第二接口扩展模块6相连，所述电源模块8分别与第一CPU模块1、第二CPU模块2相连。
本发明与现有技术相比，其显著优点为：
1、可靠性高：计算机内部的同类型模块实现冗余备份，进一步保证了一次故障继续工作，大大提高了计算机任务可靠性；实现基于IIC总线的在线PCIe总线切换，解决了热备状态下的PCIe总线切换技术难题；
2、效率高：基于PCIe总线实现计算机系统总线，单个通道的总线带宽不小于5Gbps，大大提高了计算机的工作效率；通过汽车级微处理器实现对CPU模块的管理和控制，减轻CPU的负荷的同时，提高CPU模块冗余备份功能的运行效率。
下面结合附图和具体实施方式对本发明作进一步的详细描述。
附图说明
图1为本发明基于PCIe的模块级冗余计算机的结构框图。
图2为图1中CPU模块的结构框图。
图3为图1中PCIe交换模块的结构框图。
图4为图1中接口扩展模块的结构框图。
图5为图1中接口控制模块的结构框图。
图中，1第一CPU模块，2第二CPU模块，3第一PCIe交换模块，4第二PCIe交换模块，5第一接口扩展模块，6第二接口扩展模块，7接口控制模块，8电源模块；11、21微处理器，12、22CPU12，13、23复位芯片，14、24DDR3/SDRAM，15、25FLASH，16、26NVRAM；31、41PCIe总线交换芯片，32、42EEPROM芯片，33、43上电配置电路；51、61PCIe切换芯片，52、62PCIe/PCI转接芯片，53、63接口控制电路53；与门逻辑芯片71、或门逻辑芯片72。
具体实施方式
如图1所示，本发明基于PCIe的模块级冗余计算机，包括第一CPU模块1、第二CPU模块2、第一PCIe交换模块3、第二PCIe交换模块4、第一接口扩展模块5、第二接口扩展模块6、接口控制模块7及电源模块8；
所述第一CPU模块1的PCIe/ROOT1端口连接第一PCIe交换模块3的上行UP端口，第一PCIe交换模块3的下行两路PCIe端口分别连接第一接口扩展模块5和第二接口扩展模块6，所述第二CPU模块2的PCIe/ROOT2端口连接第一PCIe交换模块3的非透明NT端口，构成第一PCIe总线9；第二CPU模块2的PCIe/ROOT1端口连接第二PCIe交换模块4的上行UP端口，第二PCIe交换模块4的下行两路PCIe端口分别连接第一接口扩展模块5和第二接口扩展模块6，第一CPU模块1的PCIe/ROOT2端口连接第二PCIe交换模块4的非透明NT端口，构成第二PCIe总线10；
所述接口控制模块7分别与第一接口扩展模块5、第二接口扩展模块6相连，所述电源模块8分别与第一CPU模块1、第二CPU模块2相连。
所述第一CPU模块1与第二CPU模块2、第一PCIe交换模块3与第二PCIe交换模块4、第一接口扩展模块5与第二接口扩展模块6两两结构相同，互为备用。
电源模块用于提供计算机所需电源。
如图2所示，所述第一CPU模块1包括微处理器11、CPU12、复位芯片13、DDR3/SDRAM14、FLASH15和NVRAM16；
所述CPU12分别与微处理器11、DDR3/SDRAM14、FLASH15、NVRAM16互连，所述复位芯片13与微处理器11相连；
所述微处理器11通过RS232与第二CPU模块2相连。
所述微处理器型号为XC2237、CPU型号为P1020、复位芯片型号为TLC7733。微处理器接收复位芯片输出的复位信号，通过UART协议和CPU实现通讯，输出1路复位信号、1路数字IO、1路IIC总线、1路RS232等，并通过RS232实现CPU模块主和CPU模块备之间的心跳检测；基于集成的功能接口，CPU实现了2GB的DDR3/SDRAM内存、64MB的FLASH存储、32KV的NVRAM非易失存储等，同时实现了PCIe/ROOT1、PCIe/ROOT2、千兆以太网eth、串行RS232等总线接口；CPU模块接受输入的计算机系统复位。
如图3所示，所述第一PCIe交换模块3包括PCIe总线交换芯片31、EEPROM芯片32、上电配置电路33；
所述PCIe总线交换芯片31的UP端口与第一CPU模块1的PCIe/ROOT1端口连接，NT端口与第二CPU模块2的PCIe/ROOT2端口连接，其输出的PCIe交换总线1和PCIe交换总线2与第一接口扩展模块5连接；
所述EEPROM芯片32和上电配置电路33分别与PCIe总线交换芯片31相连。
所述PCIe总线交换芯片型号为PEX8648。PCIe总线交换芯片的UP端口和CPU模块的PCIe/ROOT1端口连接，NT端口和CPU模块的PCIe/ROOT2端口连接，输出的PCIe交换总线1和PCIe交换总线2与接口扩展模块连接；上电配置电路实现上电复位时PCIe总线交换芯片的端口初始配置；EEPROM作为PCIe总线交换芯片端口配置的备用功能；IIC总线和微处理器连接，提供PCIe总线交换芯片端口在线配置的通道。PCIe交换模块接受输入的计算机系统复位。
如图4所示，所述第一接口扩展模块5包括PCIe切换芯片51、PCIe/PCI转接芯片52、接口控制电路53；
所述PCIe/PCI转接芯片52一端与PCIe切换芯片51相连，另一端与接口控制电路53相连。
所述PCIe切换芯片型号为MAX4889、PCIe/PCI转接芯片型号为PEX8112。PCIe切换芯片的端口A和PCIe交换模块主输出的PCIe总线连接，PCIe切换芯片的端口B和PCIe交换模块备输出的PCIe总线连接，通过输入的切换控制信号实现端口A或端口B的有效输入。PCIe/PCI转接芯片实现PCIe总线到PCI总线的转接，通过PCI总线控制实现和接口控制电路的连接，并实现如1553B、429等功能接口。接口扩展模块接受输入的计算机系统复位。
如图5所示，所述接口控制模块7包括与门逻辑芯片71、或门逻辑芯片72；
所述与门逻辑芯片71的输入端分别与第一CPU模块1和第二CPU模块2的复位信号输出端相连，其输出端输出系统复位信号；
所述或门逻辑芯片72的输入端分别与第一CPU模块1和第二CPU模块2的IO信号输出端相连，其输出端与第一接口扩展模块5和第二接口扩展模块6的控制端相连。
所述与门逻辑芯片型号为74HC08、或门逻辑芯片型号为74HC32。与门逻辑芯片输入CPU模块主和CPU模块备的复位输出信号，经与逻辑组合后，输出计算机系统复位信号，实现对CPU模块、PCIe交换模块、接口扩展模块的复位。或门逻辑芯片输入CPU模块主和CPU模块备的IO输出信号，经或逻辑组合后，输出切换控制信号，实现对接口扩展模块的PCIe通道的选择控制。

Claims (6)

1.一种基于PCIe的模块级冗余计算机，其特征在于：
包括第一CPU模块(1)、第二CPU模块(2)、第一PCIe交换模块(3)、第二PCIe交换模块(4)、第一接口扩展模块(5)、第二接口扩展模块(6)、接口控制模块(7)及电源模块(8)；
所述第一CPU模块(1)的PCIe/ROOT1端口连接第一PCIe交换模块(3)的上行UP端口，第一PCIe交换模块(3)的下行两路PCIe端口分别连接第一接口扩展模块(5)和第二接口扩展模块(6)，所述第二CPU模块(2)的PCIe/ROOT2端口连接第一PCIe交换模块(3)的非透明NT端口，构成第一PCIe总线(9)；第二CPU模块(2)的PCIe/ROOT1端口连接第二PCIe交换模块(4)的上行UP端口，第二PCIe交换模块(4)的下行两路PCIe端口分别连接第一接口扩展模块(5)和第二接口扩展模块(6)，第一CPU模块(1)的PCIe/ROOT2端口连接第二PCIe交换模块(4)的非透明NT端口，构成第二PCIe总线(10)；
所述接口控制模块(7)分别与第一接口扩展模块(5)、第二接口扩展模块(6)相连，所述电源模块(8)分别与第一CPU模块(1)、第二CPU模块(2)相连。
2.根据权利要求1所述的计算机，其特征在于：
所述第一CPU模块(1)与第二CPU模块(2)、第一PCIe交换模块(3)与第二PCIe交换模块(4)、第一接口扩展模块(5)与第二接口扩展模块(6)两两结构相同，互为备用。
3.根据权利要求1或2所述的计算机，其特征在于：
所述第一CPU模块(1)包括微处理器(11)、CPU(12)、复位芯片(13)、DDR3/SDRAM(14)、FLASH(15)和NVRAM(16)；
所述CPU(12)分别与微处理器(11)、DDR3/SDRAM(14)、FLASH(15)、NVRAM(16)互连，所述复位芯片(13)与微处理器(11)相连；
所述微处理器(11)通过RS232与第二CPU模块(2)相连。
4.根据权利要求1或2所述的计算机，其特征在于：
所述第一PCIe交换模块(3)包括PCIe总线交换芯片(31)、EEPROM芯片(32)、上电配置电路(33)；
所述PCIe总线交换芯片(31)的UP端口与第一CPU模块(1)的PCIe/ROOT1端口连接，NT端口与第二CPU模块(2)的PCIe/ROOT2端口连接，其输出的PCIe交换总线1和PCIe交换总线2与第一接口扩展模块(5)连接；
所述EEPROM芯片(32)和上电配置电路(33)分别与PCIe总线交换芯片(31)相连。
5.根据权利要求1或2所述的计算机，其特征在于：
所述第一接口扩展模块(5)包括PCIe切换芯片(51)、PCIe/PCI转接芯片(52)、接口控制电路(53)；
所述PCIe/PCI转接芯片(52)一端与PCIe切换芯片(51)相连，另一端与接口控制电路(53)相连。
6.根据权利要求1或2所述的计算机，其特征在于：
所述接口控制模块(7)包括与门逻辑芯片(71)、或门逻辑芯片(72)；
所述与门逻辑芯片(71)的输入端分别与第一CPU模块(1)和第二CPU模块(2)的复位信号输出端相连，其输出端输出系统复位信号；
所述或门逻辑芯片(72)的输入端分别与第一CPU模块(1)和第二CPU模块(2)的IO信号输出端相连，其输出端与第一接口扩展模块(5)和第二接口扩展模块(6)的控制端相连。
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