CN102411553A - 基于cpci总线的1553b协议数据通信及串行加载模块 - Google Patents

Abstract

本发明涉及一种基于CPCI总线的1553B协议数据通信及串行加载模块，包括硬件模块和FPGA程序，硬件模块包括阻抗控制电路板、信号连接插座、标准CPCI总线连接器、标准3UEurocard板卡前面板。阻抗控制电路板是本发明的核心，分为FPGA单元、CPCI总线单元、隔离变压器单元、逻辑电平转换单元、1553B总线协议芯片单元、串行加载单元和辅助电路单元。FPGA程序包括1553B总线通信BC模块、RT模块和MT模块，以及串行加载模块，采用Verilog HDL编程开发。本发明性能稳定、可靠性高，可进行长时间1553B通信；能够任意设置本发明在1553B通信中是作为BC、RT还是MT；可为外部设备进行串行加载，灵活设置与本发明一起挂接在1553B总线下RT地址；CPCI总线数据传输具有DMA功能，总线实际传输速率为1MB/s，连续传输不丢帧。

Description

基于CPCI总线的1553B协议数据通信及串行加载模块

技术领域

本发明涉及一种基于CPCI(Compact Peripheral Components Interconnect)总线的1553B(一种信息传输总线标准)协议数据通信及串行加载模块，尤其是指一种计算机与外部设备之间通过1553B协议进行数据传输的模块。在军工控制领域中，1553B协议数据总线广泛应用于飞机、导弹、卫星以及国际空间站等航空航天领域，用于进行飞行器内部各装置之间进行数字信息通讯的场合。同时，在导弹测试、仿真等领域，又需要通过CPCI总线实现1553B数据与计算机之间的传输、采集、存储和解码。本发明属于计算机通信，计算机辅助测试及自动测试领域。

背景技术

PCI(Peripheral Components Interconnect)总线是Intel公司推出的一种标准32-bit局部总线，工作频率33MHz/66MHz，传输带宽高达133MB/266MB每秒，支持即插即用特性，系统可对设备自动进行资源分配，操作简单，使用灵活。这些优势使得PCI总线非常适合在高速计算和高速数据通讯领域中应用，现在已成为世界上应用最为广泛的标准总线。

CPCI总线是PICMG(PCI Computer Manufacturer’s Group，PCI工业计算机制造商联盟)提出的一种基于标准PCI总线的高性能总线技术。在电气、逻辑上与PCI标准完全兼容。CPCI板卡采用符合IEEE(美国电气和电子工程师协会)1101.1标准的Eurocard插卡机械结构，具有3U和6U两种造型。CPCI板卡的前面板包含EMC(电磁兼容性)密封圈以降低电磁干扰，使用符合IEC-1076国际标准高密度气密式针孔连接器，其2mm的金属针脚具有低感抗和阻抗，从而减少了高速CPCI总线引起的信号反射。所有的CPCI总线电气连线都在后部转接板上，因此可以在更换板卡时无需重新连线，这就使得CPCI板卡插拔具有极大的耐用性；同时板卡具有导轨和前端紧固装置支撑，卡与插槽通过针孔连接器紧密相连，具有很高的抗冲击能力。因此，CPCI总线在电信、计算机通信、工控测试、航空航天等领域有着广泛的应用。

MIL-STD-1553B是一种美国军用标准的串行通信总线，全称是“飞机内部时分制指令/响应多路传输数据总线”，用于进行飞行器内部各种部件的相互通信。该总线是现役飞机最常用的航空数据总线，也是时分制指令/响应式多路传输数据总线，同时按照主/从模式工作的串行时间分割的多路总线，在70年代后期正式开始在美军飞机上起用。这个标准规定了数字式的命令/响应时分制多路数据总线的技术要求，也规定了多路总线的操作方式和总线上信息流的格式以及电气要求。由于它在航空电子设备的体积、重量、复杂性以及军用航空电子综合费用方面的优点，目前1553B总线模块已经成为实现航天电子综合化系统中的关键部件，实现总线上各部分的信息综合、资源共享、任务协调和容错重构等功能[1]。但是，1553B总线的工作模式决定了它只能是集中式控制分布式处理，消息只能以1Mbps速率传输，最大消息块的长度较短，消息传输的平均吞吐量为200～300Kbps。最大终端数量仅为31个。MIL-STD-1553B总线是航空领域应用最广泛的总线之一。

作为航空电子总线的首选，1553B总线已经广泛地应用于不同的军事平台(航空系统、地面车辆系统、舰艇系统等)。在这些应用场合中，1553B通信卡自然是不可或缺的。国外一些供应商提供了大量的板卡级和系统级的产品。但是这些板块的价格一般都非常昂贵，并且在某些关键技术上不公开，不利于1553B总线技术在国内的推广和发展。国内一些公司也一直致力于1553B总线产品的研发，但由于国内电子制造技术的限制，很难得到大规模的推广和应用。在某些航空测试场合，这些商业板卡存在一些严重的问题：价格昂贵且不易进行二次开发、满足不了系统对某些特殊接口信号的要求、不能保证信息采集的实时性等。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种基于计算机CPCI总线的1553B协议数据通信及串行加载模块。该模块利用FPGA芯片和信号调理电路，实现1553B协议的数据传输规范；采用符合PICMG Compact PCISpecifications Rev1.0标准的CPCI总线实现收发模块与计算机之间的高速数据传输，完全支持符合PCI Specification version 2.2标准的32-bit，33MHz PCI总线电气规范。最终实现外部设备与计算机之间的MIL-STD-1553B协议数据的连续、高效、稳定的通信功能。

本发明是开发一种基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其具体组成包括硬件模块和FPGA程序。

其中硬件模块包括：

1)一阻抗控制电路板，包含焊接于此电路板上的电子芯片，共同构成了本发明的核心硬件电路。阻抗控制电路板用于实现本发明中各组成电子芯片之间电气信号的高速、低损耗、短距离传输；所述的电路板上的若干电子芯片用于实现本发明的各项逻辑功能，具体包括以下七个单元：

①一FPGA单元，是本发明的硬件组成部分，是所有电子芯片的核心单元，其应用FPGA芯片，焊接于所述的阻抗控制电路板的中心位置，用于实现对阻抗控制电路板上其它各组成单元的连接和操控；

②一1553B总线协议单元，采用高性能的1553B总线协议芯片，用以实现1553B总线协议。

③一隔离变压器单元，采用高性能隔离转换芯片，用于将单端信号与差分信号进行相互的隔离转换；

④一串行加载单元，实现对与本发明挂接在同一个1553B总线下的通信卡RT地址的设置；

⑤一CPCI总线单元，其应用CPCI总线桥接芯片，用于与FPGA单元配合实现本发明与CPCI总线计算机的数据传输；

⑥一逻辑电平转换单元，采用高性能的逻辑电平转换芯片，将1553B总线协议芯片输出的5V电平转换为3.3V之后再接入FPGA；

⑦一辅助电路单元，实现对本模块的供电，完成自检电源的控制，实现对本模块电路的复位，下载程序的下载，及一些重要信号的检测和显示，并为部分芯片提供配置信息。

其中，CPCI总线单元实现上位机与阻抗控制电路板之间的通信，将上位机命令传输到FPGA单元，FPGA单元接到命令后通过内部程序的逻辑判断进行相应的操作，如与外部1553B总线进行数据通信或对外部通信卡进行串行加载等。FPGA单元通过控制1553B总线协议单元实现1553B协议，其中FPGA单元输出电平可被1553B总线协议单元直接采用，而1553B总线协议单元输出为5V电平，不可直接传输给FPGA单元，信号需通过该逻辑电平转换单元，使5V信号转化为3.3V信号，再接到FPGA单元，保证芯片的使用寿命和可靠性；再将实现的1553协议通过该隔离变压器单元转化为1553B总线标准的电平，使其能够与外部1553B总线进行通信。在串行加载方面，FPGA单元通过串行加载单元，将FPGA单元的输出信号反相，并增大输出驱动电流能力，让信号能够很好的对外部设备进行串行加载。而辅助电路单元为阻抗控制电路板的其他六部分提供必要的电源、晶振、复位，储存配置信息等，保证整个发明各部分乃至于整体能够正常工作。

2)一DB25信号连接插座，焊接于阻抗控制电路板的左侧边缘，用于提供本发明的1553B协议数据通信及串行加载模块与外部设备连接的接口；

3)一标准CPCI总线连接器，焊接于阻抗控制电路板的右下方边缘，用于提供本发明中CPCI总线单元与计算机背板之间连接的接口；

4)一标准3U Eurocard板卡前面板，安装于阻抗控制电路板的左侧边缘，用于为本发明提供硬件保护，便于板卡的安装与固定，并起到电磁屏蔽作用；

上述的DB25信号连接插座、标准CPCI总线连接器、标准3U Eurocard板卡前面板为本发明连接到CPCI机箱上提供了稳固的机械结构，以及引出了方便与外部进行通信的接口，并起到了良好的电磁屏蔽作用。

FPGA程序包括：

1)1553B协议总线通信初始化模块，用于初始化本发明在1553B协议总线通信中的功能；

2)1553B协议总线通信接收模块，用于本发明在1553B协议总线通信中接收1553B总线上的数据；

3)1553B协议总线通信发送模块，用于本发明在1553B协议总线通信中向1553B总线上发送数据；

4)串行加载模块，为外部的1553B通信卡设置其RT地址。

所述的1553B协议总线通信初始化模块，通过FPGA对1553B总线协议芯片BU-61580的寄存器、内部RAM进行操作，使本发明在实际应用中能够实现在BC(1553B总线控制器)、RT(1553B远程终端)、MT(1553B总线监视)任一功能下，其中在RT功能下，RT地址可以任意编程设置；

所述的1553B协议总线通信接收模块，接收1553B总线上的数据。并针对这些数据，根据当前本发明充当的BC、RT、MT功能，对数据进行仲裁判断是状态字、命令字、数据字还是其它，并将其储存到FPGA内部构造的大小为4096×16-bit的RAM中，最终将数据传给上位机；

所述的1553B协议总线通信发送模块，上位机将需要发送的命令或者数据通过PLX9054这一CPCI总线单元传到FPGA，储存到FPGA内部构造的RAM中，发送模块对这些数据进行仲裁，加上一些如奇偶校验位等必要的总线信息，将其发送出去；

所述的串行加载模块，FPGA通过5根地址线和3根控制线输出IO量，串行加载设置与本发明通信的1553B通信卡RT地址，可在不需要其它上位机参与的情况下灵活通信；

其中，该阻抗控制电路板板卡为3U Eurocard外型，尺寸为160mm×100mm，厚度为1.6mm，采用FR-4材料，4层及以上多层电路板，包括一个电源层、一个地层和两个信号层，单端信号传输线特性阻抗为50Ω±10Ω。

该CPCI总线单元每一路CPCI总线信号都要串联一个10Ω终端电阻，信号布线长度保持在1.5英寸以内，时钟线长度保持为2.5±0.1英寸范围内。

该1553B总线协议芯片，采用美国DDC公司的BU-61580，内含4K共享RAM，可以实现一通道1553B的双冗余控制。

该隔离变压器单元采用变压比可选择为1∶1.79和1∶2.5的隔离变压器，本发明还设计了直接耦合和变压器耦合两种1553B总线耦合方式。当为直接耦合方式时，隔离变压器变压比选择为1∶2.5；当为变压器耦合时，隔离变压器变压比选择为1∶1.79，并外接1∶1.4的耦合变压器。

其中，该辅助电路单元，分为电源转换模块、FPGA配置模块、CPCI模块、复位电路模块、晶振及分频模块和指示测试模块六个部分：

其中，电源转换模块将+3.3V电压转化为+1.5V电压，并在电源转化芯片的输入输出引脚设计有去耦电容。

其中，FPGA配置模块具有JTAG和AS两种配置模式，并选用EPCS4芯片作为AS模式下的EEPROM配置芯片。

其中，CPCI总线配置模块选用EEPROM芯片对CPCI总线单元进行初始化配置，配置信息容量为22个双字。

其中，复位电路模块选用MAX811芯片作为复位电路的配置芯片，为整个模块进行初始化操作。

其中，晶振及分频模块选用32M晶振和CY2300SI芯片作为分频器件，能为FPGA提供32M的时钟，并且同时为为1553B协议数据芯片提供16M的时钟。

其中，指示测试模块可以在对FPGA进行调试时，对一些重要的信号进行指示和测试。

其中，该DB25信号连接插座，其双排25针插座共连接1553B协议数据总线的4根发送信号线，4根接收信号线，以及8根串行加载控制信号及必要的数字地，备用IO。

其中，该标准CPCI总线连接器，采用符合IEC(国际电工委员会，负责国际标准化工作)-1076国际标准高密度气密式针孔连接器。

其中，该标准3U Eurocard板卡前面板，通过两个螺钉与阻抗控制电路板连接，并带有EMC密封圈。

本发明一种基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其优点及功效在于：本发明性能稳定、可靠性高，可进行长时间的1553B通信；能够任意设置本发明在1553B通信中是作为BC、RT还是MT；可为外部设备进行串行加载，设置与本发明一起挂接在1553B总线下RT地址；CPCI总线数据传输具有DMA功能，总线实际传输速率为1MB/s，连续传输不丢帧。

附图说明

图1所示本发明基于CPCI总线的1553B协议数据通信及串行加载模块框图；

图2所示为图1中的阻抗控制电路板的PCB分层设计；

图3所示为图1中的DB25的连接插座正视图；

图4所示为图1中的CPCI总线连接器正视图；

图5所示为图1中3U Eurocard板卡前面板侧视图；

图6所示为本发明硬件整体设计框图；

图7所示为图6中CPCI总线单元设计原理图；

图8所示为图6中逻辑电平转换单元设计图；

图9所示为图6中1553B总线协议单元设计图；

图10所示为图6中串行加载单元设计图；

图11所示为图6中辅助电路设计图；

图12a、12b所示为图11中FPGA配置模块端口定义；

图13a、13b所示为CPCI总线读取数据时Local局部总线读操作时序图；

图14a、14b所示为CPCI总线写数据时Local局部总线写操作时序图；

图中具体标号如下：

101阻抗控制电路板                    102若干电子芯片

103 DB25信号连接插座                 104 CPCI总线连接器

105 3U Eurocard板卡前面板            501连接螺钉

502前面板固定钳                      601 FPGA单元

602 CPCI总线单元                     603隔离变压器单元

604逻辑电平转换单元                  605 1553B总线协议单元

606辅助电路单元                      607串行加载单元

701 CPCI总线端                       702 Local局部总线端

1101电源转换模块                     1102 FPGA配置模块

1103 CPCI总线配置模块                1104复位电路模块

1105晶振及分频模块                   1106指示测试模块

1201 FPGA芯片JTAG配置端口定义        1202 FPGA芯片AS配置端口定义

1301从模式单周期读操作时序           1302 DMA读操作时序

1401从模式单周期写操作时序           1402 DMA写操作时序

具体实施方式

本发明一种基于CPCI总线的1553B协议数据通信及串行加载模块，其硬件如图1所示，包括一阻抗控制电路板101、若干电子元器件102、一DB25信号连接插座103、一标准CPCI总线连接器104、一标准3U Eurocard板卡前面板105。

本发明还包括FPGA逻辑功能的开发，以及各种配置信息的设定，最终实现1553B协议数据通信及串行加载和CPCI总线操作。

所述阻抗控制电路板101采用标准Eurocard机械结构，3U外型，板卡尺寸为160mm×100mm，厚度1.6mm。

所述阻抗控制电路板101采用标准FR-4材料制板，4层PCB设计，如图2所示，第一层(L1)为信号层1，第二层(L2)为接地层，第三层(L3)为电源层，第四层(L4)为信号层2，各板层厚度如下表1所示。

层号	类型	厚度(mils)
			L1		0.60
	半固化片	4.00
			L2		1.20
	芯板	51.4
			L3		1.20
	半固化片	4.00
			L4		0.60

表1

对于所述阻抗控制电路板101上信号层1和信号层2的所有信号走线，其单端阻抗均为50Ω±10Ω。

所述的阻抗控制电路板101，具体包括以下七个单元：一FPGA单元601，一1553B总线协议单元605，一隔离变压器单元603，一串行加载单元607，一CPCI总线单元602，一逻辑电平转换单元604，一辅助电路单元606。

所述1553B总线协议单元605，如图9所示，采用高性能的1553B总线协议芯片BU-61580，用以实现1553B总线协议。BU-61580芯片包含微处理器和MIL-STD-1553B总线之间的完备的综合的接口，能实现总线控制器、远程终端和总线监控器三种终端模式。BU-61580芯片内部集成了双差分曼彻斯特收发器模块、编码/解码器、1553B协议逻辑单元、处理器接口单元和中断管理模块，此外，还提供了一个4K字大小的内部共享静态RAM以及到主处理器的缓冲接口。为了满足不同用户的需求，该BU-61580芯片提供了非常灵活的处理器接口方式，能够方便地与各种类型的CPU接口进行连接。

所述隔离变压器单元603，采用高性能隔离转换芯片PM-DB2725EX，在该发明耦合到1553B总线上时，有两种耦合方式：直接耦合和变压器耦合，两者的区别主要在于挂接到总线上时是否使用了耦合变压器。无论是哪种方式，隔离变压器PM-DB2725EX都是必须的。直接耦合时，在总线的正负端均串接了51欧姆的耦合电阻，该电阻同时还有保护作用，防止因总线上电流过大而烧毁板卡上的隔离变压器。在进行板卡调试和系统整合的阶段，往往不需要组成一个完整的1553B总线系统，此时可以省略掉价格昂贵的耦合变压器和终端电阻而组成一个相对简单的测试通道。此外，在一些仅有两个终端的实际应用场合，也可以考虑省掉耦合变压器和终端电阻而进行直接互联，从而降低系统的成本。在上述情况下，为了保证通信的可靠性，需要一些额外的终端电阻。如果要采用直接耦合的方式进行板卡直接互联，要在正负端之间接39欧姆的耦合电阻；如果要采用变压器耦合的方式进行板卡互联，则要在正负端之间接75欧姆的耦合电阻。这些耦合电阻的作用主要有两点：一方面可以模拟总线上的终端电阻，另一方面还可以保护板卡上的隔离变压器。

所述的串行加载单元607，如图10所示，FPGA输出个IO量，通过OC门芯片ULN2803，将8路LVTTL信号转化为8路5V CMOS信号输出，可与本发明进行1553B通信的另一块板卡对接，将这八个信号量分为5个地址信号量和3个控制信号量，根据特定的协议，本发明可以通过这8个IO量串行加载另一块板卡的RT地址，具体RT地址由5根地址信号量输出决定，这样可在1553B通信中本发明可以随时加载控制通信板卡的RT地址，使通信更灵活、更简洁。

如图4所示，所述CPCI总线连接器104采用符合IEC-1076国际标准高密度气密式针孔连接器，引脚间距2mm，具有7列，25行引脚排布。所述CPCI总线连接器104焊接在所述阻抗控制电路板101的右下方边缘。CPCI总线连接器104引脚定义如下表2所示。

表2

如图5所示，所述3U Eurocard板卡前面板105符合IEEE11011和IEEE1101.10标准，前面板105带有EMC密封圈以降低电磁干扰。前面板105通过2个连接螺钉501固定在所述阻抗控制电路板101左侧边缘，靠近所述DB25信号连接插座103一侧，同时通过前面板固定钳502固定在CPCI总线计算机的插槽上，保证安装牢固性。

如图6所示，所述若干电子元器件102全部焊接于所述阻抗控制电路板上，按照功能分为6个单元——FPGA单元601、CPCI总线单元602、隔离变压器单元603、逻辑电平转换单元604、1553B总线协议单元605和辅助电路单元606。

所述FPGA单元601选用Altera公司的Cyclone I系列的芯片EP1C3T144，使用Verilog HDL编程开发，实现MIL-STD-1553B协议数据收发和CPCI总线操作。

如图7所示，所述CPCI总线单元602选用PLX公司的CPCI总线桥接芯片PCI-9054。用于与FPGA单元601配合实现本发明与CPCI总线计算机的数据传输；PCI-9054桥接芯片引脚按逻辑功能分为CPCI总线端信号和Local局部总线端信号两部分。

所述CPCI总线端信号PCB布线符合PICMG CompactPCI specificationversion1.0标准，除CLK、REQ#、GNT#、TDI、TDO、TCK、TMS和TRST信号外的每一路信号都要串联一个10Ω终端电阻，以减少高速信号反射，之后与所述CPCI总线连接器的对应引脚互联，实现与CPCI总线的物理电气连接。每根信号线布线长度保持在1.5英寸以内，时钟线长度保持为2.5±0.1英寸范围内。

所述Local局部总线端信号与所述FPGA单元EP1C3T144芯片的IO管脚互联，部分信号外接上拉或下拉电阻。Local局部总线端信号连接属性如下表3所示。通过FPGA芯片的管脚编程配合产生Local局部总线逻辑时序，完成各项CPCI总线操作。

表3

如图8所示，所述逻辑电平转换单元，采用高性能的逻辑电平转换芯片74LCX125，将BU-61580输出的5V电平转换为3.3V之后再接入FPGA单元；本系统中FPGA器件的输出可以直接驱动5V TLL器件的输入；但FPGA器件的输入接收5VTLL信号的输出时，需要串联一个外部的限流电阻，然后将内部IO的箝位二极管打开，还要保证5V信号在芯片上电配置完成之后才来临。要满足这些要求，必须设计复杂的上电复位电路以保证FPGA的复位先于BU-61580芯片。因此在本发明设计时，使用了逻辑电平转换芯片74LCX125将BU-61580输出的5V电平转换为3.3V之后再接入FPGA，这样就无需考虑上电复位顺序，所以芯片使用同一个复位信号。

如图11所示，所述辅助电路单元606包括电源转换模块1101、FPGA配置模块1102、CPCI总线配置模块1103、复位电路模块1104、晶振及分频模块1105和指示测试模块1106六个部分。

所述电源转换模块用于将来自于所述CPCI总线连接器104的+3.3V电压转化为+1.5V电压。+3.3V电压用于给绝大部分元器件供电，+1.5V用于对FPGA芯片核心供电。选用AMS1117-1.5电源转换芯片。电源转换芯片+3.3V与+1.5V输入输出引脚均设计有去耦电容，各包括1个22uF低频滤波电容和1个0.1uF高频滤波电容。

如图12a、12b所示，所述FPGA配置模块1002用于实现对FPGA单元601的程序加载和在线调试。FPGA配置模块分为JTAG和AS两种模式。JTAG为在线调试模式，上电即可用，但掉电信息则全部丢失，JTAG下载端口引脚定义1201如图12a所示；AS为程序固化模式，使用EEPROM保存程序，FPGA掉电不丢失，上电后FPGA即可从EEPROM中读取配置程序，EEPROM选用EPCS4芯片，AS下载端口引脚定义1202如图12a、12b所示。

所述CPCI总线配置模块1003采用93C56型EEPROM芯片，用于对所述CPCI总线单元602的PCI-9054桥接芯片进行配置。首先使用专用软件对EEPROM进行配置，此后每当所述CPCI总线单元上电时，都会从EEPROM中读取配置信息，对自身配置寄存器进行重写，保证了所述CPCI总线单元的正常工作。EEPROM共对PCI-9054芯片提供22个双字(32-bit)的配置信息。EEPROM中需要配置的寄存器如下表4所示。

表4

所述复位电路模块1004由1个复位按钮控制，1个MAX811芯片作为复位电路的配置芯片，为整个模块进行初始化操作。按下即管脚置低，产生复位信号。

所述晶振及分频模块选用32M晶振和CY2300SI芯片作为分频器件，能为FPGA提供32M的时钟，并且同时为为1553B协议数据芯片提供16M的时钟。PCI总线的传输速度很快而且是计算机内部共享的总线，所以FPGA在进行9054local端的时序配合时也应该工作在较高的时钟频率下，这样才能够减少板卡占用PCI总线的时间，提高上位机的工作效率。因此，本发明采用32MHz的有源晶振来作为local端的工作时钟。BU-61580在工作时也需要外接时钟源，为了充分发需芯片的性能，需外接16MHz时钟源。芯片内部的曼彻斯特编码/解码器可以被设置为在输入时钟的上升沿采样或者两个边沿都采样，由内部的配置寄存器控制这两种采样方式。显然，采用双边沿采样可以提高对输入信号的采样精度，但对时钟信号的占空比有严格的要求，必须在40％到60％之间。由于本模块上已经有32MHz的时钟源，所以直接将该时钟二分频就可以做为BU-61580的工作时钟。这样，9054、FPGA和BU-61580的工作时钟到来源于同一个有源晶振，有利于对三者的工作时序进行匹配，给FPGA编程带来了方便。在进行二分频时，有两种方案可供选择：在FPGA内进行分频或者采用专用的分频芯片。如果采用第一个方案，需要在FPGA内部定义一个计数器，并将分频后的时钟通过普通的IO引脚输出。出于电平兼容方面的考虑，还需要进行电平转换之后才能进入BU-61580，而在进行电平转换时，会造成时钟质量的下降。因此在本发明上选用分频芯片CY2300来产生16MHz的时钟。

所述指示测试模块可以在对FPGA进行调试时，对一些重要的信号进行指示和测试。

本发明产生的中断信号被计算机接收后，计算机可通过CPCI总线的两种读数方式来读取FPGA中的数据，即DMA模式(1302)和总线Target从模式读数模式(1301)。两种CPCI总线传输模式的实现，都是通过FPGA单元配合CPCI桥接芯片Local局部总线端信号的时序操作来完成的。Local局部总线读操作时序图如图13a、13b所示。

当计算机向本发明发送数据或指令时，计算机可通过CPCI总线的两种写数方式存入FPGA的缓存区中，即DMA模式1402和总线Target从设备写数模式1401。两种CPCI总线传输模式的实现，都是通过FPGA单元配合CPCI桥接芯片Local局部总线端信号的时序操作来完成的。Local局部总线读操作时序图如图14a、14b所示。

Claims (10)

1.一种基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：其组成分为两部分——硬件模块和FPGA程序；

其中硬件模块包括：

1)一阻抗控制电路板，包含焊接于此电路板上的电子芯片，具体包括以下七个单元：

①一FPGA单元，其应用FPGA芯片，焊接于所述的阻抗控制电路板的中心位置，用于实现对阻抗控制电路板上其它各组成单元的连接和操控；

②一1553B总线协议单元，采用1553B总线协议芯片，用以实现1553B总线协议；

③一隔离变压器单元，采用隔离转换芯片，用于将单端信号与差分信号进行相互的隔离转换；

④一串行加载单元，实现对与1553B协议数据通信及串行加载模块挂接在同一个1553B总线下的通信卡RT地址的设置；

⑤一CPCI总线单元，其应用CPCI总线桥接芯片，配合FPGA单元共同实现1553B协议数据通信及串行加载模块与CPCI总线计算机的数据传输；

⑥一逻辑电平转换单元，采用逻辑电平转换芯片，将1553B总线协议芯片输出的5V电平转换为3.3V之后再接入FPGA单元；

⑦一辅助电路单元，实现对本发明的供电；

2)一DB25信号连接插座，焊接于阻抗控制电路板的左侧边缘，用于提供本发明中1553B协议数据总线与外部设备连接的接口；

3)一标准CPCI总线连接器，焊接于阻抗控制电路板的右下方边缘，用于提供本发明中CPCI总线与计算机背板之间连接的接口；

4)一标准3U Eurocard板卡前面板，安装于阻抗控制电路板的左侧边缘，用于为本发明提供硬件保护，便于板卡的安装与固定，并起到电磁屏蔽作用；

其中，CPCI总线单元实现上位机与阻抗控制电路板之间的通信，将上位机命令传输到FPGA单元；FPGA单元通过控制1553B总线协议单元实现1553B协议，其中FPGA单元输出电平可被1553B总线协议单元直接采用，而1553B总线协议单元输出为5V电平，不可直接传输给FPGA单元，信号需通过该逻辑电平转换单元，使5V信号转化为3.3V信号，再接到FPGA单元，保证芯片的使用寿命和可靠性；再将实现的1553协议通过该隔离变压器单元转化为1553B总线标准的电平，使其能够与外部1553B总线进行通信；在串行加载方面，FPGA单元通过串行加载单元，将FPGA单元的输出信号反相，并增大输出驱动电流能力，让信号能够很好的对外部设备进行串行加载；辅助电路单元为阻抗控制电路板的其他六部分提供必要的电源、晶振、复位，储存配置信息，保证整个发明各部分乃至于整体能够正常工作；

FPGA程序包括：

1)1553B协议总线通信初始化模块，用于初始化本发明在1553B协议总线通信中的功能；

2)1553B协议总线通信接收模块，用于本发明在1553B协议总线通信中接收1553B总线上的数据；

3)1553B协议总线通信发送模块，用于本发明在1553B协议总线通信中向1553B总线上发送数据；

4)串行加载模块，为外部的1553B通信卡设置其RT地址。

2.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：所述的1553B协议总线通信初始化模块，通过FPGA对1553B总线协议芯片的寄存器、内部RAM进行操作，使1553B协议数据通信及串行加载模块在实际应用中能够实现在BC、RT、MT任一功能下，其中在RT功能下，RT地址可以任意编程设置。

3.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：所述的1553B协议总线通信接收模块，接收1553B总线上的数据；并针对这些数据，根据当前BC、RT、MT功能，对数据进行仲裁判断是状态字、命令字、数据字还是其它，并将其储存到FPGA内部构造的大小为4096×16-bit的RAM中，最终将数据传给上位机。

4.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：所述的1553B协议总线通信发送模块，上位机将需要发送的命令或者数据通过CPCI协议芯片传到FPGA，储存到FPGA内部构造的RAM中，发送模块对这些数据进行仲裁，加上总线信息，将其发送出去。

5.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：所述的串行加载模块，FPGA通过5根地址线和3根控制线输出IO量，串行加载设置与1553B协议数据通信及串行加载模块通信的1553B通信卡RT地址，可在不需要其它上位机参与的情况下灵活通信。

6.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：该阻抗控制电路板板卡为3U Eurocard外型，尺寸为160mm×100mm，厚度为1.6mm，采用FR-4材料，4层及以上多层电路板，包括一个电源层、一个地层和两个信号层，单端信号传输线特性阻抗为50Ω±10Ω。

7.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：该CPCI总线单元每一路CPCI总线信号都要串联一个10Ω终端电阻，信号布线长度保持在1.5英寸以内，时钟线长度保持为2.5±0.1英寸范围内。

8.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：该隔离变压器单元采用变压比可选择为1∶1.79和1∶2.5的隔离变压器，具体涉及直接耦合和变压器耦合两种1553B总线耦合方式；当为直接耦合方式时，隔离变压器变压比选择为1∶2.5；当为变压器耦合时，隔离变压器变压比选择为1∶1.79，并外接1∶1.4的耦合变压器。

9.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：该辅助电路单元，分为电源转换模块、FPGA配置模块、CPCI模块、复位电路模块、晶振及分频模块和指示测试模块六个部分：

电平转换模块将+3.3V电压转化为+1.5V电压，并在电源转化芯片的输入输出引脚设计有去耦电容；

FPGA配置模块具有JTAG和AS两种配置模式，并选用EPCS4芯片作为AS模式下的EEPROM配置芯片；

CPCI总线配置模块选用EEPROM芯片对CPCI总线单元进行初始化配置，配置信息容量为22个双字；

复位电路模块选用MAX811芯片作为复位电路的配置芯片，为整个模块进行初始化操作；

晶振及分频模块选用32M晶振和分频器件，能为FPGA提供32M的时钟，并且同时为为1553B协议数据芯片提供16M的时钟；

指示测试模块可以在对FPGA进行调试时，对信号进行指示和测试。

10.根据权利要求1所述的基于计算机CPCI总线的1553B协议数据通信及串行加载模块，其特征在于：该DB25信号连接插座，共连接1553B协议数据总线的4根发送信号线，4根接收信号线以及串行加载输出信号，适合用于直接耦合和变压器耦合两种不同的1553B通信耦合方式。

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