CN109245977A - 1553b总线通信模块、通信系统及其通信方法 - Google Patents

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Abstract

本发明公开了一种1553B总线通信模块、通信系统及其通信方法，其中所述1553B总线通信模块包括FPGA处理器和总线控制器，所述FPGA处理器用于控制所述总线控制器的通信过程，所述总线控制器内部集成有隔离变压器。本发明能够简化通信系统的结构，保证通信系统的高稳定性和可靠性，又能减小通信系统体积，确保通信系统的小型化集成。

Description

1553B总线通信模块、通信系统及其通信方法
技术领域
本发明属于总线通信技术领域，特别涉及一种1553B总线通信模块、1553B总线通信系统及其通信方法。
背景技术
MIL-STD-1553B总线(简称为1553B总线)是20世纪70年代末为适应机载设备通信要求，由美国提出和开发的飞机内部时分制指令/响应式多路传输数据总线标准。总线传输速度为1Mb/s，传输方式为半双工方式。因其可减少电子设备的体积、重量、复杂性，并具备高可靠性和实时性等特点，大量应用在航空、舰船、坦克、导弹、人造卫星、国际空间站等机动系统平台的电子设备上，同时在测试设备、模拟器等地面基础设施上也得到了广泛采用。
1553B总线通信系统由多个1553B总线通信模块组网构成，而一个1553B总线通信模块又由FPGA(Field-Programmable Gate Array，现场可编程门阵列)处理器、总线控制器、隔离变压器构成。其中，总线控制器是1553B总线通信系统的核心，发起和控制总线上的一切活动。传统的1553B总线通信模块使用BU-61580作为总线控制器，存在以下问题：
(1)BU-61580采用5V供电，而FPGA处理器采用3.3V供电，因此，总线控制器与处理器之间需要采用5V转3.3V的驱动器进行电平转换。
(2)BU-61580内部没有集成隔离变压器，要在外围连接两个体积较大的隔离变压器PM-DB2725才能实现完整的通信回路。
(3)BU-61580外形尺寸为48.5mm*25.4mm*5.5mm，隔离变压器PM-DB2725外形尺寸为16mm*16mm*5.5mm，整个1553B总线通信模块外形尺寸为60mm*40mm*6mm，体积偏大。
发明内容
本发明针对上述现有技术中存在的问题，提供一种1553B总线通信模块、通信系统及其通信方法，既能简化通信系统结构，保证通信系统的高稳定性和可靠性，又能减小通信系统体积，确保通信系统的小型化集成。
本发明的一个方面提供一种1553B总线通信模块，包括FPGA处理器和总线控制器，所述FPGA处理器用于控制所述总线控制器的通信过程，所述总线控制器内部集成有隔离变压器。
本发明的另一个方面提供一种1553B总线通信系统，包括两个上述的1553B总线通信模块和1553B总线，所述两个1553B总线通信模块通过所述1553B总线通信。
本发明的又一个方面提供一种上述的1553B总线通信系统的通信方法，包括以下步骤：
所述FPGA处理器对所述总线控制器的配置寄存器初始化；
所述FPGA处理器对所述总线控制器的存储区初始化；
所述FPGA处理器启动所述1553B总线通信系统的数据发送和接收过程。
根据本发明的上述方面的技术方案，总线控制器内部集成有隔离变压器，有效减小了1553B总线通信模块的体积、重量、复杂性，能够简化通信系统的结构，保证通信系统的高稳定性和可靠性，又能减小通信系统体积，确保通信系统的小型化集成。
附图说明
图1是本发明一个实施方式的1553B总线通信系统的结构框图。
图2是本发明一个实施方式的总线控制器的外围电路图。
图3是本发明一个实施方式的FPGA处理器及外围电路图。
图4是本发明一个实施方式的写操作时序图。
具体实施方式
为了使本领域的技术人员更好地理解本发明的技术方案，下面将结合附图对本发明的具体实施方式作进一步的详细说明。
图1是本发明一个实施方式的1553B总线通信系统的结构框图。如图1所示，本实施方式的1553B总线通信系统包括1553B总线通信模块1、1553B总线通信模块2、1553B总线A和一条冗余的1553B总线B，当总线A出现故障时，可采用总线B通信。每个1553B总线通信模块1和2通过1553B总线A和B通信。1553B总线通信模块1和2包括FPGA处理器和总线控制器，其中FPGA处理器用于控制总线控制器的通信过程，总线控制器内部集成有隔离变压器。
在本实施方式的1553B总线通信系统中，优选地使用BU-64843HC作为总线控制器。BU-64843HC是一款全集成化1553B总线控制器芯片，内部集成隔离变压器，采用3.3V供电，使得模块内部能取消电平转换电路和隔离变压器电路，因而减少了模块内部的组合单元数量，进一步增强通信系统的稳定性和可靠性。另外，BU-64843HC外形尺寸为31.0mm×17.8mm×5.3mm，整个1553B总线通信模块外形尺寸为30mm*40mm*6mm，体积缩小了一半，实现了小型化集成。
图1中，1553B总线通信模块1和1553B总线通信模块2的硬件结构和软件功能完全相同，可以由1553B总线通信模块1通过1553B总线向1553B总线通信模块2发送数据，也可以由1553B总线通信模块2通过1553B总线向1553B总线通信模块1发送数据。
下面具体介绍各部分电路的设计过程。
1.总线控制器电路设计
BU-64843HC是一款全集成化1553B总线控制器芯片，主要用于实现1553B总线数据通信。内部由一个协议处理芯片、一个SRAM(Static Random-Access Memory，静态随机存取存储器)芯片、一个双路收发器芯片和一个双路隔离变压器构成，包括了完整的主处理器与1553B总线接口，集成了双通道收发器、协议处理器、存储器管理、处理器接口逻辑和内置的4K×16bitRAM。BU-64843HC有四种时钟输入可供用户灵活选择，分别是10MHz，12MHz，16MHz，20MHz，能在环境温度(-55℃～+125℃)条件下工作，可靠性等级为GJB2438A-2002H级，采用312球陶瓷BGA封装，其外围电路如图2所示。
图2中，BU-64843HC采用3.3V供电，使用16MHz的时钟频率，远程终端地址RTAD0～RTAD4由拨码开关设置。BU-64843HC的控制线SELECT、STRBD、RDWR、MEM_REG、MSTCLR、数据线D00～D15、地址线A00～A15连到FPGA的普通IO脚，在FPGA控制下完成1553B总线通信过程。CHA+、CHA-与总线A连接进行数据通信，CHB+、CHB-与总线B连接进行数据通信。
2.FPGA及外围电路设计
FPGA作为1553B总线通信模块的处理器，控制总线控制器BU-64843HC的整个通信过程。在本实施方式的1553B总线通信系统中，优选地，本1553B总线通信模块的FPGA处理器采用ALTERA公司CYCLONE II系列的EP2C5T144C8N，它包含5000个逻辑单元，26个4K大小RAM模块，13个嵌入式乘法器，2个PLL倍频器，89个可用普通IO口，最高工作频率250MHz，速度等级8ns，采用144脚TQFP封装。FPGA处理器及外围电路设计见图3。
图3中，FPGA的IO口电源采用+3.3V供电，核电源采用+1.2V供电，工作频率为10MHz，程序存储在4Mbits串行存储器EPCS4中，同时配置ASP和JTAG程序下载端口。通过控制线SELECT、STRBD、RDWR、MEM_REG、MSTCLR、数据线D00～D15、地址线A00～A15对BU-64843HC的配置寄存器和存储区进行初始化，并启动总线通信。
3.FPGA软件设计
FPGA处理器EP2C5T144C8N上电后，首先对总线控制器的配置寄存器初始化，然后对总线控制器的存储区初始化，最后对3#配置寄存器BC起始位(bit1)置1，启动数据发送和接收过程，周而复始。
总线控制器的配置寄存器按照如下顺序进行初始化：
(1)软件复位。将3#配置寄存器第0位置1，完成BU-64843HC的软件复位；
(2)设置为增强模式。将7#配置寄存器第15位置1，使BU-64843HC芯片工作在增强模式，可自动完成发送和接收消息的通信过程；将第8～10位置0，设置堆栈大小为256字；
(3)使能中断。将0#配置寄存器第3位和第4位置1，使能BC帧结尾中断和消息结尾中断；
(4)设置BC(Boundary Clock，边界时钟)模式。将1#配置寄存器第15位和第14位置0，使BU-64843HC工作于BC模式；将第13位置0，选中堆栈A为当前存储区；
(5)设置时间标签分辨率。将2#配置寄存器第7～9位置0，选择时间标签分辨率为64μS/LSB；将第10位置1，禁止256字边界；
(6)设置响应方式。将8#配置寄存器第6位置1，消息出错且无数据时也发出响应；将第5位置1，总线忙且无数据时也发出响应；将第12位置1，使能扩展的BC控制字；
(7)选择工作频率。将9#配置寄存器第15位置0，选择16MHz时钟频率；将第11位置1，使能扩展的过零点；
(8)初始化时间标签寄存器。将5#配置寄存器置0，设置时间标签寄存器为0。
至此，1553B总线控制器的配置寄存器初始化完成。
总线控制器的存储区按照如下顺序进行初始化：
(1)设置消息描述符地址。向存储区地址为0100H的单元写入数据0000H，即设置消息描述符地址为0000H；
(2)设置消息总数。向存储区地址为0101H的单元写入数据FFFEH，即设置消息总数为1；
(3)设置消息描述符。向存储区地址为0000H～0003H的单元分别写入数据0000H、0000H、0320H、0108H，依次设置消息描述符的块状态字、时标字、消息间间隔定时、消息块地址；
(4)写入消息块。向存储区地址为0108H的单元写入数据0100H，表示使用总线B发起通信；向存储区地址为0109H的单元写入数据0820H，表示向地址为1的通信模块发送32个数据；向存储区地址为010AH～0129H的单元写入数据AAAAH，在通信开始前准备好需要发送的32个数据“AAAAH”；向存储区地址为012AH的单元写入数据0000H，即把环路返回字初始化为0000H；向存储区地址为012BH的单元写入数据0000H，即把返回的状态字初始化为0000H。
至此，1553B总线控制器的存储区初始化完成。
BU-64843HC的初始化工作通过FPGA处理器对BU-64843HC的配置寄存器和存储区进行写操作实现，写操作时序如图4所示。
写操作过程如下：BU-64843HC在第1个时钟(CLK)上升沿，采样MSTCLR复位信号，若为1则表示不复位，进入正常通信状态；同时采样SELECT、STRBD信号，为0表示片选信号有效；接着在第1个时钟下降沿，采样MEM_REG，为0表示对配置寄存器操作，为1表示对存储区操作；同时采样RDWR，为0表示当前为写操作；最后在第2个时钟上升沿，采样地址线A15-A0和数据线D15-D0，把数据D15-D0写入地址为A15-A0的配置寄存器或存储区中。
根据本发明的上述实施方式，基于BU-64843HC的1553B总线通信系统采用1553B总线通信模块组网构成，模块采用3.3V单电源供电，内部取消了电平转换器和隔离变压器，有效减小了模块的体积、重量、复杂性；能以1Mb/s的速率进行稳定可靠的总线通信，实时为机载通信设备提供准确的指令和数据，具有较强的实用性。
以上只通过说明的方式描述了本发明的某些示范性实施方式，毋庸置疑，对于本领域的普通技术人员，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施方式进行修正。因此，上述附图和描述在本质上是说明性的，不应理解为对本发明保护范围的限制。

Claims (10)

1.一种1553B总线通信模块，其特征在于，包括FPGA处理器和总线控制器，所述FPGA处理器用于控制所述总线控制器的通信过程，所述总线控制器内部集成有隔离变压器。
2.根据权利要求1所述的1553B总线通信模块，其特征在于，所述总线控制器还内置有双通道收发器、协议处理器和随机存取存储器。
3.根据权利要求1或2所述的1553B总线通信模块，其特征在于，所述FPGA处理器和所述总线控制器均采用3.3V供电。
4.根据权利要求1-3中任意一项所述的1553B总线通信模块，其特征在于，所述总线控制器为BU-64843HC。
5.根据权利要求1-4中任意一项所述的1553B总线通信模块，其特征在于，所述BU-64843HC的外形尺寸为31.0mm×17.8mm×5.3mm。
6.根据权利要求1-5中任意一项所述的1553B总线通信模块，其特征在于，所述FPGA处理器为EP2C5T144C8N。
7.一种1553B总线通信系统，其特征在于，包括两个如权利要求1-6中任意一项所述的1553B总线通信模块和一条1553B总线，所述两个1553B总线通信模块通过所述1553B总线通信。
8.根据权利要求7所述的1553B总线通信系统，其特征在于，还包括一条冗余的1553B总线。
9.一种如权利要求7或8所述的1553B总线通信系统的通信方法，其特征在于，包括以下步骤：
所述FPGA处理器对所述总线控制器的配置寄存器初始化；
所述FPGA处理器对所述总线控制器的存储区初始化；
所述FPGA处理器启动所述1553B总线通信系统的数据发送和接收过程。
10.如权利要求9所述的通信方法，其特征在于，
通过所述FPGA处理器对所述总线控制器的配置寄存器和存储区进行写操作来实现所述总线控制器的初始化。
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