CN109783436A

CN109783436A - 一种片上系统

Info

Publication number: CN109783436A
Application number: CN201910041268.2A
Authority: CN
Inventors: 刘锴; 崔明章; 韩志伟; 马得尧; 王铜铜
Original assignee: Guangdong High Cloud Semiconductor Technologies Ltd Co
Current assignee: Guangdong High Cloud Semiconductor Technologies Ltd Co; Gowin Semiconductor Corp
Priority date: 2019-01-16
Filing date: 2019-01-16
Publication date: 2019-05-21
Anticipated expiration: 2039-01-16
Also published as: CN109783436B

Abstract

本发明提供一种片上系统。该片上系统包括：微控制单元内核电路；第一输入输出端口，通过总线与所述微控制单元内核电路连接；以及现场可编程门阵列，包括：第二输入输出端口，与所述第一输入输出端口连接，且用于连接片外资源。本发明实现了MCU加FPGA的片上系统，提高软硬件互联的接口性能。

Description

一种片上系统

技术领域

本发明的所公开实施例涉及电路技术领域，且更具体而言，涉及一种片上系统。

背景技术

随着信息技术的飞速发展，通用处理器在计算性能上越来越难以满足日益庞大、多样化的数据处理需求，同时传统FPGA(Field Programmable Gate Array，现场可编程门阵列)和CPU(Central Processing Unit，中央处理器)作为分立器件的功能和性能越来越难以满足日益庞大、多样化的数据处理需求。

发明内容

根据本发明的实施例，本发明提出一种片上系统，以解决上述问题。

根据本发明的第一方面，公开一种实例性的一种片上系统。该片上系统包括：微控制单元内核电路；第一输入输出端口，通过总线与所述微控制单元内核电路连接；以及现场可编程门阵列，包括：第二输入输出端口，与所述第一输入输出端口连接，且用于连接片外资源。

其中，所述第一输入输出端口包括UART接口和GPIO接口，所述总线包括APB总线和AHB总线，其中所述UART接口通过所述APB总线与所述微控制单元内核电路连接，用于实现所述微控制单元内核电路与所述片外资源之间的交互；所述GPIO接口通过所述AHB总线与所述微控制单元内核电路连接，用于实现所述微控制单元内核电路与所述片外资源的交互。

其中，该片上系统还包括：输入输出桥接电路，与所述第一输入输出端口连接，且通过所述总线与所述微控制单元内核电路连接。

其中，该片上系统还包括第一选择器和第二选择器；所述现场可编程门阵列还包括反相器；所述第一输入输出端口包括输入端口、输出端口、复用端口和使能端口，所述输入端口与所述第二输入输出端口连接，所述输出端口与所述第一选择器的第一输入端连接，所述第一选择器的第二输入端接收复用选择信号、控制端与所述复用端口连接，所述使能端口与所述第二选择器的第一输入端连接，所述第二选择器的第二输入端接收所述复用选择信号、控制端与所述复用端口连接，所述第一选择器和所述第二选择器的输出端分别与所述反相器的输入端与控制端连接，所述反相器的输出端与所述第二输入输出端口连接。

其中，所述现场可编程门阵列还包括：时钟与复位电路，与所述微控制单元内核电路连接，用于给所述微控制单元内核电路提供时钟与复位信号；和/或存储器，通过所述总线与所述微控制单元内核电路连接，用于存储系统程序。

其中，所述时钟与复位电路包括：选择器，用于接收两个时钟信号，并响应选择信号而输出两个时钟信号中的一个。

其中，所述时钟与复位电路还包括：锁存器，第一输入端与所述选择器的输出端连接、输出端与所述微控制单元内核电路连接，以将所述两个时钟信号中的一个提供给所述微控制单元内核电路。

其中，所述时钟与复位电路还包括：上电复位引脚，接收上电复位信号，且与所述微控制单元内核电路电连接，用于给所述微控制单元内核电路提供所述上电复位信号；系统复位引脚，接收系统复位信号，且与所述微控制单元内核电路电连接，用于给所述微控制单元内核电路提供所述系统复位信号；以及反相器，输入端与所述上电复位引脚电连接、输出端与所述锁存器的第二输入端电连接。

其中，所述存储器包括只读存储器和随机存取存储器，所述总线包括AHB总线，其中所述只读存储器和所述随机存取存储器通过所述AHB总线与所述微控制单元内核电路连接。

其中，所述只读存储器包括只读存储控制器，通过所述AHB总线与所述微控制单元内核电路连接，用于实现与所述微控制单元内核电路的交互以及读操作、写操作和擦除操作；所述随机存取存储器包括随机存取存储控制器，通过所述AHB总线与所述微控制单元内核电路连接，用于实现与所述微控制单元内核电路的交互以及读操作和写操作。

本发明的有益效果有：微控制单元内核电路通过第一输入输出端口与现场可编程门阵列连接，实现MCU加FPGA的片上系统，提高软硬件互联的接口性能，并且现场可编程门阵列的第二输入输出端口可连接外部的片外资源，实现扩展到外部的接口，并实现与片外资源的交互，可满足庞大、多样化的数据处理需求。

附图说明

图1是本发明第一实施例的片上系统的结构示意图。

图2是本发明第一实施例的片上系统的部分结构示意图。。

图3是本发明第二实施例的片上系统的结构示意图。

图4是本发明第二实施例的片上系统的部分结构示意图。

图5是本发明第三实施例的片上系统的结构示意图。

图6是本发明第三实施例的片上系统的部分结构示意图。

具体实施方式

本说明书及权利要求书通篇中所用的某些用语指代特定部件。如所属领域的技术人员可以理解的是，电子设备制造商可利用不同名称来指代同一个部件。本文并非以名称来区分部件，而是以功能来区分部件。在以下说明书及权利要求书中，用语“包括”是开放式的限定词语，因此其应被解释为意指“包括但不限于…”。另外，用语“耦合”旨在意指间接电连接或直接电连接。因此，当一个装置耦合到另一装置时，则这种连接可以是直接电连接或通过其他装置及连接部而实现的间接电连接。

如图1所示，为本发明第一实施例的片上系统的结构示意图。该片上系统100包括微控制单元(Microcontroller Unit，MCU)内核电路110、第一输入输出端口120和现场可编程门阵列(FPGA)130。其中，现场可编程门阵列130包括第二输入输出端口131。第一输入输出端口120通过总线140与微控制单元内核电路110连接。第二输入输出端口131与第一输入输出端口120连接，且用于连接片外资源。

在本实施例中，微控制单元内核电路110通过第一输入输出端口120与现场可编程门阵列130连接，实现MCU加FPGA的片上系统，提高软硬件互联的接口性能，并且现场可编程门阵列130的第二输入输出端口131可连接外部的片外资源，实现扩展到外部的接口，并实现与片外资源的交互，可满足庞大、多样化的数据处理需求。

如图2所示，为本发明第一实施例的片上系统的部分结构示意图。第一输入输出端口120包括UART接口120a和GPIO接口120b，总线140包括APB总线141和AHB总线142，其中UART接口120a通过APB总线141和AHB总线142与微控制单元内核电路110连接，用于实现微控制单元内核电路110与片外资源之间的交互。GPIO接口120b通过AHB总线142与微控制单元内核电路110连接，用于实现微控制单元内核电路110与片外资源的交互。微控制单元内核电路110通过总线140发送片选信号，以选择UART接口120a或GPIO接口120b与现场可编程门阵列130中的第二输入输出端131，进而与现场可编程门阵列130中的第二输入输出端131所电连接的片外资源交互。

进一步地，该片上系统100还包括输入输出桥接电路150，与第一输入输出端口120连接，且分别通过APB总线141和AHB总线142与微控制单元内核电路110连接。

第一输入输出端口120与现场可编程门阵列130的第二输入输出端口131电连接，实现微控制单元内核电路110与片外资源的连接，扩展接口功能，提高软硬件互联的接口性能。在一示例中，如图2所示，片上系统100还包括第一选择器160和第二选择器170。现场可编程门阵列130还包括反相器132。第一输入输出端口120通过第一选择器160和第二选择器170以及可编程门阵列130的反相器132与可编程门阵列130的第二输入输出端口131连接，即利用FPGA的资源实现第一输入输出端口120与FPGA的连接关系，进而实现MCU内核电路110与片外资源的交互。

对于第一输入输出端口120中的UART接口120a和GPIO接口120b而言，第一输入输出端口120包括输入端口121、输出端口122、复用端口123和使能端口124。也就是说，UART接口120a和GPIO接口120b均具有输入端口121、输出端口122、复用端口123和使能端口124。在其他实施例中，第一输入输出端口120还包括中断端口。

具体地，输入端口121与第二输入输出端口131连接，输出端口122与第一选择器160的第一输入端连接，第一选择器160的第二输入端接收复用选择信号、控制端与复用端口123连接，使能端口124与第二选择器170的第一输入端连接，第二选择器170的第二输入端接收复用选择信号、控制端与复用端口123连接，第一选择器160和第二选择器170的输出端分别与反相器132的输入端与控制端连接，反相器132的输出端与第二输入输出端口131连接。

如图3所示，为本发明第二实施例的片上系统的结构示意图。在上述实施例的基础上，现场可编程门阵列130还包括时钟与复位电路133。时钟与复位电路133与微控制单元内核电路110电连接，用于给微控制单元内核电路110提供时钟与复位信号。

在本实施例中，通过现场可编程门阵列130来提供微控制单元内核电路110的时钟与复位信号，即利用FPGA实现MCU的时钟系统，提高同时使用FPGA和MCU的应用的灵活性和可升级性。

如图4所示，为本发明第二实施例的片上系统的部分结构示意图。时钟与复位电路133包括选择器1331。该选择器1331用于接收两个时钟信号，并响应选择信号而输出两个时钟信号中的一个。

在一示例中，两个时钟信号中的一个为外部时钟信号、另一个为内部时钟信号。进一步地，如图4所示，时钟与复位电路133还包括振荡器1334，该振荡器1334用于产生该内部时钟信号。

如图4所示，时钟与复位电路133还包括锁存器1332。锁存器1332的第一输入端与选择器1331的输出端连接、输出端与微控制单元内核电路110连接，以将两个时钟信号中的一个提供给微控制单元内核电路110。

在本实施例中，时钟与复位电路133给微控制单元内核电路110提供两个时钟信号，可以选择任意一个时钟信号作为微控制单元内核电路110的系统时钟信号，满足不同应用场景的时钟需求，增加系统设计的灵活性。

进一步地，时钟与复位电路133还包括上电复位引脚1335和系统复位引脚1336。其中上电复位引脚1335接收上电复位信号，并与微控制单元内核电路110电连接，用于给微控制单元内核电路110提供上电复位信号。系统复位引脚1336接收系统复位信号，并与微控制单元内核电路110电连接，用于给微控制单元内核电路110提供系统复位信号。在一示例中，上电复位引脚1335和系统复位引脚1336可以分别与一按键连接，当按压该按键时，上电复位引脚1335或系统复位引脚1336接收上电复位信号或系统复位信号，随后，向微控制单元内核电路110提供一个时钟信号，以开始工作。

如图4所示，时钟与复位电路133还包括反相器1333。该反相器1333的输入端与上电复位引脚1335电连接、输出端与锁存器1332的第二输入端电连接。

如图5所示，为本发明第三实施例的片上系统的结构示意图。在上述第一实施例的基础上，现场可编程门阵列130还包括存储器134。存储器134通过总线140与微控制单元内核电路110连接，用于存储系统程序。

在本实施例中，通过现场可编程门阵列130的存储器134来实现系统程序的存储，即利用FPGA实现存储器，提高同时使用FPGA和MCU的应用的灵活性和可升级性。需要说明的是，本实施例可以与上述第二实施例结合，此时，现场可编程门阵列130包括时钟与复位电路133和存储器134，即现场可编程门阵列130同时实现MCU的时钟系统和系统程序的存储。

如图6所示，为本发明第三实施例的片上系统的部分结构示意图。存储器134包括只读存储器(ROM)1341和随机存取存储器(RAM)1342，总线140包括AHB总线，其中只读存储器1341和随机存取存储器1342通过AHB总线与微控制单元内核电路110连接。

如图6所示，只读存储器1341包括只读存储控制器1341a，通过AHB总线142与微控制单元内核电路110连接，用于实现与微控制单元内核电路110的交互以及读操作、写操作和擦除操作。

随机存取存储器1342包括随机存取存储控制器1342a，通过AHB总线142与微控制单元内核电路110连接，用于实现与微控制单元内核电路110的交互以及读操作和写操作。

需要说明的是，本领域技术人员可以理解，只读存储控制器1341a或随机存取存储器1342还包括若干存储晶粒(die)。

所属领域的技术人员易知，可在保持本发明的教示内容的同时对装置及方法作出诸多修改及变动。因此，以上公开内容应被视为仅受随附权利要求书的范围的限制。

Claims

1.一种片上系统，其特征在于，包括：

微控制单元内核电路；

第一输入输出端口，通过总线与所述微控制单元内核电路连接；以及

现场可编程门阵列，包括：

第二输入输出端口，与所述第一输入输出端口连接，且用于连接片外资源。

2.如权利要求1中所述的片上系统，其特征在于，所述第一输入输出端口包括UART接口和GPIO接口，所述总线包括APB总线和AHB总线，其中所述UART接口通过所述APB总线与所述微控制单元内核电路连接，用于实现所述微控制单元内核电路与所述片外资源之间的交互；所述GPIO接口通过所述AHB总线与所述微控制单元内核电路连接，用于实现所述微控制单元内核电路与所述片外资源的交互。

3.如权利要求2中所述的片上系统，其特征在于，还包括：输入输出桥接电路，与所述第一输入输出端口连接，且通过所述总线与所述微控制单元内核电路连接。

4.如权利要求2中所述的片上系统，其特征在于，还包括第一选择器和第二选择器；所述现场可编程门阵列还包括反相器；

所述第一输入输出端口包括输入端口、输出端口、复用端口和使能端口，所述输入端口与所述第二输入输出端口连接，所述输出端口与所述第一选择器的第一输入端连接，所述第一选择器的第二输入端接收复用选择信号、控制端与所述复用端口连接，所述使能端口与所述第二选择器的第一输入端连接，所述第二选择器的第二输入端接收所述复用选择信号、控制端与所述复用端口连接，所述第一选择器和所述第二选择器的输出端分别与所述反相器的输入端与控制端连接，所述反相器的输出端与所述第二输入输出端口连接。

5.如权利要求1中所述的片上系统，其特征在于，所述现场可编程门阵列还包括：

时钟与复位电路，与所述微控制单元内核电路连接，用于给所述微控制单元内核电路提供时钟与复位信号；和/或

存储器，通过所述总线与所述微控制单元内核电路连接，用于存储系统程序。

6.如权利要求1中所述的片上系统，其特征在于，所述时钟与复位电路包括：

选择器，用于接收两个时钟信号，并响应选择信号而输出两个时钟信号中的一个。

7.如权利要求6中所述的片上系统，其特征在于，所述时钟与复位电路还包括：

锁存器，第一输入端与所述选择器的输出端连接、输出端与所述微控制单元内核电路连接，以将所述两个时钟信号中的一个提供给所述微控制单元内核电路。

8.如权利要求7中所述的片上系统，其特征在于，所述时钟与复位电路还包括：

上电复位引脚，接收上电复位信号，且与所述微控制单元内核电路电连接，用于给所述微控制单元内核电路提供所述上电复位信号；

系统复位引脚，接收系统复位信号，且与所述微控制单元内核电路电连接，用于给所述微控制单元内核电路提供所述系统复位信号；以及

反相器，输入端与所述上电复位引脚电连接、输出端与所述锁存器的第二输入端电连接。

9.如权利要求5中所述的片上系统，其特征在于，所述存储器包括只读存储器和随机存取存储器，所述总线包括AHB总线，其中所述只读存储器和所述随机存取存储器通过所述AHB总线与所述微控制单元内核电路连接。

10.如权利要求9中所述的片上系统，其特征在于，所述只读存储器包括只读存储控制器，通过所述AHB总线与所述微控制单元内核电路连接，用于实现与所述微控制单元内核电路的交互以及读操作、写操作和擦除操作；

所述随机存取存储器包括随机存取存储控制器，通过所述AHB总线与所述微控制单元内核电路连接，用于实现与所述微控制单元内核电路的交互以及读操作和写操作。