CN203812236U - 一种基于处理器和现场可编程门阵列的数据交换系统 - Google Patents
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Abstract
本实用新型的基于处理器和现场可编程门阵列的数据交换系统，包括处理器和现场可编程门阵列，现场可编程门阵列包括配置为双口随机存储器模式的随机存储器，处理器通过随机存储器的第一组端口对随机存储器进行访问，现场可编程门阵列通过随机存储器的第二组端对所述随机存储器进行访问。充分利用现场可编程门阵列的随机存储器资源，并把它配置为双口随机存储器模式，随机存储器的第一组端口与处理器进行硬件接口，第二组端口在现场可编程门阵列内部进行软件接口，在充分继承并行接口优点的前提下，实现处理器与现场可编程门阵列之间直接连接，不增加任何器件，在方案成本、板子空间和布线等方面具有明显优势。
Description
技术领域
本实用新型涉及数据交换技术，更具体地说，涉及一种基于处理器和现场可编程门阵列（Field－Programmable Gate Array，FPGA）的数据交换系统。
背景技术
传统的处理器与FPGA之间主要有两种通信方式，一种为串行通信，另一种为并行通信。处理器以数字信号处理器（digital signal processor，DSP）为例，DSP和FPGA进行串行通信如图1所示，DSP通过标准的SPI或SCI与FPGA接口，FPGA上放置SPI或SCI的IP软核，一般情况下，DSP作为通信的主机，按照既定的通信协议，以串行方式与FPGA进行数据交互。这种通信方式的优点是：DSP和FPGA直接连接；DSP和FPGA之间交互的信号数量少；以及没有额外的通信成本。缺点是：通信速率低；DSP侧需要专门的软件代码干预，影响其它代码执行；以及通信扩展困难等。DSP和FPGA进行并行通信如图2所示，通过在DSP和FPGA之间增加专用的双口RAM来实现接口，双口RAM作为DSP的外部扩展存储空间。该方案的优点是：DSP直接读写双口RAM空间的数据，操作方便；通信速率高；以及通信扩展容易。缺点是：需要专用的双口RAM来实现接口，增加了成本，并且占用印刷电路板（Printed Circuit Board，PCB）的空间；另外，高速的数据通信在布板走线时也更为麻烦。
实用新型内容
本实用新型针对现有技术中，处理器与FPGA之间进行串行通信时，通信速率低，处理器侧需要专门的软件代码干预，以及通信扩展困难的缺陷，以及处理器与FPGA之间进行并行通信时，需要使用专用的双口RAM来实现接口，增加成本，且占用印刷电路板的空间的缺陷，提供一种基于处理器和FPGA的数据交换系统，在不使用专用的双接口模式的存储器（例如双口RAM）的情况下，实现处理器和FPGA之间的并行通信，并且处理器和FPGA之间直接连接。
本实用新型解决其技术问题采用的技术方案是：提供一种基于处理器和现场可编程门阵列的数据交换系统，包括处理器和现场可编程门阵列，所述现场可编程门阵列包括配置为双口随机存储器模式的随机存储器，所述处理器通过所述随机存储器的第一组端口对所述随机存储器进行访问，所述现场可编程门阵列通过所述随机存储器的第二组端对所述随机存储器进行访问。
优选地，所述随机存储器的第一组端口包括第一数据端口、第一地址端口和第一时钟端口，所述随机存储器的第一组端口还包括第一读使能端口和/或第一写使能端口；所述随机存储器的第二组端口包括第二数据端口、第二地址端口和第二时钟端口，所述随机存储器的第二组端口还包括第二写使能端口和/或第二读使能端口。
优选地，所述处理器包括与所述第一数据端口连接的第三数据端口、与所述第一地址端口连接的第三地址端口、以及与所述第一时钟端口连接的第一时钟信号输出端口，当所述随机存储器的第一组端口包括第一读使能端口时，所述处理器还包括与所述第一读使能端口连接的第一读使能信号输出端口，当所述随机存储器的第一组端口包含第一写使能端口时，所述处理器还包括与所述第一写使能端口连接的第一写使能信号输出端口。
优选地，所述第一数据端口通过数据线与所述第三数据端口连接，所述第一地址端口通过地址线与所述第三地址端口连接，所述第一时钟端口通过总线与所述第一时钟信号输出端口连接，所述第一读使能端口通过读控制线与所述第一读使能信号输出端口连接，所述第一写使能端口通过写控制线与所述第一写使能信号输出端口连接。
优选地，所述第三数据端口、所述第三地址端口、所述第一时钟信号输出端口、所述第一读使能信号输出端口以及所述第一写使能信号输出端口为所述处理器的输入输出接口。
优选地，所述现场可编程门阵列包括端口功能模块，所述端口功能模块包括与所述第二数据端口连接的第四数据端口、与所述第二地址端口连接的第四地址端口、以及与所述第二时钟端口连接的第二时钟信号输出端口，当所述随机存储器的第二组端口包括第二读使能端口时，所述现场可编程门阵列还包括与所述第二读使能端口连接的第二读使能信号输出端口，当所述随机存储器的第二组端口包含第二写使能端口时，所述现场可编程门阵列还包括与所述第二写使能端口连接的第二写使能信号输出端口。
优选地，所述第二数据端口通过数据线与所述第四数据端口连接，所述第二地址端口通过地址线与所述第四地址端口连接，所述第二时钟端口通过总线与所述第二时钟信号输出端口连接，所述第二读使能端口通过读控制线与所述第二读使能信号输出端口连接，所述第二写使能端口通过写控制线与所述第二写使能信号输出端口连接。
优选地，所述处理器为数字信号处理器、现场可编程门阵列、微控制单元和微处理器中的一种。
本实用新型的基于处理器和FPGA的数据交换系统具有以下有益效果：充分利用现场FPGA的RAM资源，并把它配置为双口RAM模式，RAM的第一组端口与处理器进行硬件接口，第二组端口在FPGA内部进行软件接口，在充分继承并行接口优点的前提下，实现处理器与FPGA之间直接连接，不增加任何器件，在方案成本、板子空间和布线等方面具有明显优势。
附图说明
图1为现有技术中处理器与可编程器件进行串行通信时的连接示意图；
图2为现有技术中处理器与可编程器件进行并行通信时的连接示意图；
图3为本实用新型的基于处理器和FPGA的数据交换系统的结构示意图；
图4为本实用新型的基于处理器和FPGA的数据交换系统第一实施例的电路图；
图5为本实用新型的基于处理器和FPGA的数据交换系统第二实施例的电路图；
图6为本实用新型的基于处理器和FPGA的数据交换系统第三实施例的电路图；
图7为本实用新型的基于处理器和FPGA的数据交换系统一示例的电路图。
具体实施方式
以下结合附图和实施例对本实用新型做进一步的解释说明。
参见图3，本实用新型的基于处理器和FPGA的数据交换系统300包括处理器310和FPGA 320。FPGA320包括随机存储器（Random Access Memory，RAM）321，通过配置将RAM 321可以有多种工作模式，如单口RAM、双口RAM模式等。在双口RAM模式下，RAM 321具有两套完全独立的数据线、地址线和读写控制线，并允许两个独立的系统同时对该存储器进行随机性的访问。在本实施例中，RAM 321被配置为双口RAM，即运行于双口RAM模式下，在该模式下，RAM 321包括两组端口，处理器310通过RAM 321的第一组端口访问RAM 321，FPGA 320通过RAM 321的第二组端口访问RAM 321，将FPGA 320中的RAM 321作为处理器310的外扩存储器，分配有专用的存储器空间，那么处理器310对RAM 321的数据读/写操作实际上就是和FPGA320进行数据交换。同时，在这种接口配置下，处理器310可以通过DMA方式来与FPGA 320进行数据交互，这样将进一步降低处理器310在数据交互过程中的负担。
图4为本实用新型的基于处理器和FPGA的数据交换系统300第一实施例的电路图，如图4所示，在本实施例中，处理器310用于向RAM 321中写数据，FPGA 320用于从RAM 321中读数据，也就是说，处理器310和FPGA 320之间的数据流为单向的，具体为从处理器310到FPGA 320。
在本实施例中，RAM 321的第一组端口包括第一数据端口data_a、第一地址端口address_a、第一写使能端口wren_a和第一时钟端口clock_a，第二组端口包括第二数据端口data_b、第二地址端口address_b、第二读使能端口rden_b和第二时钟端口clock_b。处理器310包括第三数据端口311、第三地址端口312、第一写使能信号输出端口313以及第一时钟信号输出端口314。“第三数据端口311[]”表示处理器310包括多个数据端口，其余数据和地址端口同理。FPGA包括端口功能模块322，端口功能模块322包括第四数据端口322-1、第四地址端口322-2、第二读使能信号输出端口322-3以及第二时钟信号输出端口322-4。其中，第一数据端口data_a通过数据线与第三数据端口311连接，第一地址端口address_a通过地址线与第三地址端口312连接，第一写使能端口wren_a通过写控制线与第一写使能信号输出端口313连接，第一时钟端口clock_a通过控制总线与第一时钟信号输出端口314连接。第二数据端口data_b通过数据线与第四数据端口322-1连接，第二地址端口address_b通过地址线与第四地址端口322-2连接，第二读使能端口rden_b通过读控制线与第二读使能信号输出端口322-3连接，第二时钟端口clock_b通过控制总线与第二时钟信号输出端口322-4连接。
处理器310的第三数据端口311用于传输数据到RAM 321，第三地址端口312用于传输地址到RAM 321，第一写使能信号输出端口313用于输出写使能信号到RAM 321，数据的写入可以是低电平触发，第一时钟信号输出端口314用于传输时钟信号（即数据传输时钟）到RAM 321，从而将第三数据端口311输出的数据写入RAM 321中第三地址端口312输出的地址对应的存储空间内。FPGA 320的第四数据端口322-1用于接收数据，第四地址端口322-2用于传输地址到RAM 321，第二读使能信号输出端口322-3用于输出读使能信号到RAM 321，数据的读取可以是低电平触发，第二时钟信号输出端口322-4用于传输时钟信号（即数据传输时钟）到RAM 321，从而读取RAM 321中与第四地址端口322-2传输的地址相对应的空间内存储的数据。
在本实施例中，处理器310操作双口RAM 321为总线方式，处理器310可以是DSP、FPGA、微控制单元（MCU）和微处理器（MPU）中的一种。以DSP为例，第三数据端口311、第三地址端口312、第一写使能信号输出端口313以及第一时钟信号输出端口314可以通过DSP的外部接口模块（XTINF模块，参见图7）实现。在本实用新型的其他实施例中，第三数据端口311、第三地址端口312、第一写使能信号输出端口313以及第一时钟信号输出端口314还可以通过处理器的输入输出接口（IO接口）来实现，此时，采用IO接口来模拟操作时序，即模拟采用总线方式时第三数据端口311、第三地址端口312、第一写使能信号输出端口313以及第一时钟信号输出端口314输出的信号。
在本实用新型的基于处理器和FPGA的数据交换系统300第一实施例中，充分利用FPGA片上的RAM资源，并把它配置为双口RAM模式，双口RAM的第一组端口与处理器进行硬件接口，而双口RAM的第二组端口在FPGA内部直接与端口功能模块进行软件接口，在充分继承并行接口优点的前提下，实现处理器与FPGA之间直接连接，不增加任何器件，在方案成本、板子空间和布线等方面具有明显优势。另外，仅仅需要处理器写数据，FPGA读数据，将双口RAM设计为单向数据流，简化了资源利用。
图5为本实用新型的基于处理器和FPGA的数据交换系统300第二实施例的电路图，如图5所示，本实施例与第一实施例的区别在于，在本实施例中，处理器310用于从RAM 321中读取数据，FPGA 320用于将数据写入RAM 321，也就是说，数据流为从FPGA 320到处理器310。
在本实施例中，RAM 321的第一组端口包括第一数据端口data_a、第一地址端口address_a、第一读使能端口rden_a和第一时钟端口clock_a，第二组端口包括第二数据端口data_b、第二地址端口address_b、第二写使能端口wren_b和第二时钟端口clock_b。处理器310包括第三数据端口311、第三地址端口312、第一读使能信号输出端口315以及第一时钟信号输出端口314。FPGA包括端口功能模块322，端口功能模块322包括第四数据端口322-1、第四地址端口322-2、第二写使能信号输出端口322-5以及第二时钟信号输出端口322-4。其中，第一数据端口data_a通过数据线与第三数据端口311连接，第一地址端口address_a通过地址线与第三地址端口312连接，第一读使能端口rden_a通过读控制线与第一读使能信号输出端口315连接，第一时钟端口clock_a通过控制总线与第一时钟信号输出端口314连接。第二数据端口data_b通过数据线与第四数据端口322-1连接，第二地址端口address_b通过地址线与第四地址端口322-2连接，第二写使能端口rden_b通过写控制线与第二写使能信号输出端口322-5连接，第二时钟端口clock_b通过控制总线与第二时钟信号输出端口322-4连接。
处理器310的第三数据端口311用于接收数据，第三地址端口312用于传输地址到RAM 321，第一读使能信号输出端口315用于输出读使能信号到RAM 321，数据的读取可以是低电平触发，第一时钟信号输出端口314用于传输时钟信号（即数据传输时钟）到RAM 321，从而处理器310读取RAM 321中与第三地址端口312输出的地址对应的空间中存储的数据。FPGA 320的第四数据端口322-1用于传输数据到RAM 321，第四地址端口322-2用于传输地址到RAM 321，第二写使能信号输出端口322-3用于输出写使能信号到RAM 321，数据的写入可以是低电平触发，第二时钟信号输出端口322-4用于传输时钟信号（即数据传输时钟）到RAM 321，从而FPGA 320将数据写入RAM 321中与第四地址端口322-2传输的地址相对应的空间内。
在本实用新型的基于处理器和FPGA的数据交换系统300第二实施例中，充分利用FPGA片上的RAM资源，并把它配置为双口RAM模式，双口RAM的第一组端口与处理器进行硬件接口，而双口RAM的第二组端口在FPGA内部直接与端口功能模块进行软件接口，在充分继承并行接口优点的前提下，实现处理器与FPGA之间直接连接，不增加任何器件，在方案成本、板子空间和布线等方面具有明显优势。另外，仅仅需要处理器读数据，FPGA写数据，将双口RAM设计为单向数据流，简化了资源利用。
图6为本实用新型基于处理器和FPGA的数据交换系统300第三实施例的电路图，如图6所示，本实施例与第一实施例的区别在于，在本实施例中，处理器310同时具备对RAM 321的读和写功能，FPGA 320也同时具备对RAM321的读和写功能，也就是说，在该实施例中，数据流为双向的。
在本实施例中，RAM 321的第一组端口包括第一数据端口data_a、第一地址端口address_a、第一写使能端口wren_a、第一读使能端口rden_a和第一时钟端口clock_a，第二组端口包括第二数据端口data_b、第二地址端口address_b、第二写使能端口wren_b、第二读使能端口rden_b和第二时钟端口clock_b。处理器310包括第三数据端口311、第三地址端口312、第一写使能信号输出端口313、第一读使能信号输出端口315以及第一时钟信号输出端口314。FPGA包括端口功能模块322，端口功能模块322包括第四数据端口322-1、第四地址端口322-2、第二读使能信号输出端口322-3、第二写使能信号输出端口322-5以及第二时钟信号输出端口322-4。其中，第一数据端口data_a通过数据线与第三数据端口311连接，第一地址端口address_a通过地址线与第三地址端口312连接，第一写使能端口wren_a通过写控制线与第一写使能信号输出端口313连接，第一读使能端口rden_a通过读控制线与第一读使能信号输出端口315连接，第一时钟端口clock_a通过控制总线与第一时钟信号输出端口314连接。第二数据端口data_b通过数据线与第四数据端口322-1连接，第二地址端口address_b通过地址线与第四地址端口322-2连接，第二写使能端口rden_b通过写控制线与第二写使能信号输出端口322-5连接，第二读使能端口rden_b通过读控制线与第二读使能信号输出端口322-3连接，第二时钟端口clock_b通过控制总线与第二时钟信号输出端口322-4连接。
在本实施例中，处理器310根据第一时钟信号输出端口314输出的时钟信号指示的操作时序从RAM 321中的相应空间读取数据或者将数据写入RAM321中的相应空间。FPGA 320根据第二时钟信号输出端口322-4输出的时钟信号指示的操作时序从RAM 321中的相应空间读取数据或者将数据写入RAM321中的相应空间。
参见图7，在本实施例中，处理器310以DSP为例，DSP采用TI的TMS320F2823x，FPGA采用Altera的cyclone IV 4CE6实现。采用DSP的XTINF模块（DSP的外部接口模块）与FPGA接口，第三数据端口311为XTINF模块中的XD，第三地址端口312为XA，第一写使能信号输出端口313为XWEO，第一读使能信号输出端口314为XRD，第一时钟信号输出端口314为XCLKOUT。FPGA中的RAM作为DSP的外扩存储器，分配有专用的存储器空间，DSP对该存储器空间的数据读写操作事实上就是与FPGA进行数据交换。同时，在这种接口配置下，可以启动DSP的DMA模块，让DMA模块负责DSP数据与FPGA数据进行交互，即DSP通过DMA方式与FPGA进行数据交互，进一步降低DSP在数据交互过程中的负担。
在本实用新型的基于处理器和FPGA的数据交换系统300第三实施例中，实现了处理器和FPGA之间的数据交互，充分利用FPGA片上的RAM资源，并把它配置为双口RAM模式，双口RAM的第一组端口与处理器进行硬件接口，而双口RAM的第二组端口在FPGA内部直接与端口功能模块进行软件接口，在充分继承并行接口优点的前提下，实现处理器与FPGA之间直接连接，不增加任何器件，在方案成本、板子空间和布线等方面具有明显优势。
以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的权利要求范围之内。
Claims (2)
1.一种基于处理器(310)和现场可编程门阵列(320)的数据交换系统(300)，包括处理器(310)和现场可编程门阵列(320)，其特征在于，所述现场可编程门阵列(320)包括配置为双口随机存储器(321)模式的随机存储器(321)，所述处理器(310)通过所述随机存储器(321)的第一组端口对所述随机存储器(321)进行访问，所述现场可编程门阵列(320)通过所述随机存储器(321)的第二组端对所述随机存储器(321)进行访问；
其中，所述随机存储器(321)的第一组端口包括第一数据端口(data_a)、第一地址端口(address_a)和第一时钟端口(clock_a)，所述随机存储器(321)的第一组端口还包括第一读使能端口(rden_a)和/或第一写使能端口(wren_a)；所述随机存储器(321)的第二组端口包括第二数据端口(data_b)、第二地址端口(address_b)和第二时钟端口(clock_b)，所述随机存储器(321)的第二组端口还包括第二写使能端口(wren_b)和/或第二读使能端口(rden_b)；
所述处理器(310)包括与所述第一数据端口(data_a)通过数据线连接的第三数据端口(311)、与所述第一地址端口(address_a)通过地址线连接的第三地址端口(312)、与所述第一时钟端口(clock_a)通过总线连接的第一时钟信号输出端口(314)，并且当所述随机存储器(321)的第一组端口包括第一读使能端口(rden_a)时，所述处理器(310)还包括与所述第一读使能端口(rden_a)通过读控制线连接的第一读使能信号输出端口(315)，当所述随机存储器(321)的第一组端口包含第一写使能端口(wren_a)时，所述处理器(310)还包括与所述第一写使能端口(wren_a)通过写控制线连接的第 一写使能信号输出端口(313)；所述现场可编程门阵列(320)包括端口功能模块(322)，所述端口功能模块(322)包括与所述第二数据端口(data_b)通过数据线连接的第四数据端口(322-1)、与所述第二地址端口(address_b)通过地址线连接的第四地址端口(322-2)、以及与所述第二时钟端口(clock_b)通过总线连接的第二时钟信号输出端口(322-4)，当所述随机存储器(321)的第二组端口包括第二读使能端口(rden_b)时，所述现场可编程门阵列(320)还包括与所述第二读使能端口(rden_b)通过读控制线连接的第二读使能信号输出端口(322-3)，当所述随机存储器(321)的第二组端口包含第二写使能端口(wren_b)时，所述现场可编程门阵列(320)还包括与所述第二写使能端口(wren_b)通过写控制线连接的第二写使能信号输出端口(322-5)。
2.根据权利要求1所述的基于处理器(310)和现场可编程门阵列(320)的数据交换系统(300)，其特征在于，所述处理器(310)为数字信号处理器(310)、现场可编程门阵列(320)、微控制单元和微处理器(310)中的一种。
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