CN107066032A - 一种基于fpga的多路时钟源电路 - Google Patents

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魏东兴
李金兰
高连鹏
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Abstract

本发明公开了一种基于FPGA的多路时钟源电路，包括20MHz晶振电路模块、FPGA芯片、STM32处理器模块和W5500网络接口模块；所述的20MHz晶振电路模块经FPGA芯片分别与STM32处理器模块和W5500网络接口模块连接。本发明将FPGA芯片时钟源经过时钟管理后输出多个时钟信号，直接作为微处理器的时钟源，有效降低了电路板的硬件设计难度，也有效地减少了电路板的设计面积，相应也降低了电路板的设计成本。本发明经FPGA芯片的DCM模块时钟产生速度快，对于微处理器而言，不需刻意等待外部时钟振荡稳定后再进行操作，经FPGA芯片的DCM模块产生的时钟较为稳定，能够支持微处理器进行正常的工作。

Description

一种基于FPGA的多路时钟源电路
技术领域
本发明涉及微控制器、微处理器及相关接口电路的系统设备，特别是一种时钟源电路。
背景技术
FPGA(可编程逻辑控制器件)作为一种可编程的逻辑器件，在工业领域中应用十分广泛。DCM(数字时钟管理模块)作为FPGA中一个重要的时钟模块，多被用于对输入时钟分频后产生时钟信号为传感器、模数转换器(A/D)或数模转换器(D/A)提供同步时钟信号。
利用FPGA实现图像采集的方法，包括以下步骤：
倍频：利用FPGA内数字时钟管理单元DCM将外部时钟CLK提供的时钟信号CLK_SYS倍频为大于或等于2×CLK_SYS的高频时钟信号CLK_D；
分频：利用高频时钟信号CLK_D分频生成A/D转换器、图像传感器CIS所需时钟信号。
中国专利CN201510731774.6公开了《利用FPGA实现图像采集的方法》就是上述方法的代表。
目前的终端设备中，很多存在两个或两个以上数量微处理器和FPGA芯片，每个芯片基本配置了各自的时钟电路为微处理器提供时钟源。在电路板面积要求比较严格的情况下，多个时钟电路的存在不仅增加了电路板设计难度，也可能增加设计成本，因此，只配备一个时钟电路，通过程序设计产生多个不同频率时钟的方法显得十分必要。
发明内容
为解决现有技术存在的上述问题，本发明要设计一种能减小电路板面积、降低设计成本的基于FPGA的多路时钟源电路。
为了实现上述目的，本发明的技术方案如下：一种基于FPGA的多路时钟源电路，包括20MHz晶振电路模块、FPGA芯片、STM32处理器模块和W5500网络接口模块；所述的20MHz晶振电路模块经FPGA芯片分别与STM32处理器模块和W5500网络接口模块连接；
所述20MHz晶振电路模块由20MHz有源晶振电路构成，为FPGA芯片提供稳定的外部时钟源；
所述FPGA芯片包括80MHz DCM模块、25MHz DCM模块和8MHz DCM模块；80MHz DCM模块将外部20MHz晶振频率经过倍频后产生80MHz频率的时钟作为FPGA芯片工作的全局时钟；8MHz DCM模块将80MHz时钟频率经过分频产生8MHz时钟信号，经FPGA芯片的I/O口输出到STM32处理器模块的外部时钟端口，从而作为STM32处理器模块工作的外部高速时钟源；25MHz DCM模块将80MHz时钟频率经过分频产生25MHz时钟信号，经FPGA芯片的I/O口输出到W5500网络接口模块的外部时钟端口，从而作为W5500网络接口模块工作的外部时钟源；
所述STM32处理器模块包括STM32微处理器芯片及外围电路，STM32微处理器芯片完成CPU功能；
所述W5500网络接口模块包括W5500网络接口芯片及其工作电路，负责STM32微处理器芯片与网络通信的协议转换功能。
进一步地，所述FPGA芯片采用Xilinx公司的Spartan-3E系列下的XC3S250E芯片，该芯片内部包含4个DCM模块，负责时钟的倍频/分频；所述STM32微处理器芯片采用Cortex-M3架构的STM32F103RCT6芯片，采用8MHz外部时钟源；所述W5500网络接口芯片采用WIZnet公司的高性能以太网接口芯片，内部集成全硬件TCP/IP协议栈+MAC+PHY，要求外部晶振频率为25MHz。
与现有技术相比，本发明具有以下有益效果：
1、对于多个微处理器的终端设备，各微处理器需要的外部时钟源的频率不尽相同，但即使要求的频率相同，考虑到晶体产生的时钟信号的有效性和稳定性，在电路板设计过程中，各个时钟电路必须紧靠微处理器的时钟输入端口，这对电路板面积要求严格的设备来说，具有很大的挑战。本发明将FPGA芯片时钟源经过时钟管理后输出多个时钟信号，直接作为微处理器的时钟源，有效解决了上述问题，降低了电路板的硬件设计难度，也有效地减少了电路板的设计面积，相应也降低了电路板的设计成本。
2、本发明经FPGA芯片的DCM模块时钟产生速度快，对于微处理器而言，不需刻意等待外部时钟振荡稳定后再进行操作，经FPGA芯片的DCM模块产生的时钟较为稳定，能够支持微处理器进行正常的工作。
3、本发明由FPGA芯片产生时钟源的方法，由FPGA程序设计定义所需的时钟频率值，灵活方便，避免了修改硬件电路。
附图说明
图1是本发明实施例提供的电路模块结构图。
图2是本发明实施例所涉及的FPGA内部DCM模块结构图。
具体实施方式
下面结合附图对本发明进行进一步地描述。
如图1-2所示，本发明FPGA芯片的实现方式如下：
80MHz DCM模块的具体实现方式为：将外部20MHz时钟信号进行倍频，经由CLKFX180口输出80MHz频率时钟信号通过BUFG接入全局时钟，从而为FPGA芯片提供工作时钟，经由CLKFX口输出的80MHz频率时钟信号通过BUFG接入25MHz DCM模块和8MHz DCM模块，从而为8MHz和25MHz频率时钟信号的产生提供时钟源；
8MHz DCM模块的具体实现方式为：将全局80MHz时钟信号进行分频后，经由CLKFX口输出8MHz时钟信号，再经过BUFG、OBUFG后，通过I/O口输出，为STM32微处理器芯片提供时钟源，此外，CLKO口输出信号经过BUFG后反馈到CLKFB口，有效消除了时钟偏斜。
25MHz DCM模块用于产生25MHz时钟输出作为W5500网络接口芯片的外部时钟源，实现方式与8MHzDCM模块一致。
本发明的工作原理如下：FPGA芯片外部配置时钟电路作为FPGA芯片外部时钟源，输入时钟经过DCM模块进行分频后得到目标频率的时钟信号，然后将产生的时钟信号接入其它微处理器的外部时钟输入引脚作为目标微处理器的时钟源。
本发明着重说明了FPGA芯片中DCM模块对时钟的管理方法，在实际需求中，完全可以将4个DCM模块进行充分利用，本发明实施例中鉴于本系统的实际功能，只使用了3个DCM模块。
以上所述仅为本发明的较佳实施例，本发明的实施方式并不受上述实施例的限制，其他的任何在本发明原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (2)

1.一种基于FPGA的多路时钟源电路，其特征在于：包括20MHz晶振电路模块、FPGA芯片、STM32处理器模块和W5500网络接口模块；所述的20MHz晶振电路模块经FPGA芯片分别与STM32处理器模块和W5500网络接口模块连接；
所述20MHz晶振电路模块由20MHz有源晶振电路构成，为FPGA芯片提供稳定的外部时钟源；
所述FPGA芯片包括80MHz DCM模块、25MHz DCM模块和8MHz DCM模块；80MHz DCM模块将外部20MHz晶振频率经过倍频后产生80MHz频率的时钟作为FPGA芯片工作的全局时钟；8MHzDCM模块将80MHz时钟频率经过分频产生8MHz时钟信号，经FPGA芯片的I/O口输出到STM32处理器模块的外部时钟端口，从而作为STM32处理器模块工作的外部高速时钟源；25MHz DCM模块将80MHz时钟频率经过分频产生25MHz时钟信号，经FPGA芯片的I/O口输出到W5500网络接口模块的外部时钟端口，从而作为W5500网络接口模块工作的外部时钟源；
所述STM32处理器模块包括STM32微处理器芯片及外围电路，STM32微处理器芯片完成CPU功能；
所述W5500网络接口模块包括W5500网络接口芯片及其工作电路，负责STM32微处理器芯片与网络通信的协议转换功能。
2.根据权利要求1所述的一种基于FPGA的多路时钟源电路，其特征在于：所述FPGA芯片采用Xilinx公司的Spartan-3E系列下的XC3S250E芯片，该芯片内部包含4个DCM模块，负责时钟的倍频/分频；所述STM32微处理器芯片采用Cortex-M3架构的STM32F103RCT6芯片，采用8MHz外部时钟源；所述W5500网络接口芯片采用WIZnet公司的高性能以太网接口芯片，内部集成全硬件TCP/IP协议栈+MAC+PHY，要求外部晶振频率为25MHz。
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