CN104199276A - 基于fpga的信号时差测量方法及时间数字转换器 - Google Patents

Abstract

本发明涉及一种基于FPGA的信号时差测量方法，其包括：接收到第一信号时，产生慢时钟信号，同时对慢时钟信号的周期进行计数；接收到第二信号时，产生快时钟信号，利用快时钟信号的上升沿去检测慢时钟信号的电平，同时对快时钟信号的周期进行计数；若利用快时钟信号的上升沿检测到慢时钟信号的电平发生变化，则产生一标识信号，并停止对快时钟信号和慢时钟信号信号的周期的计数；根据标识信号产生时，慢时钟信号的电平是处于上升沿还是处于下降沿，结合慢时钟信号的周期及计数所得的周期个数、快时钟信号的周期及计数所得的周期个数，相应计算第一信号和第二信号的时差。本发明相对于现有技术提高了时间测量的准确度。

Description

基于FPGA的信号时差测量方法及时间数字转换器

技术领域

本发明涉及信号时间测量领域，具体涉及一种基于FPGA的信号时差测量方法，以及一种用于测量两信号的时差的时间数字转换器。

背景技术

时间是物质存在和运动的基本属性之一。精密的时间作为科学研究、科学试验和工程技术的基本物理参量，为一切动力学系统和时序过程的测量和定量研究提供了必不可少的时基坐标，在航空航天、深空通讯、地址测绘、导航通信和科学计量等应用研究领域尤为重要。

TDC(Time-to-Digital Converter，即时间数字转换器)是常用的时间间隔测量电子学电路。早期的TDC电路通常由印刷电路板上的分立元件组成，且通常是模拟数字混合电路。由于分立元件的离散性和高功耗常导致电路占用面积大，一致性差等缺点；而模拟元件容易受到环境因素的影响，也会导致电路稳定性较差。随着科学技术的发展，后来TDC电路的设计分为两种，一种用几个功能独立的集成电路搭建成一个或几个TEC，另一种是专用的TDC芯片。专用TDC芯片性价比高，但是专用TDC是定型的，在使用方面总会遇到不能适应的情况，而集成电路的开发成本高。

近年来，由于可编程ASIC(Application-specific integrated circuit，即专用集成电路)技术的迅速发展，特别是FPGA(Field Programmable Gate Array,即现场可编辑逻辑闸阵列)的发展，芯片制造工艺的进步，使得用FPGA来实现TDC成为可能。

已有的基于FPGA的进位链技术来实现TDC对信号的时间或时差进行测量的方法，其原理是基于FPGA基本逻辑单元LE间的专用进位链延时单元作为最小时间测量单元LSB，利用时间内插技术进行精细时间测量，之后对锁存数据进行译码，得到测量数据。该方法可以实现高精度的时间测量，但是依赖于FPGA中特殊的逻辑资源，容易受到FPGA不同系列特性及演变发展的限制，且作为最小测量单元的进位链的延时随器件种类、环境温度、工作电压、工作时间等因素变化较大，容易导致测量结果不准确。

发明内容

本发明针对现有技术中对信号的时差进行测量时易受到温度、工作电压等环境条件的影响而导致测量结果不准确的技术问题，提供一种基于FPGA的信号时差测量方法及时间数字转换器。

本发明提出的一种基于FPGA的信号时差测量方法，其包括以下步骤：

接收到第一信号时，产生慢时钟信号，同时对所述慢时钟信号的周期进行计数；

接收到第二信号时，产生快时钟信号，利用所述快时钟信号的上升沿去检测所述慢时钟信号的电平，同时对所述快时钟信号的周期进行计数；

若利用所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化，则产生一标识信号，并停止对所述快时钟信号和所述慢时钟信号信号的周期的计数；

根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述快时钟信号的周期及计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

具体的，所述相应计算所述第一信号和第二信号的时差的步骤具体如下：

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，则由以下公式(1)计算所述第一信号和第二信号的时差，当所述慢时钟信号的电平正好处于下降沿，则由以下公式(2)计算所述第一信号和第二信号的时差：

T_start-stop＝cnt_s×T_s-cnt_f×T_f   (1)

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_f\×T_f-\frac{T_s}{2}---\left(2\right)$

其中，T_start-stop为所述第一信号与第二信号的时差，cnt_s为对所述慢时钟信号的周期进行计数后得到的周期个数，T_s为所述慢时钟信号的周期，cnt_f为对所述快时钟信号的周期进行计数后得到的周期个数，T_f为所述快时钟信号的周期。

本发明提出的一种基于FPGA的信号时差测量方法，也可以是包括以下步骤：

接收到第一信号时，产生慢时钟信号，同时对所述慢时钟信号进行周期计数；

接收到第二信号时，产生第一快时钟信号和第二快时钟信号，并分别利用所述第一快时钟信号的上升沿和第二时钟信号的上升沿去检测所述慢时钟信号的电平，同时对所述第一快时钟信号和第二快时钟信号的周期进行计数；所述第二快时钟信号的周期与所述第一快时钟信号的周期相同，且所述第二快时钟信号比所述第一快时钟信号延迟90度相位；

若利用所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化，则产生一标识信号，同时停止对所述第一快时钟信号、第二快时钟信号和所述慢时钟信号信号的周期的计数；

根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述第一快时钟信号和第二快时钟信号的周期、所述第一快时钟信号计数所得的周期个数、所述第二快时钟信号计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

具体的，所述相应计算所述第一信号和第二信号的时差的步骤具体如下：

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，且所述标识信号是基于所述第一快时钟信号产生的，则由以下公式(3)计算所述第一信号和第二信号的时差：

T_start-stop＝cnt_s×T_s-cnt_f×T_f   (3)

当所述标识信号产生时，所述慢时钟信号的电平正好处于下降沿，且所述标识信号是基于所述第一快时钟信号产生的，则由以下公式(4)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_f\×T_f-\frac{T_s}{2}---\left(4\right)$

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，且所述标识信号是基于所述第二快时钟信号产生的，则由以下公式(3)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_{f-90}\×T_f-\frac{T_f}{4}---\left(5\right)$

当所述标识信号产生时，所述慢时钟信号的电平正好处于下降沿，且所述标识信号是基于所述第二快时钟信号产生的，则由以下公式(4)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_{f-90}\×T_f-\frac{T_f}{4}-\frac{T_s}{2}---\left(6\right)$

以上公式(3)至公式(5)中，T_start-stop为所述第一信号与第二信号的时差，cnt_s为对所述慢时钟信号的周期进行计数后得到的周期个数，T_s为所述慢时钟信号的周期，cnt_f为对所述第一快时钟信号的周期进行计数后得到的周期个数，T_f为所述第一快时钟信号、第二快时钟信号的周期，cnt_f-90为对所述第二快时钟信号的周期进行计数后得到的周期个数。

本发明提出的一种基于FPGA的时间数字转换器，用于测量两信号的时差，其包括以下单元：

慢时钟发生单元，用于当接收到第一信号时，产生慢时钟信号；

快时钟发生单元，用于当接收到第二信号时，产生快时钟信号，所述快时钟信号的上升沿用于检测所述慢时钟信号的电平；

粗计数单元，用于对所述慢时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

细计数单元，用于对所述快时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

边沿检测单元，用于当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，产生一标识信号，同时检测所述慢时钟信号的电平是处于上升沿还是处于下降沿；

时间计算单元，用于根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述快时钟信号的周期及计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

具体的，所述慢时钟发生单元和快时钟发生单元均包括时钟管理单元和锁存器；

所述慢时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/分频，以形成所述慢时钟信号；

所述慢时钟发生单元的锁存器用于对所述慢时钟信号进行锁存，当接收到所述第一信号时，输出所述慢时钟信号；

所述快时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/或分频，以形成所述快时钟信号；

所述快时钟发生单元的锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述快时钟信号。

具体的，所述慢时钟发生单元和快时钟发生单元使用同一时钟管理单元。

本发明提出的一种基于FPGA的时间数字转换器，也可以是包括以下单元：

慢时钟发生单元，用于当接收到第一信号时，产生慢时钟信号；

快时钟发生单元，用于当接收到第二信号时，产生第一快时钟信号和第二快时钟信号，所述第一快时钟信号的上升沿和第二快时钟信号的上升沿用于检测所述慢时钟信号的电平；

粗计数单元，用于对所述慢时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

细计数单元，用于对所述第一快时钟信号和第二快时钟信号的周期进行计数，当所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

边沿检测单元，用于当所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，产生一标识信号，同时检测所述慢时钟信号的电平是处于上升沿还是处于下降沿；

时间计算单元，用于根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述第一快时钟信号和第二快时钟信号的周期、所述第一快时钟信号计数所得的周期个数、所述第二快时钟信号计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

具体的，所述慢时钟发生单元和快时钟发生单元均包括时钟管理单元，所述慢时钟发生单元还包括锁存器，所述快时钟发生单元还包括第一锁存器和第二锁存器；

所述慢时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/分频，以形成所述慢时钟信号；

所述慢时钟发生单元的锁存器用于对所述慢时钟信号进行锁存，当接收到所述第一信号时，输出所述慢时钟信号；

所述快时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/或分频，以形成所述第一快时钟信号或第二快时钟信号；

所述快时钟发生单元的第一锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述第一快时钟信号；

所述快时钟发生单元的第二锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述第二快时钟信号。

具体的，所述慢时钟发生单元和快时钟发生单元使用同一时钟管理单元。

有益效果：由于FPGA芯片内部的时钟管理单元具有补偿电压和温度偏移的动态相位调节能力，能够保证其不受温度和电压偏移的影响，同时所述时钟管理单元具有分频器和倍频器，因此可以利用所述时钟管理单元来形成各种周期(频率)的时钟信号。本发明提出的基于FPGA的信号时差测量方法中，可以采用FPGA芯片内部的时钟管理单元来形成慢时钟信号和快时钟信号，这样，可以保证通过本发明的方案对第一信号和第二信号的时差进行测量时，其测量值不会受到温度、工作电压等环境条件的影响，从而提高了测量的准确度。此外，本发明的测量方法还具有实现起来简单、稳定可靠等优点。

附图说明

图1是本发明提出的一种基于FPGA的信号时差测量方法第一实施例的流程示意图；

图2是与图1对应的各信号的第一种关系示意图；

图3是与图1对应的各信号的第二种关系示意图；

图4是本发明提出的一种基于FPGA的信号时差测量方法第二实施例的流程示意图；

图5是与图4对应的各信号的关系示意图；

图6是本发明提出的一种基于FPGA的时间数字转换器第一实施例的结构示意图；

图7是图6中慢时钟单元的的内部结构示意图；

图8是图6中快时钟单元的的内部结构示意图；

图9是本发明提出的一种基于FPGA的时间数字转换器第二实施例的结构示意图；

图10是图9中快时钟单元的的内部结构示意图。

具体实施方式

为了便于本领域技术人员理解，以下对FPGA芯片内部的时钟管理单元进行简单介绍。

由于FPGA芯片内部的时钟管理单元具有补偿电压和温度偏移的动态相位调节能力，能够保证其不受温度和电压偏移的影响，同时所述时钟管理单元具有分频器和倍频器，因此可以利用所述时钟管理单元来形成各种周期(频率)的时钟信号。但是并不是所有的周期(频率)的时钟信号都能够随意形成，例如假设FPGA外部时钟源是27MHz的晶振，要实现一周期为Ts＝4.63ns(即频率为216MHz)的慢时钟信号只需要将外部时钟源信号倍频8倍就能实现；而要实现一周期为T_f＝4.545ns(即频率为220MHz)的快时钟信号，则不能用外部时钟源是27MHz的晶振来准确得到，而是得采用20MHz或40MHz的晶振，先分频得到10MHz的时钟信号，再倍频22倍得到220MHz的时钟。

基于以上对FPGA芯片内部的时钟管理单元的简单介绍，下面将结合附图以及实施例对本发明进行进一步描述。

本发明提出的一种基于FPGA的信号时差测量方法，分别用以下第一实施例和第二实施例进行描述。

第一实施例请参阅图1，所述基于FPGA的信号时差测量方法主要包括以下步骤S110至S410：

S110、接收到第一信号时，产生慢时钟信号，同时对所述慢时钟信号的周期进行计数；

S210、接收到第二信号时，产生快时钟信号，利用所述快时钟信号的上升沿去检测所述慢时钟信号的电平，同时对所述快时钟信号的周期进行计数；

请参阅图2或图3，T1时刻第一信号(即图2或图3中的Start)的脉冲信号到来时，即产生慢时钟信号(即图2或图3中的slow_clk)，同时对所述慢时钟信号的周期进行计数，即计算从慢时钟信号产生到计数结束经历了多少个时钟周期(图2或图3中cnt_slow_start即对慢时钟信号开始进行周期计数的位置)；T2时刻第二信号(即图2或图3中的Stop)的脉冲信号到来时，即产生快时钟信号(即图2或图3中的fast_clk)，同时对所述快时钟信号的周期进行计数，即计算从快时钟信号产生到计数结束经历了多少个时钟周期(图2或图3中cnt_fast_start即对快时钟信号开始进行周期计数的位置)。

所述“利用所述快时钟信号的上升沿去检测所述慢时钟信号的电平”的步骤请继续参看图2，T2的位置是快时钟信号fast_clk产生的第一个上升沿，这里对应了慢时钟信号slow_clk的低电平，此时用快时钟信号fast_clk去检测慢时钟信号slow_clk得到的电平为0，同理，T3时刻中快时钟信号fast_clk的第二个上升沿检测到慢时钟信号slow_clk的电平为0，T4时刻中快时钟信号fast_clk的第三个上升沿检测到慢时钟信号slow_clk的电平为0，T5时刻中快时钟信号fast_clk的第四个上升沿检测到慢时钟信号slow_clk的电平为1，T6时刻中快时钟信号fast_clk的第五个上升沿检测到慢时钟信号slow_clk的电平为1(这时如果进行电平采集便可得到一个序列：00011)，这样快时钟信号fast_clk的上升沿便检测到了慢时钟信号slow_clk的边沿，如果按图2的情况，该边沿便为下降沿。

如果参看图3，T2的位置是快时钟信号fast_clk产生的第一个上升沿，这里对应了慢时钟信号slow_clk的高电平，此时用快时钟信号fast_clk去检测慢时钟信号slow_clk得到的电平为1，同理，T3时刻中快时钟信号fast_clk的第二个上升沿检测到慢时钟信号slow_clk的电平为1，T4时刻中快时钟信号fast_clk的第三个上升沿检测到慢时钟信号slow_clk的电平为1，T5时刻中快时钟信号fast_clk的第四个上升沿检测到慢时钟信号slow_clk的电平为0(这时如果进行电平采集便可得到一个序列：1110)，这样快时钟信号fast_clk的上升沿便检测到了慢时钟信号slow_clk的边沿，如果按图3的情况，该边沿便为上升沿。

S310、若利用所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化，则产生一标识信号，并停止对所述快时钟信号和所述慢时钟信号信号的周期的计数；

请继续参阅图2，在T5时刻，慢时钟信号的电平已由T4时刻的低电平变成了T5时刻的高电平，也即慢时钟信号的电平发生了变化，这时即产生一标识信号(即图中hit),同时停止对所述快时钟信号和所述慢时钟信号的周期的计数。由于周期的计数是按整数周期计的，故图2中快时钟信号计到T6时刻即可(图2中cnt_fast_stop指停止对所述快时钟信号计数的位置)，而慢时钟信号需一直计到Tend时刻(图2中cnt_slow_stop指停止对所述慢时钟信号计数的位置)。

如果参看图3，则图3中快时钟信号计到T5时刻即可(图3中cnt_fast_stop指停止对所述快时钟信号计数的位置)，而慢时钟信号需一直计到Tend时刻((图3中cnt_slow_stop指停止对所述慢时钟信号计数的位置)。

S410、根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述快时钟信号的周期及计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

请继续参阅图2或图3，图2中T_start为所述第一信号在停止对慢时钟信号的周期计数时经历的时间，T_stop为所述第二信号在停止对快时钟信号的周期计数时经历的时间，T_start-stop为所述第一信号与第二信号的时差。据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述快时钟信号的周期及计数所得的周期个数，便可相应计算所述第一信号和第二信号的时差。

具体的，本实施例针对所述步骤S410中相应计算所述第一信号和第二信号的时差的步骤提供以下计数公式以供参考：

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，则由以下公式(1)计算所述第一信号和第二信号的时差，当所述慢时钟信号的电平正好处于下降沿，则由以下公式(2)计算所述第一信号和第二信号的时差：

T_start-stop＝cnt_s×T_s-cnt_f×T_f   (1)

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_f\×T_f-\frac{T_s}{2}---\left(2\right)$

其中，T_start-stop为所述第一信号与第二信号的时差，cnt_s为对所述慢时钟信号的周期进行计数后得到的周期个数，T_s为所述慢时钟信号的周期，cnt_f为对所述快时钟信号的周期进行计数后得到的周期个数，T_f为所述快时钟信号的周期。

请参阅图2，图2中由于快时钟信号fast_clk的上升沿检测到慢时钟信号slow_clk的边沿为下降沿，故可采用公式(1)进行计算。

请参阅图3，图3中由于快时钟信号fast_clk的上升沿检测到慢时钟信号slow_clk的边沿为上升沿，故可采用公式(2)进行计算。

本实施例提出的基于FPGA的信号时差测量方法中，可以采用FPGA芯片内部的时钟管理单元来形成慢时钟信号和快时钟信号，这样，可以保证通过本发明的方案对第一信号和第二信号的时差进行测量时，其测量值不会受到温度、工作电压等环境条件的影响，从而提高了测量的准确度。此外，本实施例的测量方法还具有实现起来简单、稳定可靠等优点。

第二实施例请参阅图4，所述基于FPGA的信号时差测量方法，主要包括以下步骤S120至S420：

S120、接收到第一信号时，产生慢时钟信号，同时对所述慢时钟信号进行周期计数；

S220、接收到第二信号时，产生第一快时钟信号和第二快时钟信号，并分别利用所述第一快时钟信号的上升沿和第二时钟信号的上升沿去检测所述慢时钟信号的电平，同时对所述第一快时钟信号和第二快时钟信号的周期进行计数；

所述第二快时钟信号的周期与所述第一快时钟信号的周期相同，且所述第二快时钟信号比所述第一快时钟信号延迟90度相位；

本实施例与第一实施例相似，步骤S120与第一实施例步骤S110相同，步骤S220与第一实施例步骤S210的区别仅在于增加了一个与第一快时钟信号同周期但延迟90度相位的第二快时钟信号，而第一快时钟信号与第一实施例中的快时钟信号相似。

请参阅图5，图5中出现的符号的含义可以参考上文对图2或图3中相关符号的解释进行理解，与图2或图3相比，图5中多出的符号为fast_clk_90、T2_90、和T3_90，其中fast_clk_90表示第二快时钟信号，T2_90表示第二快时钟信号开始产生的时刻(或称为位置)，T3_90表示停止对第二快时钟信号的周期计数的时刻。

S320、若利用所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化，则产生一标识信号，同时停止对所述第一快时钟信号、第二快时钟信号和所述慢时钟信号信号的周期的计数；

S420、根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述第一快时钟信号和第二快时钟信号的周期、所述第一快时钟信号计数所得的周期个数、所述第二快时钟信号计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

以上关于步骤S320和步骤S420可参考第一实施例中步骤310和步骤410并结合图5进行理解。

图5中由fast_clk_90的上升沿检测到慢时钟信号slow_clk的电平在T3_90发生了变化，即可停止对所述第一快时钟信号、第二快时钟信号和所述慢时钟信号信号的周期的计数(第一快时钟信号、第二快时钟信号任一个的上升沿检测到慢时钟信号slow_clk的电平发生变化即可停止计数)。

而图3中可以看出，采用快时钟信号fast_clk要直到T5时刻才能产生标识信号hit，由此可见第二实施例相对于第一实施例在效率上已大大提高。

同样，第二实施例针对所述步骤S420中相应计算所述第一信号和第二信号的时差的步骤提供以下计数公式以供参考：

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，且所述标识信号是基于所述第一快时钟信号产生的，则由以下公式(3)计算所述第一信号和第二信号的时差：

T_start-stop＝cnt_s×T_s-cnt_f×T_f   (3)

当所述标识信号产生时，所述慢时钟信号的电平正好处于下降沿，且所述标识信号是基于所述第一快时钟信号产生的，则由以下公式(4)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_f\×T_f-\frac{T_s}{2}---\left(4\right)$

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，且所述标识信号是基于所述第二快时钟信号产生的，则由以下公式(3)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_{f-90}\×T_f-\frac{T_f}{4}---\left(5\right)$

当所述标识信号产生时，所述慢时钟信号的电平正好处于下降沿，且所述标识信号是基于所述第二快时钟信号产生的，则由以下公式(4)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_{f-90}\×T_f-\frac{T_f}{4}-\frac{T_s}{2}---\left(6\right)$

以上公式(3)至公式(5)中，T_start-stop为所述第一信号与第二信号的时差，cnt_s为对所述慢时钟信号的周期进行计数后得到的周期个数，T_s为所述慢时钟信号的周期，cnt_f为对所述第一快时钟信号的周期进行计数后得到的周期个数，T_f为所述第一快时钟信号、第二快时钟信号的周期，cnt_f-90为对所述第二快时钟信号的周期进行计数后得到的周期个数。

综上分析可知，第二实施例不仅具备第一实施例的优点，而且相比于第一实施例大缩度缩短了测试时间。

本发明提出的一种基于FPGA的时间数字转换器，用于测量两信号的时差，同样分别用以下第一实施例和第二实施例进行描述。

请参阅图6(图6至图10中CLK均表示外部时钟源信号)，第一实施例中，所述基于FPGA的时间数字转换器，主要包括以下单元：

慢时钟发生单元110，用于当接收到第一信号时，产生慢时钟信号；

快时钟发生单元120，用于当接收到第二信号时，产生快时钟信号，所述快时钟信号的上升沿用于检测所述慢时钟信号的电平；

粗计数单元130，用于对所述慢时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

细计数单元140，用于对所述快时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

边沿检测单元150，用于当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，产生一标识信号，同时检测所述慢时钟信号的电平是处于上升沿还是处于下降沿；

时间计算单元160，用于根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述快时钟信号的周期及计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

由于上述基于FPGA的时间数字转换器第一实施例的技术方案与前述基于FPGA的信号时差测量方法第一实施例的技术方案相对应，故基于FPGA的时间数字转换器第一实施例中各单元的实现过程可参考前述基于FPGA的信号时差测量方法第一实施例的介绍，计算所述第一信号和第二信号的时差的具体方案也可参考前述公式(1)和公式(2)，这里不再赘述。

而且，可以理解地是，基于FPGA的时间数字转换器第一实施例同样具备提高测量准确度的有益效果。

进一步，请参考图7和图8，所述慢时钟发生单元110和快时钟发生单元120均包括时钟管理单元和锁存器；

所述慢时钟发生单元110的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/分频，以形成所述慢时钟信号；

所述慢时钟发生单元110的锁存器用于对所述慢时钟信号进行锁存，当接收到所述第一信号时，输出所述慢时钟信号；

所述快时钟发生单元120的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/或分频，以形成所述快时钟信号；

所述快时钟发生单元120的锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述快时钟信号。

优选地，所述慢时钟发生单元110和快时钟发生单元120可使用同一时钟管理单元这样便不需要占用额外的硬件资源。

请参阅图9，第二实施例中，所述基于FPGA的时间数字转换器，主要包括以下单元：

慢时钟发生单元210，用于当接收到第一信号时，产生慢时钟信号；

快时钟发生单元220，用于当接收到第二信号时，产生第一快时钟信号和第二快时钟信号，所述第一快时钟信号的上升沿和第二快时钟信号的上升沿用于检测所述慢时钟信号的电平；

粗计数单元230，用于对所述慢时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

细计数单元240，用于对所述第一快时钟信号和第二快时钟信号的周期进行计数，当所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

边沿检测单元250，用于当所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，产生一标识信号，同时检测所述慢时钟信号的电平是处于上升沿还是处于下降沿；

时间计算单元260，用于根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述第一快时钟信号和第二快时钟信号的周期、所述第一快时钟信号计数所得的周期个数、所述第二快时钟信号计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

由于上述基于FPGA的时间数字转换器第二实施例的技术方案与前述基于FPGA的信号时差测量方法第二实施例的技术方案相对应，故基于FPGA的时间数字转换器第二实施例中各单元的实现过程可参考前述基于FPGA的信号时差测量方法第二实施例的介绍，计算所述第一信号和第二信号的时差的具体方案也可参考前述公式(3)至公式(6)，这里不再赘述。

具体的，请参阅图10，所述慢时钟发生单元210和快时钟发生单元220均包括时钟管理单元，所述慢时钟发生单元210还包括锁存器，所述快时钟发生单元220还包括第一锁存器和第二锁存器；

所述慢时钟发生单元210的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/分频，以形成所述慢时钟信号；

所述慢时钟发生单元210的锁存器用于对所述慢时钟信号进行锁存，当接收到所述第一信号时，输出所述慢时钟信号；

所述快时钟发生单元220的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/或分频，以形成所述第一快时钟信号或第二快时钟信号；

所述快时钟发生单元220的第一锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述第一快时钟信号；

所述快时钟发生单元220的第二锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述第二快时钟信号。

优选的，从节省对硬件资源的占用的角度，本实施例中所述慢时钟发生单元210和快时钟发生单元220同样可使用同一时钟管理单元。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于FPGA的信号时差测量方法，其特征在于，包括以下步骤：

接收到第一信号时，产生慢时钟信号，同时对所述慢时钟信号的周期进行计数；

接收到第二信号时，产生快时钟信号，利用所述快时钟信号的上升沿去检测所述慢时钟信号的电平，同时对所述快时钟信号的周期进行计数；

若利用所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化，则产生一标识信号，并停止对所述快时钟信号和所述慢时钟信号信号的周期的计数；

根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述快时钟信号的周期及计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

2.如权利要求1所述的基于FPGA的信号时差测量方法，其特征在于，所述相应计算所述第一信号和第二信号的时差的步骤具体如下：

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，则由以下公式(1)计算所述第一信号和第二信号的时差，当所述慢时钟信号的电平正好处于下降沿，则由以下公式(2)计算所述第一信号和第二信号的时差：

T_start-stop＝cnt_s×T_s-cntf×T_f   (1)

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_f\×T_f-\frac{T_s}{2}---\left(2\right)$

其中，T_start-stop为所述第一信号与第二信号的时差，cnt_s为对所述慢时钟信号的周期进行计数后得到的周期个数，T_s为所述慢时钟信号的周期，cnt_f为对所述快时钟信号的周期进行计数后得到的周期个数，T_f为所述快时钟信号的周期。

3.一种基于FPGA的信号时差测量方法，其特征在于，包括以下步骤：

接收到第一信号时，产生慢时钟信号，同时对所述慢时钟信号进行周期计数；

接收到第二信号时，产生第一快时钟信号和第二快时钟信号，并分别利用所述第一快时钟信号的上升沿和第二时钟信号的上升沿去检测所述慢时钟信号的电平，同时对所述第一快时钟信号和第二快时钟信号的周期进行计数；所述第二快时钟信号的周期与所述第一快时钟信号的周期相同，且所述第二快时钟信号比所述第一快时钟信号延迟90度相位；

若利用所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化，则产生一标识信号，同时停止对所述第一快时钟信号、第二快时钟信号和所述慢时钟信号信号的周期的计数；

根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述第一快时钟信号和第二快时钟信号的周期、所述第一快时钟信号计数所得的周期个数、所述第二快时钟信号计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

4.如权利要求3所述的基于FPGA的信号时差测量方法，其特征在于，所述相应计算所述第一信号和第二信号的时差的步骤具体如下：

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，且所述标识信号是基于所述第一快时钟信号产生的，则由以下公式(3)计算所述第一信号和第二信号的时差：

T_start-stop＝cnt_s×T_s-cnt_f×T_f   (3)

当所述标识信号产生时，所述慢时钟信号的电平正好处于下降沿，且所述标识信号是基于所述第一快时钟信号产生的，则由以下公式(4)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_f\×T_f-\frac{T_s}{2}---\left(4\right)$

当所述标识信号产生时，所述慢时钟信号的电平正好处于上升沿，且所述标识信号是基于所述第二快时钟信号产生的，则由以下公式(3)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_{f-90}\×T_f-\frac{T_f}{4}---\left(5\right)$

当所述标识信号产生时，所述慢时钟信号的电平正好处于下降沿，且所述标识信号是基于所述第二快时钟信号产生的，则由以下公式(4)计算所述第一信号和第二信号的时差：

$T_{\mathrm{start}-\mathrm{stop}}={\mathrm{cnt}}_s\×T_s-{\mathrm{cnt}}_{f-90}\×T_f-\frac{T_f}{4}-\frac{T_s}{2}---\left(6\right)$

以上公式(3)至公式(5)中，T_start-stop为所述第一信号与第二信号的时差，cnt_s为对所述慢时钟信号的周期进行计数后得到的周期个数，T_s为所述慢时钟信号的周期，cnt_f为对所述第一快时钟信号的周期进行计数后得到的周期个数，T_f为所述第一快时钟信号、第二快时钟信号的周期，cnt_f-90为对所述第二快时钟信号的周期进行计数后得到的周期个数。

5.一种基于FPGA的时间数字转换器，用于测量两信号的时差，其特征在于，包括以下单元：

慢时钟发生单元，用于当接收到第一信号时，产生慢时钟信号；

快时钟发生单元，用于当接收到第二信号时，产生快时钟信号，所述快时钟信号的上升沿用于检测所述慢时钟信号的电平；

粗计数单元，用于对所述慢时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

细计数单元，用于对所述快时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

边沿检测单元，用于当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，产生一标识信号，同时检测所述慢时钟信号的电平是处于上升沿还是处于下降沿；

时间计算单元，用于根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述快时钟信号的周期及计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

6.如权利要求5所述的时间数字转换器，其特征在于，所述慢时钟发生单元和快时钟发生单元均包括时钟管理单元和锁存器；

所述慢时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/分频，以形成所述慢时钟信号；

所述慢时钟发生单元的锁存器用于对所述慢时钟信号进行锁存，当接收到所述第一信号时，输出所述慢时钟信号；

所述快时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/或分频，以形成所述快时钟信号；

所述快时钟发生单元的锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述快时钟信号。

7.如权利要求6所述的时间数字转换器，其特征在于，所述慢时钟发生单元和快时钟发生单元使用同一时钟管理单元。

8.一种基于FPGA的时间数字转换器，用于测量两信号的时差，其特征在于，包括以下单元：

慢时钟发生单元，用于当接收到第一信号时，产生慢时钟信号；

快时钟发生单元，用于当接收到第二信号时，产生第一快时钟信号和第二快时钟信号，所述第一快时钟信号的上升沿和第二快时钟信号的上升沿用于检测所述慢时钟信号的电平；

粗计数单元，用于对所述慢时钟信号的周期进行计数，当所述快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

细计数单元，用于对所述第一快时钟信号和第二快时钟信号的周期进行计数，当所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，停止计数；

边沿检测单元，用于当所述第一快时钟信号的上升沿或第二快时钟信号的上升沿检测到所述慢时钟信号的电平发生变化时，产生一标识信号，同时检测所述慢时钟信号的电平是处于上升沿还是处于下降沿；

时间计算单元，用于根据所述标识信号产生时，所述慢时钟信号的电平是处于上升沿还是处于下降沿，结合所述慢时钟信号的周期及计数所得的周期个数、所述第一快时钟信号和第二快时钟信号的周期、所述第一快时钟信号计数所得的周期个数、所述第二快时钟信号计数所得的周期个数，相应计算所述第一信号和第二信号的时差。

9.如权利要求8所述的时间数字转换器，其特征在于，所述慢时钟发生单元和快时钟发生单元均包括时钟管理单元，所述慢时钟发生单元还包括锁存器，所述快时钟发生单元还包括第一锁存器和第二锁存器；

所述慢时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/分频，以形成所述慢时钟信号；

所述慢时钟发生单元的锁存器用于对所述慢时钟信号进行锁存，当接收到所述第一信号时，输出所述慢时钟信号；

所述快时钟发生单元的时钟管理单元用于将来自FPGA外部的时钟源信号进行倍频和/或分频，以形成所述第一快时钟信号或第二快时钟信号；

所述快时钟发生单元的第一锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述第一快时钟信号；

所述快时钟发生单元的第二锁存器用于对所述快时钟信号进行锁存，当接收到所述第二信号时，输出所述第二快时钟信号。

10.如权利要求9所述的时间数字转换器。其特征在于，所述慢时钟发生单元和快时钟发生单元使用同一时钟管理单元。