CN203275896U - 一种低成本亚纳秒级时间间隔检测电路 - Google Patents

Abstract

本实用新型涉及一种低成本亚纳秒级时间间隔检测电路。包括时钟源，时间间隔启动，停止信号处理模块，启动信号与D触发器的时钟端相连，锁相环PLL模块型号为EP4C115的FPGA内嵌锁相环，“粗”计数器模块包括一个8位的小计数器和一个40位的大计数器级联的计数模块，8位计数器的输入时钟端与PLL模块的基准时钟时钟信号相连，“细”计数模块由启动信号D触发器模块和停止信号D触发器模块组成，数据预处理模块的是在一个时钟周期内将“粗”计数模块、“细”计数模块的数据合并，NIOSII处理器对输入的数据进行处理。

Description

一种低成本亚纳秒级时间间隔检测电路

技术领域

本实用新型涉及一种低成本亚纳秒级时间间隔检测电路，具体说是检测对象为精度在纳秒级的时间合成器，应用于计量测试领域。 

背景技术

亚纳秒级时间间隔检测通常指检测精度在十皮秒至几百皮秒范围类的时间间隔检测，主要检定对象为精度在纳秒级的时间合成器，应用于计量测试。目前，常见的方法是采用时间数字转换芯片(TDC)或专用集成电路(ASIC)来完成，其中TDC的测量分辨率较高，单次测量分辨率在皮秒级，测量范围从十皮秒至几十秒；而ASIC的门级翻转时间在十皮秒至一百皮秒级，可实现优于纳秒级的测量精度，测量范围从一百皮秒至数个小时，可满足时间合成器的检定，缺点在于成本太高，以一次流片设计成功计算需几十万元成本，适合专用及大批量产品场合。因此本实用新型提供一种低成本亚纳秒级时间间隔检测电路。 

发明内容

本实用新型的目的在于提供一种低成本亚纳秒级时间间隔检测电路，以满足纳秒级时间合成器的检定，克服TDC测量范围短及ASIC成本较高的不足。 

本实用新型的技术方案 

本实用新型低成本亚纳秒级时间间隔检测电路，主要包括时钟源、时 间间隔启动、停止信号处理模块、锁相环PLL模块、“粗”计数模块、“细”计数模块、数据预处理模块、SPI传输模块及NIOS II处理器；特点是：高精度晶振源为频率稳定度优于1×10^-1°、数值为10M的高精度晶振；时间间隔启动、停止信号均为上升沿有效的脉冲信号，脉冲高电平持续时间数值为10纳秒及以上，启动信号与D触发器的时钟端相连，D触发器的输入端接高电平，D触发器的输出端与8位计数器的计数时能端相连；锁相环PLL模块型号为EP4C115的FPGA内嵌锁相环，输入包括1个与10M晶振的接口和1个异步复位信号；输出包括1路倍频后200M的0°相移基准时钟信号和相移依次增大72°的4路200M相移时钟信号，并且含有锁相稳定输出的标志信号输出端；“粗”计数器模块包括一个8位的小计数器和一个40位的大计数器级联的计数模块，8位计数器的输入时钟端与PLL模块的基准时钟时钟信号相连，清零端与停止信号相连，计数时能端与D触发器的输出端相连，清零端直接与停止信号相连，进位输出端与大计数器的计数使能端相连，大计数器的时钟端与基准时钟信号相连，清零端与停止信号相连，数据输出端与数据预处理模块的输入端相连；“细”计数模块由启动信号D触发器模块和停止信号D触发器模块组成，启动信号D触发器的时钟输入端接启动信号，数据输入端接经过锁相环倍频后的5路信号，输出端接数据预处理模块的输入端；停止信号D触发器的时钟输入端接停止信号，数据输入端接经过锁相环倍频后的5路信号，输出端接数据预处理模块的输入端。数据预处理模块的功能是在一个时钟周期内将“粗”计数模块、“细”计数 模块的数据合并，方便SPI传输电路传输数据；NIOS II处理器的功能是对输入的数据进行处理，功能是进行“粗”计数值+启动信号D触发器值-停止信号D触发器值＝实际测量值这一过程。 

有益效果 

与现有技术相比，本实用新型成本低，仅需两百元成本即可获得采用ASIC设计方法才能实现的技术；测时范围从几百皮秒至数小时，能满足时间合成器的检定规程要求；测量精度较高，可获得亚纳秒级的测量精度；本技术的可移植性强，若引入速度等参数，稍作修改即可用于激光测距、若引入距离参数则可测量子弹速度等。 

附图说明

图1是本实用新型电路图。 

图中，1、非门a；2、非门b；3、D触发器a；4、8位计数器；5、40位计数器；6、D触发器b；7、D触发器c；8、D触发器d；9、D触发器e；10、二输入与门；11、数据预处理模块；12、反相器；13、SPI传输电路。 

具体实施方式

如图1所示，PLL锁相环电路为型号为EP4C115的FPGA的内嵌锁相环，10M高精度晶振经过EP4C115的20个全局时钟网络中任意一个引脚输入到锁相环，输入方式为单端输入，锁相环2的复位端也和20个全局时钟网络中任意一个引脚相连，复位方式设置为异步复位，锁相环的输出端为5位200M的时钟组和一位的稳定输出信号，5位时钟组的相位从0°开始以72°的值递增，5位时钟组分别与D 触发器b和D触发器c的输入数据D端相连，相位为0°的时钟与8位计数器4、40位计数器5、D触发器d、D触发器e、数据预处理模块11的时钟端clk相连，相位为0°的时钟还与SPI传输电路13的时钟端wrclk相连接，启动信号输入端也经EP4C115的8个全局时钟网络端口输入，分别接在D触发器a的时钟端clk和D触发器b的时钟端clk，停止信号输入端也经EP4C115的8个全局时钟网络端口输入，分别与D触发器c的时钟端和D触发器d的数据输入端D相连接，停止信号经过非门a换相后与D触发器a的清零端clr相连，非门a与非门b相连后分别连接在8位计数器的复位端rst和40位计数器的复位端rst，8位计数器4的计数使能端en与D触发器a的数据输出端Q相连，8位计数器4的输出进位端Cout与40位计数器5的计数使能端en连接，8位计数器4和40位计数器5的数据输出端Q分别与数据预处理模块11的数据输入端Q[7:0]和Q[47:8]连接，D触发器c的数据输出端Q与数据预处理模块11的数据输入端T1[4:0]连接，D触发器c的清零端悬空，D触发器b的数据输出端Q与数据预处理模块11的数据输入端T2[4:0]连接，D触发器b的清零端悬空，D触发器d的清零端悬空，D触发器d的数据输出端Q与D触发器的数据输入端D连接，D触发器d的数据输出端Q还与二输入与门10的输入端a相连，D触发器e的清零端悬空，D触发器e数据输出端Q与反相器12相连接，反相器12连接在二输入与门10的输入端b，二输入与门10的输出端与数据预处理模块11的时钟时能端en连接，数据预处理模块11的输出端Qout[63:0]与SPI传输电路13的数 据输入端data[63:0]连接，SPI传输电路15的启动传输信号go与EP4C115内嵌的NIOS II处理器连接，SPI传输电路13作为NIOS II的从机挂在Avalon总线上，NIOS II处理器完成数据的数学运算，同时，NIOS II处理器的PIO连接在PLL锁相环电路的稳定输出标志位上。 

具体操作方式： 

(1)“细”测量值的实际值需要修正，经过FPGA的时序约束后，减去外部信号经过FPGA管脚的走线延迟值； 

(2)当NIOS II处理器检测到锁相环稳定输出标志位为高时，才可以进行时间间隔测量。 

Claims (1)

1.一种低成本亚纳秒级时间间隔检测电路，主要包括时钟源、时间间隔启动、停止信号处理模块、锁相环PLL模块、“粗”计数模块、“细”计数模块、数据预处理模块、SPI传输模块及NIOS II处理器；其特征在于：高精度晶振源为频率稳定度优于1×10^-1°、数值为10M的高精度晶振；时间间隔启动、停止信号均为上升沿有效的脉冲信号，脉冲高电平持续时间数值为10纳秒及以上，启动信号与D触发器的时钟端相连，D触发器的输入端接高电平，D触发器的输出端与8位计数器的计数时能端相连；锁相环PLL模块型号为EP4C115的FPGA内嵌锁相环，输入包括1个与10M晶振的接口和1个异步复位信号；输出包括1路倍频后200M的0°相移基准时钟信号和相移依次增大72°的4路200M相移时钟信号，并且含有锁相稳定输出的标志信号输出端；“粗”计数器模块包括一个8位的小计数器和一个40位的大计数器级联的计数模块，8位计数器的输入时钟端与PLL模块的基准时钟时钟信号相连，清零端与停止信号相连，计数时能端与D触发器的输出端相连，清零端直接与停止信号相连，进位输出端与大计数器的计数使能端相连，大计数器的时钟端与基准时钟信号相连，清零端与停止信号相连，数据输出端与数据预处理模块的输入端相连；“细”计数模块由启动信号D触发器模块和停止信号D触发器模块组成，启动信号D触发器的时钟输入端接启动信号，数据输入端接经过锁相环倍频后的5路信号，输出端接数据预处理模块的输入端；停止信号D触发器的时钟输入端接停止信号，数据输入端接经过锁相环倍频后的5路信号，输出端接数据预处理模块的输入端；数据预处理模块的是在一个时钟周期内将“粗”计数模块、“细”计数模块的数据合并，方便SPI传输电路传输数据；NIOS II处理器对输入的数据进行处理，进行“粗”计数值+启动信号D触发器值-停止信号D触发器值＝实际测量值这一过程。

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