CN105656456B - 一种高速高精度数字脉冲发生电路及脉冲发生方法 - Google Patents

Abstract

本发明涉及一种高速高精度数字脉冲发生电路及脉冲发生方法，利用此数字电路可以生成可编程参考脉冲和可变脉冲的序列，以精确的定时步长调整各脉冲序列中的脉冲宽度和脉冲序列之间的相位偏移。此电路拥有定时步长自动校准功能，能够适应大范围的温度变化和供电电源的变化的影响。它由系统时钟输入电路、寄存器控制电路、系统时钟脉冲定时器电路、环路振荡器脉冲定时电路、逻辑单元延迟脉冲定时电路和脉冲输出电路构成，具有高速和高精度特点，生成电路采用全数字实现，性价比高，可用于电子测量、半导体测试、雷达控制和高精度工业测控领域。

Description

一种高速高精度数字脉冲发生电路及脉冲发生方法

技术领域

本发明设计一种数字脉冲生成技术，具体的说是一种高速高精度数字脉冲发生电路及脉冲发生方法。

背景技术

随着现代电子技术的智能化、高速化和多维化给人们的生产生活带来了极大的方便，以及计算机和数字信号处理技术在通信、导航以及航天等多个领域的广泛应用，那么对其进行有效测试就提出了更高的要求。面对这样的需要，脉冲发生器就在其中发挥了重要的作用。高速高精度脉冲发生器是测试领域中常用的信号源，可以产生各种复杂的数字激励以及幅度可控、脉宽可调的高速、稳定度高的脉冲信号。在雷达系统、计算机硬件系统、工业测控系统和通信系统等领域的设计和调试中，需要大量的精度高速度快的脉冲信号和脉冲序列作为激励，并同其他测试的设备一起来进行测试，以检验设备是否正确以及技术性能指标是够合格；而在半导体器件性能检测中，脉冲信号源的边沿必须可以被精确控制，而且其脉冲的幅度、上升以及下降沿、占空比、宽度和脉冲延迟等也必须可控。高速高精度脉冲发生器满足上述的需求，它能够产生精确脉冲宽度和相位延迟。高速高精度脉冲发生器可以在保证频率和精度的前提下，大幅提高参数的可编程能力，满足在测试和控制方面的需求。

发明内容

针对现有数字脉冲发生技术中存在的精度不足、可编程能力不足等问题，本发明要解决的技术问题是提供一种高速高精度数字脉冲发生电路及脉冲发生方法，能够稳定的以精细调整步长生成高速高精度的可编程脉冲周期和相位延迟，并能够适应较大范围的温度和供电电源变化的影响。

本发明为实现上述目的所采用的技术方案是：一种高速高精度数字脉冲发生电路，包括：

系统时钟输入电路，用于为寄存器控制电路、系统时钟脉冲定时器电路、环路振荡器脉冲定时电路和逻辑单元延迟脉冲定时电路提供外部输入的时钟信号；

寄存器控制电路，在系统时钟输入电路提供的时钟信号下工作，用于根据人为设置的脉冲宽度输入数据配置定时参数到系统时钟脉冲定时器电路、环路振荡器脉冲定时电路和逻辑单元延迟脉冲定时电路；

系统时钟脉冲定时器电路，根据系统时钟输入电路提供的时钟信号和寄存器控制电路对其配置的定时参数，由内部的定时器组进行定时，输出脉冲宽度到脉冲输出电路，定时完成后将输出信号作为启动信号输出到环路振荡器脉冲定时电路；

环路振荡器脉冲定时电路，在接收到系统时钟脉冲定时器电路发出的启动信号后，根据系统时钟输入电路提供的时钟信号和寄存器控制电路对其配置的定时参数，采用环路振荡器实现基于环路振荡器周期的细定时，输出脉冲宽度到脉冲输出电路，细定时完成后将输出信号作为启动信号输出到逻辑单元延迟脉冲定时电路；

逻辑单元延迟脉冲定时电路，在接收到环路振荡器脉冲定时电路发出的启动信号后，根据系统时钟输入电路提供的时钟信号和寄存器控制电路对其配置的定时参数，采用环路振荡器中若干逻辑单元的传输延迟实现基于逻辑单元延迟的微定时，输出脉冲宽度到脉冲输出电路；

脉冲输出电路，接收系统时钟脉冲定时器电路、环路振荡器脉冲定时电路和逻辑单元延迟脉冲定时电路输出的脉冲宽度，对三个脉冲宽度求和，得到与脉冲宽度输入数据相对应的脉冲宽度，返回输出状态信号到寄存器控制电路。

所述环路振荡器脉冲定时电路包括：

环路振荡器，输入端接收系统时钟脉冲定时器电路发出的启动信号，启动环路振荡，以环路振荡器的振荡周期进行定时，输出端连接到计数器的输入端；

计数器，对环路振荡器的振荡周期的上升沿和下降沿进行计数，并将计数结果输出到第一比较器的计数输入端；

参数配置寄存器，接收寄存器控制电路对环路振荡器脉冲定时电路配置的定时参数并寄存，将寄存结果输出到第一比较器的参数配置输入端；

第一比较器，对计数输入端和参数配置输入端接收的数据进行比较，当参数配置输入端的数据大于计数输入端的数据时，输出低电平/高电平；当计数输入端的数据大于或等于参数配置输入端的数据时，输出高电平/低电平。

所述环路振荡器由奇数个相同的逻辑单元串联并首尾相接构成，逻辑单元数目可配置。当逻辑单元为二输入与非门时，首个与非门的一个输入端连接启动信号，其他与非门的一个输入端连接高电平。

所述逻辑单元延迟脉冲定时电路包括：

异或门/同或门单元，包括一组二输入的异或门/同或门，且异或门/同或门的数量与环路振荡器脉冲定时电路中的逻辑单元一致，每个异或门/同或门的两个输入端分别与相应的逻辑单元的输入输出相连，输出端连接至单元延迟定时逻辑单元；

单元延迟定时逻辑单元，接收异或门/同或门单元的输出，输出单元延迟定时状态到第二比较器的计数输入端；

预置延迟寄存器，接收寄存器控制电路对逻辑单元延迟脉冲定时电路配置的定时参数并寄存，将寄存结果输出到第二比较器的参数配置输入端；当异或门/同或门单元为一组二输入的异或门时，预置延迟寄存器在最高位加上一个低电平信号；当异或门/同或门单元为一组二输入的同或门时，预置延迟寄存器在最高位加上一个高电平信号；

第二比较器，以环路振荡器脉冲定时电路输出的启动信号作为使能信号，在使能信号有效时，对计数输入端和参数配置输入端接收的数据进行比较，当参数配置输入端的数据小于计数输入端的数据时，输出低电平/高电平到脉冲输出电路的一个输入端；当参数配置输入端的数据大于或等于计数输入端的数据时，输出高电平/低电平到脉冲输出电路的一个输入端；

双沿寄存器，以环路振荡器脉冲定时电路输出的启动信号作为数据输入信号，以环路振荡器的输出信号作为时钟信号，在上升沿和下降沿到来时，将输出信号输入到非门单元的输入端；

非门单元，对双沿寄存器的输出信号取非，输出到单元延迟定时逻辑单元的最高位。

所述脉冲输出电路为三输入与门/与非门。

一种高速高精度数字脉冲发生方法，包括以下步骤：

粗定时：以系统时钟为定时基准，采用定时器组对系统时钟进行计数，得到系统时钟整数倍的定时脉冲宽度；

细定时：以环路振荡器的振荡周期为定时基准，对振荡周期进行计数，得到振荡周期整数倍的定时脉冲宽度；

微定时：以环路振荡器的逻辑单元的传输延迟为定时基准，对参与微定时的逻辑单元的数量进行计数，得到逻辑单元的传输延迟整数倍的定时脉冲宽度；

将上述三种定时脉冲宽度求和，得到所需的脉冲输出宽度。

还包括：在微定时结束时，通过环路振荡器的输出生成单元延迟定时逻辑单元的高位控制信号，进而锁定微定时完成的有效输出信号。

本发明具有以下优点及有益效果：

1.本发明提供一种低成本、高速高精度数字脉冲发生器电路，它能稳定提供高速高精度的脉冲宽度和相位偏移，具有可编程、脉冲和相位宽度精细可调特点，适应温度和供电电压较大范围变化影响。

2.本发明脉冲电路易于数字电路实现，可以使用通用FPGA技术或各种工艺标准CMOS工艺实现。

3.本发明具有高速、高精度和低成本优势，脉冲周期和相位延迟精确调整，精确调整步长可以达到40-100ps的精度，采用FPGA或标准CMOS工艺实现时，典型步长精度可达到50ps。采用此技术可以生成多路可编程周期相位的脉冲序列，应用于通信系统、雷达系统和高精度工业测控领域。

附图说明

图1为本发明的总体电路结构图；

图2为本发明脉冲生成原理图；

图3为环路振荡器定时电路和逻辑单元延迟定时电路结构图；

图4为环路延迟和逻辑单元延迟电路控制时序图；

图5为本发明的脉冲定时工作流程。

具体实施方式

下面结合附图及实施例对本发明做进一步的详细说明。

如图1，一种高速高精度的数字脉冲发生电路包括系统时钟输入电路、寄存器控制电路、系统时钟脉冲定时器电路、环路振荡器脉冲定时电路、逻辑单元延迟脉冲定时电路和脉冲输出电路。系统时钟输入电路将外部输入的时钟信号供给电路内各个部分，用以实现高精度脉冲生成功能，同时，将外部输入时钟进行分频后，供给环路振荡器脉冲定时电路和逻辑单元延迟脉冲定时电路用于逻辑单元延迟周期校准；寄存器控制电路连接到系统时钟脉冲定时器电路，用于实现配置时钟和定时参数初始化；寄存器控制电路连接到环路振荡器脉冲定时电路，用于配置校准、环路振荡器逻辑单元数量和环路振荡器定时参数；寄存器控制电路连接到逻辑单元延迟脉冲定时电路，用于配置逻辑单元延迟脉冲定时参数；寄存器控制电路连接到脉宽输出电路，用于获取脉宽输出状态信息；系统时钟脉冲定时器电路连接到环路振荡器脉冲定时电路，用于实现系统时钟定时功能，并启动环路振荡器脉冲定时电路；系统时钟脉冲定时器电路连接到脉冲输出电路，用于实现系统时钟脉冲定时输出；环路振荡器脉冲定时电路连接到逻辑单元延迟脉冲定时电路，用于实现环路振荡器脉冲定时功能，并启动逻辑单元延迟脉冲定时电路；环路振荡器脉冲定时电路连接到脉冲输出电路，用于实现环路振荡器脉冲定时输出；逻辑单元延迟脉冲定时电路连接到脉冲输出电路，用于实现逻辑单元延迟脉冲定时输出。

如图2，一种高速高精度的数字脉冲发生电路的设计原理是通过数字电路稳定生成高速、高精度的可编程脉冲周期T和相位延迟的脉冲τ，采用三级定时原理实现脉冲宽度和相位延迟宽度的精确调整。三级定时电路包括系统时钟脉冲定时器电路、环路振荡器脉冲定时电路、逻辑单元延迟脉冲定时电路，实现系统时钟周期的定时、环路振荡器振荡周期定时和逻辑单元的延迟时间定时的三级定时需求。系统时钟脉冲定时器电路是一个定时器组，以系统时钟为定时基准，实现脉宽的粗定时T₁；环路振荡器脉冲定时电路是一组相同的数字逻辑单元(非门或与非门等)首尾相连的环状结构，用振荡周期作为定时基准，实现基于环路振荡器周期的细定时T₂；逻辑单元延迟定时是指环路延迟中一个逻辑单元或几个逻辑单元的传输延迟时间，当定时宽度不足一个振荡周期时，便采用环路中相应数量的逻辑单元延迟完成所剩的脉冲宽度微定时T₃。整个脉冲宽度为系统时钟脉冲定时、环路振荡器脉冲定时和逻辑单元延迟时间的相加，即T＝T₁+T₂+T₃。

本发明提供一种低成本、高速高精度数字脉冲发生电路，它能稳定提供高速高精度的脉冲宽度和相位偏移，具有可编程、脉冲和相位宽度精细可调特点，适应温度和供电电压较大范围变化影响。本发明环路振荡器电路由一定数量相同的逻辑单元(非门或与非门等逻辑单元)构成，逻辑单元数量n，n＝1,2，…N，N为奇数；如图3，本发明的脉冲发生电路易于数字电路实现，可以使用通用FPGA技术或各种工艺标准CMOS工艺实现，脉冲宽度和相位宽度最小定时精度取决于图3中与非门Y_n(n＝1,2，…N，N为奇数)逻辑单元的输入输出延迟，定时精度可达到40ps-100ps之间；本发明中相位宽度τ最小定时范围是系统时钟定时电路的定时参数为0，环路振荡器定时电路的定时参数为0，逻辑单元延迟定时电路定时的参数为一个逻辑门延迟，此时脉冲输出宽度为系统时钟定时电路的比较逻辑输出延迟+环路振荡器定时电路的比较逻辑输出延迟+一个逻辑门延迟+逻辑门延迟定时电路的比较逻辑输出延迟，即为数字脉冲输出电路相位宽度τ的输出范围下限，根据不同实现方式，输出下限会有所不同。脉冲宽度T的定时范围只取决于最小定时步长，无此限制。

本发明中采用TDC(Time-to-Digital Converter)方式对环路振荡器中逻辑门进行周期性校准，校准的基准脉冲为输入的高频低温漂系统时钟或相关分频时钟，通过校准获取不同供电电源和温度范围下的逻辑门传输延迟数据，保证定时精度。

如图3，本发明中定时电路组成：

本发明中三级定时电路是整个高速高精度脉冲生成的核心，系统时钟定时电路采用通用定时器组技术实现，高速高精度实现则是由环路振荡器定时电路和逻辑单元延迟定时电路实现，因此这两部分电路是整个定时电路的关键电路。如图3，整个定时电路组成包括：

●预置环路振荡器定时参数电路(电路1)；

●环路振荡器定时比较器(电路2)；

●双沿寄存器(电路3)；

●非门(电路4)；

●双沿计数器(电路5)；

●逻辑单元延迟定时比较器(电路6)；

●时钟输出电路(电路7)；

●系统时钟定时电路(电路8)；

●与非门电路(电路Y_1,n,n＝1,2…N，N为奇数)；

●同或门电路(电路Z_1,n,n＝1,2…N，N为奇数)；

●预置单元延迟定时参数电路(电路S_A和电路S_1,n，n＝1,2…N，N为奇数)；

●单元延迟定时逻辑电路(电路X_A和电路X_1,n，n＝1,2…N，N为奇数)。注：所有Y_n和Z_n的管脚命名规则遵循Y₁和Z₁命名规则。

如图3，本发明中定时电路结构(如不作说明，n＝1,2…N，N为奇数)：

●电路8的输出start连接到电路Y₁的输入PIN1,同时连接到电路7的输入引脚，连接命名start；

●电路1的输出连接到电路2的输入引脚，连接命名100；

●电路5的输出连接到电路2的输入引脚，连接命名101；

●电路Z_n的输出PIN3连接到电路X_n的输入PIN，连接命名XL_n；

●电路Y_2,n的输入PIN1连接到逻辑电平“1”；

●电路Y_n的输出PIN3连接到电路Y_n+1的输入PIN2，连接到电路Z_n的输入PIN2，连接到电路Z_n+1的输入PIN1，连接命名YL_n；(n＝1,2，…N-1，N为奇数)

●电路Y_n的输出PIN3连接到电路Y₁的输入PIN2，连接到电路Z_n的输入PIN2，连接到电路Z₁的输入PIN1，连接到电路5的输入PIN，连接到电路3的时钟输入PIN，连接命名YL_n或A；(n＝N，N为奇数)

●电路2的输出PIN连接到电路7的输入PIN，电路2的输出PIN连接到电路3的数据输入PIN，电路2的输出PIN连接到电路6的EN输入PIN，连接命名B；

●电路6的输出PIN连接到电路7的输入PIN，连接命名stop；

●电路3的输出PIN连接到电路4的输入PIN，连接命名102；

●电路4的输出PIN连接到电路X_A的输入PIN，连接命名C；

●电路X_A,n的输出PIN连接到电路6的一组数据输入PIN，命名LX_A，n；

●电路S_A,n的输出PIN连接到电路6的一组数据输入PIN,连接命名LS_A，n；

如图3，本发明中定时电路工作原理(如不作说明，n＝1,2…N，N为奇数)：

本发明提供一种高速高精度的数字脉冲发生电路，脉冲发生电路包括系统时钟输入电路、寄存器控制电路、系统时钟脉冲定时器电路、环路振荡器脉冲定时电路、逻辑单元延迟脉冲定时电路和脉冲输出电路。工作原理是采用三级定时电路实现脉冲宽度和相位延迟宽度的精确调整。三级定时电路包括系统时钟脉冲定时器电路、环路振荡器脉冲定时电路、逻辑单元延迟脉冲定时电路，实现基于系统时钟周期的粗定时、基于环路振荡器的细定时和基于逻辑单元延迟时间的微定时三级定时需求。定时电路可以生成可编程参考脉冲和可变脉冲的序列，以精确的定时步长调整各脉冲序列中的脉冲宽度和脉冲序列之间的相位偏移，输出高速高精度脉冲；同时，本定时电路拥有环路振荡器逻辑单元延迟的定时步长自动校准功能，保障高精度脉冲宽度输出，能够消除大范围的温度变化和供电电源变化的影响。通过实例说明具体工作原理如下：

●系统输入200MHz时钟，每个系统时钟周期为5ns，环路的逻辑单元的延迟校准后为50ps，环路逻辑单元数量为N＝5，环路振荡器振荡周期250ps；

●假定输出脉冲宽度为43.85ns，三级定时电路的定时宽度为T，T＝43.85ns；

●如图2，T＝T₁*5ns+T₂*250ps+T₃*50ps，经计算，T₁为T除以系统时钟取整，T₁＝8；T₂为T减T₁*5ns后除以250ps取整，T₂＝3；T₃为T减T₁*5ns后再减T₂*250ps后除以50ps后取整，T₃＝2；

●通过寄存器控制电路将定时参数配置到三级定时电路，启动定时电路，开始脉冲输出。如图3，第一级系统时钟定时电路开始计数，当系统时钟定时电路计数T₁＝8次后，完成定时后，输出start信号高电平到电路Y1的输入PIN1，启动环路振荡器周期定时电路，开始定时，同时，将start信号输出到电路7输入PIN，结束系统时钟定时；

●在系统时钟定时工作时，start信号为低电平“0”，因此，Y₁至Y₅的输入输出逻辑状态为“0”(输入PIN1)Y₁“1”Y₂“0”Y₃“1”Y₄“0”Y₅“1”Y₁“1”(输入PIN2)，当第二级环路振荡器定时电路启动定时后，start信号变为高电平“1”，因此，Y₁至Y₅的输入输出逻辑状态为“1”(输入PIN1)Y₁“0”Y₂“1”Y₃“0”Y₄“1”Y₅“0”Y₁“0”(输入PIN2)，根据与非门逻辑，环路振荡器逻辑单元开始往复振荡，在Y₅处每出现一次上升沿和下降沿，均表示完成一次振荡周期定时。电路Y5输出上升沿和下降沿到电路5完成计数，计数值与电路1预置环路定时参数T₂通过电路2进行比较，当计数值和T₂相等时，输出信号B高电平“1”到电路7结束环路振荡器定时。注意，环路振荡器定时结束后，环路振荡器定时电路仍然继续定时，但无效，也就是说，环路振荡器继续振荡，保障后续计时正常工作。同时，输出信号B高电平“1”到电路3，在下一个环路振荡器振荡周期A信号变化时，电路3输出高电平到电路4，电路4输出低电平“0”到电路X_A，用于结束逻辑单元延迟定时。同时，输出信号B高电平“1”到电路6，启动逻辑单元延迟定时电路定时。

●逻辑单元延迟定时T₃＝2，预置到电路S₂＝“1”，逻辑单元延迟计数数量为2个逻辑门传输延迟。在环路振荡器定时时，电路2输出信号B为低电平“0”到电路3输入，通过连接102，电路3输出低电平到电路4，电路4输出信号C高电平“1”到X_A，此时，X_A状态位高电平“1”，在整个逻辑单元延迟定时期间，X_A＝“1”。当第三级逻辑单元延迟定时开始工作时，电路6开始比较功能，当脉冲传输到Y₁时，X_A，X_1,5的状态位110000，而S_A，S_1,5的状态位101000，因此通过连接LX_A,5和LS_A,5传输到电路6，因X_A，X_1,5>S_A，S_1,5,因此，电路6输出低电平；当脉冲传输到Y₂时，X_A，X_1,5的状态位101000，而S_A，S_1,5的状态位101000，因此通过连接LX_A,5和LS_A,5传输到电路6，因X_A，X_1,5＝S_A，S_1,5，因此，电路6输出高电平；即输出stop信号到电路7，完成逻辑单元延迟定时，当此次逻辑单元延迟振荡一周后，随着电路Y₅翻转导致A信号变化，使电路3采样输入信号B，因输入信号B＝“1”，所以输入到电路4，电路4输出信号C为低电平“0”到X_A，X_A＝“0”，因此，X_A，X_1,5的状态位0xxxxx，而S_A，S_1,5的状态位101000，因此通过连接LX_A,5和LS_A,5传输到电路6，因X_A，X_1,5<S_A，S_1,5，因此，电路6输出信号stop始终为高电平“1”，结束整个定时功能。

●脉冲输出电路结束脉宽输出，返回状态到系统寄存器控制电路，结束定时。

如图5，本发明中定时电路工作流程：

通过寄存器控制电路，进行脉冲输出组态配置，包括脉冲输出模式、环路振荡器逻辑单元数目、时钟和校准参数等组态配置信息。配置完成后，定时电路进行初始化，并进行环路振荡器逻辑单元传输延迟周期性校准操作，以适应供电电源和温度范围变化，获取高精度定时延迟信息。通过脉冲宽度定时控制电路，写入脉冲输出的定时参数，配置到三级定时电路，启动定时器，实现脉冲输出定时。首先，根据脉冲宽度定时控制电路配置的系统时钟定时参数，系统时钟定时电路进行以系统时钟为定时基准的粗定时，并输出定时信息到脉冲输出电路，定时完成后启动环路振荡器定时电路；根据脉冲宽度定时控制电路配置的环路振荡器定时参数，环路振荡器定时电路开始进行以环路振荡周期为定时基准的细定时，并输出定时信息到脉冲输出电路，定时完成后启动环路延迟定时电路；根据脉冲宽度定时控制电路配置的逻辑单元延迟定时参数，逻辑单元延迟定时电路开始进行以逻辑单元延迟为定时基准的微定时，并输出定时信息到脉冲输出电路，定时完成后返回定时状态到脉冲宽度定时控制电路，进入下一次定时操作。

Claims (7)

1.一种高速高精度数字脉冲发生电路，其特征在于，包括：

系统时钟输入电路，用于为寄存器控制电路、系统时钟脉冲定时器电路、环路振荡器脉冲定时电路和逻辑单元延迟脉冲定时电路提供外部输入的时钟信号；

寄存器控制电路，在系统时钟输入电路提供的时钟信号下工作，用于根据人为设置的脉冲宽度输入数据配置定时参数到系统时钟脉冲定时器电路、环路振荡器脉冲定时电路和逻辑单元延迟脉冲定时电路；

系统时钟脉冲定时器电路，根据系统时钟输入电路提供的时钟信号和寄存器控制电路对其配置的定时参数，由内部的定时器组进行定时，输出脉冲宽度到脉冲输出电路，定时完成后将输出信号作为启动信号输出到环路振荡器脉冲定时电路；

环路振荡器脉冲定时电路，在接收到系统时钟脉冲定时器电路发出的启动信号后，根据系统时钟输入电路提供的时钟信号和寄存器控制电路对其配置的定时参数，采用环路振荡器实现基于环路振荡器周期的细定时，输出脉冲宽度到脉冲输出电路，细定时完成后将输出信号作为启动信号输出到逻辑单元延迟脉冲定时电路；

逻辑单元延迟脉冲定时电路，在接收到环路振荡器脉冲定时电路发出的启动信号后，根据系统时钟输入电路提供的时钟信号和寄存器控制电路对其配置的定时参数，采用环路振荡器中若干逻辑单元的传输延迟实现基于逻辑单元延迟的微定时，输出脉冲宽度到脉冲输出电路；

脉冲输出电路，接收系统时钟脉冲定时器电路、环路振荡器脉冲定时电路和逻辑单元延迟脉冲定时电路输出的脉冲宽度，对三个脉冲宽度求和，得到与脉冲宽度输入数据相对应的脉冲宽度，返回输出状态信号到寄存器控制电路。

2.根据权利要求1所述的一种高速高精度数字脉冲发生电路，其特征在于，所述环路振荡器脉冲定时电路包括：

环路振荡器，输入端接收系统时钟脉冲定时器电路发出的启动信号，启动环路振荡，以环路振荡器的振荡周期进行定时，输出端连接到计数器的输入端；

计数器，对环路振荡器的振荡周期的上升沿和下降沿进行计数，并将计数结果输出到第一比较器的计数输入端；

参数配置寄存器，接收寄存器控制电路对环路振荡器脉冲定时电路配置的定时参数并寄存，将寄存结果输出到第一比较器的参数配置输入端；

第一比较器，对计数输入端和参数配置输入端接收的数据进行比较，当参数配置输入端的数据大于计数输入端的数据时，输出低电平/高电平；当计数输入端的数据大于或等于参数配置输入端的数据时，输出高电平/低电平。

3.根据权利要求2所述的一种高速高精度数字脉冲发生电路，其特征在于，所述环路振荡器由奇数个相同的逻辑单元串联并首尾相接构成，逻辑单元数目可配置，当逻辑单元为二输入与非门时，首个与非门的一个输入端连接启动信号，其他与非门的一个输入端连接高电平。

4.根据权利要求1所述的一种高速高精度数字脉冲发生电路，其特征在于，所述逻辑单元延迟脉冲定时电路包括：

异或门/同或门单元，包括一组二输入的异或门/同或门，且异或门/同或门的数量与环路振荡器脉冲定时电路中的逻辑单元一致，每个异或门/同或门的两个输入端分别与相应的逻辑单元的输入输出相连，输出端连接至单元延迟定时逻辑单元；

单元延迟定时逻辑单元，接收异或门/同或门单元的输出，输出单元延迟定时状态到第二比较器的计数输入端；

预置延迟寄存器，接收寄存器控制电路对逻辑单元延迟脉冲定时电路配置的定时参数并寄存，将寄存结果输出到第二比较器的参数配置输入端；当异或门/同或门单元为一组二输入的异或门时，预置延迟寄存器在最高位加上一个低电平信号；当异或门/同或门单元为一组二输入的同或门时，预置延迟寄存器在最高位加上一个高电平信号；

第二比较器，以环路振荡器脉冲定时电路输出的启动信号作为使能信号，在使能信号有效时，对计数输入端和参数配置输入端接收的数据进行比较，当参数配置输入端的数据小于计数输入端的数据时，输出低电平/高电平到脉冲输出电路的一个输入端；当参数配置输入端的数据大于或等于计数输入端的数据时，输出高电平/低电平到脉冲输出电路的一个输入端；

双沿寄存器，以环路振荡器脉冲定时电路输出的启动信号作为数据输入信号，以环路振荡器的输出信号作为时钟信号，在上升沿和下降沿到来时，将输出信号输入到非门单元的输入端；

非门单元，对双沿寄存器的输出信号取非，输出到单元延迟定时逻辑单元的最高位。

5.根据权利要求1所述的一种高速高精度数字脉冲发生电路，其特征在于，所述脉冲输出电路为三输入与门/与非门。

6.根据权利要求1所述的一种高速高精度数字脉冲发生电路的一种高速高精度数字脉冲发生方法，其特征在于，包括以下步骤：

粗定时：以系统时钟为定时基准，采用定时器组对系统时钟进行计数，得到系统时钟整数倍的定时脉冲宽度；

细定时：以环路振荡器的振荡周期为定时基准，对振荡周期进行计数，得到振荡周期整数倍的定时脉冲宽度；

微定时：以环路振荡器的逻辑单元的传输延迟为定时基准，对参与微定时的逻辑单元的数量进行计数，得到逻辑单元的传输延迟整数倍的定时脉冲宽度；

将上述三种定时脉冲宽度求和，得到所需的脉冲输出宽度。

7.根据权利要求6所述的一种高速高精度数字脉冲发生方法，其特征在于，还包括：在微定时结束时，通过环路振荡器的输出生成单元延迟定时逻辑单元的高位控制信号，进而锁定微定时完成的有效输出信号。