CN103368543A - 基于数字移相提高延时精度的方法 - Google Patents
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Abstract
本发明公开了一种基于数字移相提高延时精度的方法，该方法使用现场可编程门阵列(FPGA)产生两路逻辑门电路(Transistor-Transistor Logic，TTL)信号分别作为距离选通成像中脉冲激光器的触发信号和选通门的触发信号，其中选通门的触发信号相对于脉冲激光器的触发信号有一定的延时，利用数字移相后的时钟信号可使其延时精度小于FPGA全局时钟周期，其延时数值可实时配置。本发明利用FPGA的数字移相技术提高了延时精度可提高选通三维成像中对目标物的测距精度，同时提高了系统的集成度和便携性。
Description
技术领域
本发明涉及激光距离选通成像技术领域，尤其涉及一种基于数字移相提高延时精度的方法。
背景技术
实现激光距离选通成像的关键技术之一就是同步时序控制，即控制脉冲激光器和增强型电荷耦合器件(intensified charge coupled device，ICCD)的工作时序同步工作，使ICCD在目标物反射光到来之前处于关闭状态，到达时ICCD打开，从而达到选通成像效果。ICCD开启时刻相对于脉冲激光出光时刻的延时决定成像目标物与成像系统的距离，ICCD开启的持续时间决定成像的景深。
高精度的延时技术和脉宽技术是激光距离选通成像特别是高分辨率选通三维成像中时序控制的关键。在选通三维成像技术中，时序控制中延时的精度直接影响成像后对目标物的测距精度，测距精度需要达到厘米量级就需要时序控制延时精度在纳米量级甚至更小。目前在激光选通成像领域，同步控制时序主要有以下几种方法：基于数字延时脉冲发生器、基于数字信号处理器(Digital Signal Processor，DSP)和基于现场可编程门阵列(FPGA)。其中：
(1)基于数字延时脉冲发生器
基于数字延时脉冲发生器的同步时序控制是采用高精度延时精度的数字延时芯片，以常用的DG535为例，其延时精度高，近年来被应用于激光选通成像技术中。DG535能提供4个精确的可控逻辑延时，输出延时的范围为0-999.999,999,999,995s，最小脉宽为4ns，延时精度为5ps。基于数字延时脉冲发生器可以达到较高的控制精度，但是系统复杂、体积庞大、重量较重，如DG535的尺寸通常为8.5″×4.75″×14″(WHD)，重量可达10lbs，其参数的设置需要通过面板的按钮手工操作，机械化的操作降低了系统的便携性和人性化，不利于选通成像系统更好地工作。
(2)基于数字信号处理器
基于数字信号处理器的同步时序控制是采用DSP对脉冲激光器和ICCD进行同步控制，DSP是一种独特的微处理器，包括控制单元、运算单元、各种寄存器以及一定数量的存储单元等，有软、硬件的全面功能，本身就是一个微型计算机。DSP具有强大的数据处理能力和高运行速度，体积也较小，但是DSP更适合做复杂算法的开发，对于选通成像中同步时序的控制，并没有复杂的计算，用DSP做同步控制时序并没有发挥其最大优势反而浪费了很多资源。
(3)基于现场可编程门阵列
基于现场可编程门阵列(FPGA)的同步时序控制是采用FPGA产生对冒充激光器和ICCD同步控制的信号，FPGA是专用集成电路中集成度最高的一种，采用逻辑单元阵列LCA(Logic Cell Array)，含有锁相环，体积很小，逻辑清晰，编程简单，更适合于逻辑设计和时序约束，是选通成像同步控制时序的理想器件。目前基于FPGA的时序控制系统的时钟控制精度在纳秒量级，并且受到FPGA本身硬件特性的限制很难继续增加时钟频率，如Xilinx公司最新推出的Virtex-6系列FPGA，最高时钟频率为600MHz，即时钟控制精度最高为1.67ns，但实际综合的频率会小于这个值。
以上三种方法中基于数字延时脉冲发生器的同步时序控制延时精度可达皮秒级，但是由于其系统复杂，体积庞大，操作机械化，不利于系统集成化和智能化。基于DSP的同步时序控制和基于FPGA的同步时序控制其延时精度均可达到纳秒量级，但是由于DSP本身就是一个微计算机，其内部具有控制单元、运算单元、各种寄存器以及一定数量的存储单元等，有软、硬件的全面功能，用DSP做同步时序控制并没有发挥其最大优势反而浪费了很多资源，FPGA体积很小，逻辑清晰，编程简单，更适合于逻辑设计和时序约束，是选通成像同步控制时序的理想器件。因此针对选通成像时序精度的要求和系统小型化的趋势，本发明提出了一种基于FPGA数字移相提高延时精度的方法，其延时精度可以接近器件的极限频率，即约1ns。
发明内容
针对上述现有技术存在的不足之处，本发明的主要目的在于提出一种基于数字移相提高延时精度的方法，以达到获得更高延时精度的TTL信号，从而为选通成像技术提供高精度的同步时序控制信号。
为达到上述目的，本发明采用的技术方案如下：
一种基于数字移相提高延时精度的方法，该方法是用现场可编程门阵列(FPGA)产生两路逻辑门电路(Transistor-Transistor Logic，TTL)信号，分别作为距离选通成像中脉冲激光器的触发信号和选通门的触发信号，其中选通门的触发信号相对于脉冲激光器的触发信号有一定的延时，利用数字移相后的时钟信号可使其延时精度小于FPGA全局时钟周期。
上述方案中，两路具有一定相对延时的TTL信号在一个FPGA芯片内完成。
上述方案中，高精度的延时在两路TTL信号输出的时候已经具有，并不需要再经过其他的器件进行精确延时，即可实时配置精确延时。
上述方案中，首先使用FPGA内部的时钟管理模块(DCM)对源时钟信号进行倍频得到全局时钟，再经DCM移相得到相差相位一定的多路时钟信号，同时分别驱动相同的延时计数器模块，产生多路具有一定相对延时的信号分别作为相同脉宽发生器的触发信号，经脉宽发生器产生多组具有一定相对延时和一定脉宽的两路TTL信号，由选择器选择输出所需相对延时的一组TTL信号，作为最终触发脉冲激光器和选通门的TTL信号。系统结构模块图如图1所示。
上述方案中，整个FPGA芯片仍以全局时钟频率工作，但是两路TTL信号之间的相对延时精度可以小于全局时钟周期，有效地避免了FPGA全局时钟频率过高带来的一系列问题并且等效地提高了延时精度。
上述方案中，选通门触发信号相对于脉冲激光器触发信号延时分两部分组成：全局时钟周期整数倍部分和小于全局时钟周期部分，其中，全局时钟周期整数倍部分由移相后的时钟信号经延时计数器模块实现，小于全局时钟周期部分由选择器模块选择经移相后的延时触发信号经脉宽发生器模块产生。
上述方案中，小于全局时钟周期部分的延时，利用FPGA内部DCM模块对全局时钟信号进行相等时间的延时，产生相对相位后移相等的n路时钟信号，即用T表示全局时钟信号周期，全局时钟信号为f0(t)＝f(t)，则移相后的时钟信号为
i＝0，1，2，...，n-1，每一路时钟信号相对于前一路时钟信号的相位后移
数字移相的原理图如图2所示。
上述方案中，等效延时精度A取决于系统时钟经倍频后的时钟周期T和移相后产生的时钟数目n，
即延时精度是使用未移相模块时的
上述方案中，用于触发选通门和触发脉冲激光器的两路TTL信号的相对延时可控、延时精度可调，即n可以自由设置，因此等效延时精度A是可以自由设置的。
上述方案中，延时精度A并不是可以无限小，而是要受到所使用的FPGA器件极限频率的限制。
从上述技术方案可以看出，本发明具有以下有益效果：
1、利用本发明，可以获得延时精度接近器件极限周期(1ns)的两路TTL信号，可以满足激光选通成像中不同切片成像的时序要求。
2、利用本发明，可以使触发信号的延时步长调节精度接近极限1ns，提高了选通成像的延时精度，从而可以减小成像切片的间隔距离，提高成像距离精度。
3、利用本发明，由于采用了数字移相技术，整个FPGA芯片仍以全局时钟频率工作，有效地避免了FPGA全局时钟频率过高带来的一系列问题并且等效地提高了延时精度。
4、利用本发明，两路具有一定相对延时的TTL信号在一个FPGA芯片内完成，可实时配置精确延时，并不需要再经过其他的器件进行精确延时，方便了操作和控制，系统结构简单小巧，为成像系统的智能化和集成化提供了技术保障。
附图说明
图1为数字移相提高延时精度的示意图；
图2为数字移相等效提高时钟频率的原理图；
图3为数字移相提高延时精度的原理图；
图中主要元件符号说明：
1、系统时钟输入，2、DCM倍频模块，3、倍频后全局时钟，4、分频模块，5、移相模块，6、延时计数模块，7、脉冲发生器模块，8、选择器模块，9、触发脉冲激光器的TTL信号输出，10、触发ICCD的TTL信号输出。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
在此公开本发明结构实施例和方法的描述，可以了解的是，并不是意图将本发明限制在特定公开的实施例中，而是本发明可以通过使用其他特征、元件方法和实施例来加以实施。不同实施例中的相似元件通常会标识相似的号码。
本发明提供的这种基于数字移相提高延时精度的方法，是使用现场可编程门阵列(FPGA)产生两路逻辑门电路(Transistor-Transistor Logic，TTL)信号分别作为距离选通成像中脉冲激光器的触发信号和选通门的触发信号，其中选通门的触发信号相对于脉冲激光器的触发信号有一定的延时，利用数字移相后的时钟信号可使其延时精度小于FPGA全局时钟周期。
其中，两路具有一定相对延时的TTL信号在一个FPGA芯片内完成。在FPGA输出的时候已经具有，并不需要再经过其他的器件进行精确延时，即可实时配置精确延时。
如图1所示，为数字移相提高延时精度的示意图，系统时钟1输入后首先使用FPGA内部的数字时钟管理DCM倍频模块2对源时钟信号进行倍频得到全局时钟3，分别经分频模块4进行分频和DCM移相模块5进行移相，移相得到的相差相位一定的多路时钟信号，同时分别驱动相同的延时计数器模块6，产生多路具有一定相对延时的信号作为相同脉宽发生器7的触发信号，驱动脉冲激光器的TTL信号9是基于未移相的全局时钟，触发ICCD的TTL信号10由选择器模块8选择产生。
整个FPGA芯片仍以经倍频模块3后的全局时钟频率工作，但是两路TTL信号之间的相对延时精度可以通过选择经DCM移相模块5移相后的时钟信号而小于全局时钟周期，有效地避免了FPGA全局时钟频率过高带来的一系列问题并且等效地提高了延时精度。
触发ICCD的TTL信号10相对于驱动脉冲激光器的TTL信号9延时分两部分组成：全局时钟周期整数倍部分和小于全局时钟周期部分，其中，全局时钟周期整数倍部分由移相后的时钟信号经延时计数器模块实现，小于全局时钟周期部分由选择器模块选择经移相后的延时触发信号经脉宽发生器模块产生。
上述小于全局时钟周期部分的延时，利用FPGA内部DCM模块对全局时钟信号进行相等时间的延时，产生相对相位后移相等的n路时钟信号，即用T表示全局时钟信号周期，全局时钟信号为f0(t)＝f(t)，则移相后的时钟信号为
i＝0，1，2，...，n-1，每一路时钟信号相对于前一路时钟信号的相位后移
等效延时精度A取决于系统时钟经倍频后的时钟周期T和移相后产生的时钟数目n，
即延时精度是使用未移相模块时的
用于10触发ICCD和9触发脉冲激光器的两路TTL信号的相对延时可控、延时精度可调，即n可以自由设置，因此等效延时精度A是可以自由设置的。
下面以触发ICCD的TTL信号10相对于驱动脉冲激光器的TTL信号9延时7ns为例，两路信号脉宽均为10ns，设置n＝5，T＝5ns，具体阐述该方法的工作过程，其他延时大小的两路信号获得方法与此同理。
首先，系统时钟1输入后经FPGA内部的数字时钟管理DCM倍频模块2对源时钟信号进行倍频得到全局时钟3，全局时钟频率为200MHz，即周期为5ns。然后全局时钟信号经过移相模块5得到5路时钟信号，即每一路时钟信号相对于前一路时钟信号的相位后移
(72°)，定义clk_0为相对全局时钟移相0°的时钟信号，clk_1为相对全局时钟移相72°的时钟信号，clk_2为相对全局时钟移相144°的时钟信号，clk_3为相对全局时钟移相216°的时钟信号，clk_4为相对全局时钟移相288°的时钟信号，这样每路时钟信号相对于前一路时钟信号的延时为
各路时钟信号经延时计数器模块6后产生具有延时信息分别为5ns、6ns、7ns、8ns、9ns的信号，再经脉宽发生器模块产生脉宽为10ns的5路TTL信号，最后经过选择器8选择输出所需延时的为7ns的TTL信号输出，时钟信号和输出两路TTL信号的关系如图3所示。
延时精度A并不是可以无限小，而是要受到所使用的FPGA器件极限频率的限制。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种基于数字移相提高延时精度的方法，其特征在于，该方法使用现场可编程门阵列FPGA产生两路逻辑门电路TTL信号分别作为距离选通成像中脉冲激光器的触发信号和选通门的触发信号，其中选通门的触发信号相对于脉冲激光器的触发信号有一定的延时，利用数字移相后的时钟信号可使其延时精度小于FPGA全局时钟周期。
2.根据权利要求1所述的基于数字移相提高延时精度的方法，其特征在于，两路具有一定相对延时的TTL信号在一个FPGA芯片内完成。
3.根据权利要求1所述的基于数字移相提高延时精度的方法，其特征在于，高精度的延时在两路TTL信号输出的时候已经具有，并不需要再经过其他的器件进行精确延时，即可实时配置精确延时。
4.根据权利要求1所述的基于数字移相提高延时精度的方法，其特征在于，首先使用FPGA内部的时钟管理模块DCM对源时钟信号进行倍频得到全局时钟，再经DCM移相得到相差相位一定的多路时钟信号，同时分别驱动相同的延时计数器模块，产生多路具有一定相对延时的信号分别作为相同脉宽发生器的触发信号，经脉宽发生器产生多组具有一定相对延时和一定脉宽的两路TTL信号，由选择器选择输出所需相对延时的一组TTL信号，作为最终触发脉冲激光器和选通门的TTL信号。
5.根据权利要求4所述的基于数字移相提高延时精度的方法，其特征在于，整个FPGA芯片仍以全局时钟频率工作，但是两路TTL信号之间的相对延时精度可以小于全局时钟周期，有效地避免了FPGA全局时钟频率过高带来的一系列问题并且等效地提高了延时精度。
6.根据权利要求4所述的基于数字移相提高延时精度的方法，其特征在于，选通门触发信号相对于脉冲激光器触发信号延时分两部分组成：全局时钟周期整数倍部分和小于全局时钟周期部分，其中，全局时钟周期整数倍部分由移相后的时钟信号经延时计数器模块实现，小于全局时钟周期部分由选择器模块选择经移相后的延时触发信号经脉宽发生器模块产生。
7.根据权利要求6所述的基于数字移相提高延时精度的方法，其特征在于，小于全局时钟周期部分的延时，利用FPGA内部DCM模块对全局时钟信号进行相等时间的延时，产生相对相位后移相等的n路时钟信号，即用T表示全局时钟信号周期，全局时钟信号为f0(t)＝f(t)，则移相后的时钟信号为
i＝0，1，2，...，n-1，每一路时钟信号相对于前一路时钟信号的相位后移
8.根据权利要求7所述的基于数字移相提高延时精度的方法，其特征在于，等效延时精度A取决于系统时钟经倍频后的时钟周期T和移相后产生的时钟数目n，
即延时精度是使用未移相模块时的
9.根据权利要求7所述的基于数字移相提高延时精度的方法，其特征在于，用于触发选通门和触发脉冲激光器的两路TTL信号的相对延时可控、延时精度可调，即n可以自由设置，因此等效延时精度A是可以自由设置的。
10.根据权利要求4所述的基于数字移相提高延时精度的方法，其特征在于，延时精度A并不是可以无限小，而是要受到所使用的FPGA器件极限频率的限制。
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