CN103354448A - 基于fpga的高分辨率时间间隔产生系统 - Google Patents

Abstract

本发明提出了一种基于FPGA的高分辨率时间间隔产生系统，主要解决时间间隔信号产生分辨率低的问题。其包括上位机（4）和FPGA处理单元，FPGA处理单元中设有两个频控延迟链模块（1和2）、参考时钟产生模块（3）、数据处理模块（5）、输入脉冲信号产生模块（6）和间隔信号产生模块（7）。参考时钟产生模块产生两个参考时钟分别给两个频控延迟链模块，数据处理模块根据上位机输入的时间间隔大小分别设置两个频控延迟链模块，输入脉冲信号产生模块产生输入脉冲信号同时输入给两个频控延迟链模块，两个频控延迟链模块输出两路延迟输出脉冲信号给间隔信号产生模块产生时间间隔信号。本发明具有分辨率高和稳定性好的优点，用于时频测量。

Description

基于FPGA的高分辨率时间间隔产生系统

技术领域

本发明属于电子电路技术领域，涉及一种基于FPGA的高分辨率时间间隔产生系统，可用于时频测量中产生高分辨率的时间间隔信号。

背景技术

时间间隔产生技术在科学实验研究和工程实践中都有着非常广泛的应用。在电子测量中，示波器、信号发生器、逻辑分析仪和半导体器件测试的标定和短时间的定时控制中的关键技术都涉及到精密的时间间隔产生技术。在通信领域，雷达回波模拟器系统、相控阵雷达系统、时间数字化系统以及同步通信系统设计中都用到在纳秒级别或皮秒级别短时间间隔信号；在物理实验中，利用飞行时间质谱仪TOF进行原子分子物理或化学物理实验中，需要皮秒级的短时间间隔信号，按照设定的时间顺序，控制放气阀、激光器、脉冲电源、瞬态数据记录仪等设备的启动和停止时间。

现有的时间间隔产生技术按实现方式分为模拟方法和数字方法。

在采用模拟方法实现时间间隔产生电路中，模拟方法产生时间间隔的过程以模拟信号的电平大小作为中间变量，环境噪声对产生的时间间隔结果影响很大，很容易受到PVT（工艺，电压，温度）的影响。

在采用数字方法实现时间间隔产生电路中，计数器法是产生时间间隔信号最直接的方法，通过设置计数器的数值可以很方便地控制产生时间间隔的大小，但由于电路工艺的制约计数器频率不能做得太高，分辨率低。大多数高精度的时间间隔产生电路采用专用集成芯片实现，这是由于专用集成芯片不仅可以精确控制布线延迟以提高分辨率，还集成数字延迟单元，使产生的时间间隔具有一定的动态范围。采用专用集成芯片实现的电路的缺点表现在它的设计制造周期相当的长、费用高，而且固化的电路难以适应不同的应用环境。现有基于FPGA的时间间隔产生电路，由于在电路的实现时，需要通过FPGA内部的布线资源连接内部的所有逻辑单元，在自动布局布线的情况下，逻辑单元之间的布线延迟量无法得到控制，满足不了产生高分辨的时间间隔信号要求。

发明内容

本发明针对上述技术的不足，提出一种基于FPGA的高分辨率时间间隔产生系统，在缩短开发周期和降低成本的同时，保证时间间隔产生系统具有较高的分辨率和较好的系统稳定性。

为实现上述目的，本发明所设计的基于FPGA的高分辨率时间间隔产生系统，包括：

上位机和FPGA处理单元，FPGA处理单元中设有两个频控延迟链模块、参考时钟产生模块、数据处理模块、输入脉冲信号产生模块和间隔信号产生模块，其特征在于：

频控延迟链模块1和频控延迟链模块2，均包括一个频控延迟控制模块8和一个延迟链路模块9，由频控延迟控制模块8的参考时钟来标定延迟链路模块9的每个数控延迟子单元内部每个延迟器的延迟量；

参考时钟产生模块3，用于根据系统时钟信号S_ref通过FPGA内部的锁相环PLL倍频，产生频控延迟链模块1的参考时钟信号Fre_1和频控延迟链模块2的参考时钟信号Fre_2，并将信号Fre_1输出给频控延迟链模块1中的频控延迟控制模块8，将信号Fre_2输出给频控延迟链模块2中的频控延迟控制模块8；

上位机4，用于把需要产生的时间间隔信号的数值T_in传递给FPGA中的数据处理模块5；

数据处理模块5，用于根据输入的时间间隔信号的数值T_in计算需要给第一频控延迟链模块1的延迟链路模块9中的第i个数控延迟子单元的延迟选择器配置的数值A_i，需要给第二频控延迟链模块2的延迟链路模块9中的第i个数控延迟子单元的延迟选择器配置的数值B_i，其中0≤A_i，B_i≤63，并根据计算结果分别对频控延迟链模块1的延迟链路模块9和频控延迟链模块2的延迟链路模块9的每个数控延迟子单元的延迟选择器进行配置；

输入脉冲信号产生模块6，用于产生输入脉冲信号，并同时输出给频控延迟链模块1的延迟链路模块9和频控延迟链模块2的延迟链路模块9，分别产生两路延迟输出脉冲信号；

间隔信号产生模块7，用于产生两路延迟输出脉冲信号的相对延迟间隔信号，该相对延迟间隔信号即为需要产生的时间间隔信号T_in：

$T_{\mathrm{in}}={\mathrm{\Σ}}_{i=1}^N(A_i\mathrm{tapA}-B_i\mathrm{tapB}),$

其中tapA、tapB分别第一频控延迟链模块1的频控延迟控制模块8的压控延迟线83和第二频控延迟链模块2的频控延迟控制模块8的压控延迟线83的每个延迟器的延迟量：

$\mathrm{tapA}=\frac{1}{\mathrm{Fre}\_1\×64},$

$\mathrm{tapB}=\frac{1}{\mathrm{Fre}\_2\×64}.$

上述高分辨率时间间隔产生系统，其特征在于：频控延迟控制模块8，包括鉴相器81、低通滤波器82和压控延迟线83，这三者组成一个闭环负反馈结构，用于根据对输入参考时钟的鉴相结果来动态调整电压控制信号，并由电压控制信号控制每个延迟器的延迟量。

上述高分辨率时间间隔产生系统，其特征在于：延迟链路模块9，由n个数控延迟子单元级联组成，其中1≤n≤240，每个数控延迟子单元通过配置内部延迟选择器的大小改变其总延迟量。

上述高分辨率时间间隔产生系统，其特征在于：频控延迟链模块1的延迟链路模块9和频控延迟链模块2的延迟链路模块9中n个数控延迟子单元相互平行排列，即频控延迟链模块1的延迟链路模块9中n个数控延迟子单元和频控延迟链模块2的延迟链路模块9中n个数控延迟子单元相互平行排列；频控延迟链模块1的延迟链路模块9和频控延迟链模块2的延迟链路模块9中的数控延迟子单元之间的布线延迟量相等，即频控延迟链模块1的延迟链路模块9中n个数控延迟子单元之间的布线延迟量和频控延迟链模块2的延迟链路模块9中n个数控延迟子单元之间的布线延迟量相等。

上述高分辨率时间间隔产生系统，其特征在于数据处理模块5，包括粗延迟计算子模块51、细延迟计算子模块52、零延迟计算子模块53和计数器配置子模块54：

所述粗延迟计算子模块51，用于计算产生时间间隔T_in需要设置为最大相对延迟量ΔT_max的数控延迟子单元的级数N₁：

$N_1=\frac{T_{\mathrm{in}}}{{\mathrm{\ΔT}}_{\max }},$

其中，ΔT_max=A×tapA-B×tapB，表示第一频控延迟链模块1和频控延迟链模块2中一级数控延迟子单元的最大相对延迟量，A=63，B=0，A表示设置的第一频控延迟链模块1的延迟链路模块9中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块2的延迟链路模块9中的数控延迟子单元的延迟选择器的大小；

所述细延迟计算子模块52，用于计算产生时间间隔T_in需要设置为最小相对延迟量ΔT_min的数控延迟子单元的级数N₂：

$N_2=\frac{T_{\mathrm{in}}-N_1\×{\mathrm{\ΔT}}_{\max }}{{\mathrm{\ΔT}}_{\min }},$

其中，ΔT_min=A×tapA-B×tapB，表示第一频控延迟链模块1和第二频控延迟链模块2中一级数控延迟子单元的最小相对延迟量，A=1，B=1，A表示设置的第一频控延迟链模块1的延迟链路模块9中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块2的延迟链路模块9中的数控延迟子单元的延迟选择器的大小；

所述零延迟计算子模块53，用于计算当N₁+N₂＜N时产生时间间隔T_in需要设置为零相对延迟量ΔT₀的数控延迟子单元的级数N₃：

N₃＝N-N₁-N₂，

其中，N表示第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9的数控延迟单元的总级数，ΔT₀=A×tapA-B×tapB，表示第一频控延迟链模块1和第二频控延迟链模块2一级数控延迟子单元的零相对延迟量，A=0，B=0，A表示设置的第一频控延迟链模块1的延迟链路模块9中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块2的延迟链路模块9中的数控延迟子单元的延迟选择器的大小；

所述计数器配置子模块54，用于根据粗延迟计算子模块51、细延迟计算子模块52和零延迟计算子模块53的计算结果分别对第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9中的每个数控延迟子单元的延迟选择器的值进行配置。

本发明具有以下优点：

1.分辨率高。本发明使用两个频率相近的时钟信号Fre_1和Fre_2，分别输出给两个频控延迟链模块中频控延迟控制模块的参考时钟，使两个频控延迟链模块中每级延迟器的延迟量tapA、tapB具有细微差别；由于本发明时间间隔产生系统的分辨率由延迟量tapA、tapB的差值决定，因此当延迟量tapA、tapB的差值非常小时，系统的分辨率很高。

2.系统稳定性好。本发明的数控延迟子单元内部每个延迟器的延迟量受频控延迟控制模块控制，由于频控延迟控制模块是由鉴相器、低通滤波器和压控延迟线组成的闭环负反馈模块，其参考时钟由高精度恒温系统时钟S_ref驱动，保证了数控延迟子单元的延迟精度不受器件制造工艺、工作时电压波动和温度变化的影响，实现的系统稳定性好。

3.性价比高。由于本发明采用价格相对比较低的FPGA芯片，而不是价格昂贵的ASIC器件实现高分辨的时间间隔产生系统，所以相比较而言，性价比高。

附图说明

附图1是本发明中基于FPGA的高分辨率时间间隔产生系统结构框图；

附图2是本发明中频控延迟控制模块和延迟链路模块的内部结构图；

附图3是本发明中每个数控延迟子单元的内部结构图；

附图4是本发明的时间间隔产生过程原理图。

具体实施方式

参照图1，基于FPGA的高分辨率时间间隔产生系统，包括上位机4和FPGA处理单元，FPGA处理单元中设有第一频控延迟链模块1和第二频控延迟链模块2、参考时钟产生模块3、数据处理模块5、输入脉冲信号产生模块6和间隔信号产生模块7。

所述的FPGA处理单元，选用但不限于Xilinx Virtex-4、Xilinx Virtex-5和XilinxVirtex-6系列的FPGA芯片，本发明选择Xilinx Virtex-5系列XC5VLX110T芯片作为一个实施例；

所述的第一频控延迟链模块1和第二频控延迟链模块2，均包括一个频控延迟控制模块8和一个延迟链路模块9，通过频控延迟控制模块8的参考时钟标定延迟链路模块9的每个数控延迟子单元内部的每个延迟器的延迟量。该频控延迟控制模块8，本发明选择FPGA中的延迟控制模块IDELAYCTRL作为一个实施例。该频控延迟控制模块8，包括鉴相器81，低通滤波器82和压控延迟线83，这三者组成一个闭环负反馈结构，用于根据对输入参考时钟的鉴相结果来动态调整电压控制信号，并由电压控制信号控制每个延迟器的延迟量，如图2所示。其中：鉴相器81，对输入参考时钟信号和经压控延迟线83延迟后的时钟信号相位进行比较，将比较结果输出给低通滤波器82；低通滤波器82，其内部电荷泵根据鉴相器81的输出结果对滤波器电容进行充放电来调整电压控制信号，将调整后的电压控制信号分别输出给压控延迟线83和延迟链路模块9的每个数字延迟子单元；该压控延迟线83，由64个延迟器级联而成，通过低通滤波器82输出的电压控制信号控制每个延迟器的延迟量，使得输入参考时钟在其一个时钟周期内经过压控延迟线83的64个延迟器，从而得到每个延迟器的延迟量tap为：

$\mathrm{tap}=\frac{1}{\mathrm{Fre}\×64},$

其中，Fre表示输入参考时钟信号的频率，175.0MHz≤Fre≤225.0MHz；该延迟链路模块9，由n个数控延迟子单元级联组成，其中1≤n≤240，每个数控延迟子单元包括64个延迟器和一个延迟选择器，通过设置延迟选择器的值来改变每个延迟单元的总延迟量。每个数控延迟子单元，本发明选择FPGA中的可编程输入输出单元IODELAY作为一个实施例。该64个延迟器依次级联，构成与频控延迟控制模块8的压控延迟线83相同的结构；由频控延迟控制模块8的低通滤波器82输出的同一电压控制信号控制这64个延迟器的延迟量，使得每个延迟器的延迟量与压控延迟线83的每个延迟器的延迟量均相等，如图3所示；该延迟选择器，分别与每个延迟器的输出相连，通过配置其内部计数器的值m来改变延迟器的输出级数，从而得到每个数字延迟子单元的总延迟量T_pdu：

T_pdu＝m×tap，0≤m≤63。

所述的参考时钟产生模块3，用于根据系统时钟信号S_ref通过FPGA内部的锁相环PLL倍频，产生第一频控延迟链模块1的参考时钟信号Fre_1和第二频控延迟链模块2的参考时钟信号Fre_2，并将该信号Fre_1输出给频控延迟链模块1中的频控延迟控制模块8，将该信号Fre_2输出给频控延迟链模块2中的频控延迟控制模块8，其中系统时钟信号S_ref是由外接高精度恒温时钟源提供，参考时钟信号Fre_1和参考时钟信号Fre_2分别控制第一频控延迟链模块1中的频控延迟控制模块8的压控延迟线83和第二频控延迟链模块2中的频控延迟控制模块8的压控延迟线83的每个延迟器的延迟量tapA，tapB为：

$\mathrm{tapA}=\frac{1}{\mathrm{Fre}\_1\×64},$

$\mathrm{tapB}=\frac{1}{\mathrm{Fre}\_2\×64}.$

所述的上位机4，用于把需要产生的时间间隔信号的数值T_in传递给FPGA中的数据处理模块5。

所述的数据处理模块5，用于根据输入的时间间隔信号的数值T_in计算需要给第一频控延迟链模块1的延迟链路模块9中的第i个数控延迟子单元的延迟选择器配置的数值A_i，需要给第二频控延迟链模块2的延迟链路模块9中的第i个数控延迟子单元的延迟选择器配置的数值B_i，其中0≤A_i，B_i≤63，并根据计算结果分别对第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9中的每个数控延迟子单元的延迟选择器进行配置。该数据处理模块5，包括粗延迟计算子模块51、细延迟计算子模块52、零延迟计算子模块53和计数器配置子模块54。其中：

该粗延迟计算子模块51用于计算产生时间间隔T_in需要设置为最大相对延迟量的数控延迟子单元的级数N₁：

$N_1=\frac{T_{\mathrm{in}}}{{\mathrm{\ΔT}}_{\max }},$

式中，ΔT_max＝A×tapA-B×tapB，表示每一级数控延迟子单元的最大相对延迟量，A=63，B=0，A表示设置的第一频控延迟链模块1的延迟链路模块9中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块2的延迟链路模块9中的数控延迟子单元的延迟选择器的大小；

该细延迟计算子模块52用于计算产生时间间隔T_in需要设置为最小相对延迟量的数控延迟子单元的级数N₂：

$N_2=\frac{T_{\mathrm{in}}-N_1{\×\mathrm{\ΔT}}_{\max }}{{\mathrm{\ΔT}}_{\min }},$

式中，ΔT_min＝A×tapA-B×tapB，表示每一级数控延迟子单元的最小相对延迟量，A=1，B=1，A表示设置的第一频控延迟链模块1的延迟链路模块9中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块2的延迟链路模块9中的数控延迟子单元的延迟选择器的大小；

该零延迟计算子模块53，用于计算当N₁+N₂＜N时产生时间间隔T_in需要设置为零相对延迟量ΔT₀的数控延迟子单元的级数N₃：

N₃＝N-N₁-N₂，

式中，N表示第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9的数控延迟单元的总级数，ΔT₀＝A×tapA-B×tapB，表示每一级数控延迟子单元的零相对延迟量，A=0，B=0，A表示设置的第一频控延迟链模块1的延迟链路模块9中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块2的延迟链路模块9中的数控延迟子单元的延迟选择器的大小；

该计数器配置子模块54，用于根据粗延迟计算子模块51、细延迟计算子模块52和零延迟计算子模块53的计算结果分别对第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9的每个数控延迟子单元的延迟选择器的值进行配置。

所述的脉冲信号产生模块6，用于产生输入脉冲信号Start_in，并同时输出给第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9，分别产生两路延迟输出脉冲信号。

所述的间隔产生模块7，用于产生两路延迟输出脉冲信号的相对延迟间隔信号，该相对延迟间隔信号即为这两个频控延迟链模块所产生的时间间隔信号T_in：

$T_{\mathrm{in}}={\mathrm{\Σ}}_{i=1}^N(A_i\mathrm{tapA}-B_i\mathrm{tapB});$

该间隔产生模块7的工作模式分为两种，一种是同步模式，另一种是异步模式。在同步模式下，其复位端和置位端输入同步信号，在时钟信号和输入信号的控制下工作；在异步模式下，其复位端和置位端输入非同步信号，在复位端信号和置位端信号上升沿的触发下改变输出端的信号电平，在复位端信号的上升沿触发下输出端输出低电平，在置位端信号的上升沿触发下输出端输出高电平。该间隔产生模块7，本发明选择FPGA中的D触发器作为一个实施例。

参照图4，本发明的时间间隔产生过程如下：

首先，通过使用FPGA开发工具ISE中的用户约束文件UCF分别对第一频控延迟链模块1的延迟链路模块9的N级数控延迟子单元和第二频控延迟链模块2的延迟链路模块9的N级数控延迟子单元进行位置约束，即把第一频控延迟链模块1的延迟链路模块9的n个级联的数控延迟子单元的位置编号依次约束为X0Y0～X0Yn-1，第二频控延迟链模块2的延迟链路模块9的n个级联的数控延迟子单元的位置编号依次约束为X1Y0～X1Yn-1，其中1≤n≤240；采用FPGA Editor的手动布线来调整每个数控延迟子单元之间的布线长度，使第一频控延迟链模块1和第二频控延迟链模块2中两级数控延迟子单元之间的布线延迟量相等，即

TA_wire＝TB_wire，

其中TA_wire为第一频控延迟链模块1的延迟链路模块9的相邻两个数控延迟子单元之间的布线延迟量，TB_wire为第二频控延迟链模块2的延迟链路模块9的相邻两个数控延迟子单元之间的布线延迟量；

然后，由粗延迟计算子模块51计算产生时间间隔T_in需要设置为最大相对延迟量的数控延迟子单元的级数N₁；由细延迟计算子模块52计算产生时间间隔T_in需要设置为最小相对延迟量的数控延迟子单元的级数N₂；由零延迟计算子模块53计算产生时间间隔T_in需要设置为零相对延迟量的数控延迟子单元的级数N₃；由计数器配置子模块54根据粗延迟计算子模块51、细延迟计算子模块52和零延迟计算子模块53的计算结果对第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9的N级数控延迟子单元进行如下设置：

将第1级到第N₁级数控延迟子单元均设置为最大延迟相对量，即将第一频控延迟链模块1和第二频控延迟链模块2的数控延迟子单元的延迟选择器分别配置为A_i=63，B_i=0，1≤i≤N₁；

将第(N₁+1)级到第(N₁+N₂)级数控延迟子单元均设置为最小相对延迟量，即将第一频控延迟链模块1和第二频控延迟链模块2的数控延迟子单元的延迟选择器分别配置为A_i=B_i=1，N₁+1≤i≤N₁+N₂；

将第N₃级到第N级数控延迟子单元均设置为零相对延迟量，即将第一频控延迟链模块1和第二频控延迟链模块2的数控延迟子单元的延迟选择器分别配置为A_i=B_i=0，N₃≤i≤N；

接着，由输入脉冲信号产生模块6产生输入脉冲信号分两路进入第一频控延迟链模块1和第二频控延迟链模块2，经过计数器配置子模块54配置完成的N级数控延迟子单元，分别产生第一频控延迟链模块1和第二频控延迟链模块2延迟输出脉冲信号；

最后，由第一频控延迟链模块1输出脉冲信号给间隔产生模块7的复位端CLR，第二频控延迟链模块2输出脉冲信号给间隔产生模块7的置位端RST，此时由于间隔产生模块7的复位端信号和置位端信号具有相对延迟，即为非同步信号，间隔产生模块7工作在异步模式下，其工作过程如下：

间隔产生模块7的输出端初始为低电平，在第二频控延迟链模块2的输出脉冲信号的上升沿触发下间隔产生模块7的输出端由低电平变为高电平，在第一频控延迟链模块1的输出脉冲信号的上升沿触发下间隔产生模块7的输出端由高电平变为低电平；

工作结束后间隔产生模块7的输出端为一个短脉冲信号，该短脉冲信号即为第一频控延迟链模块1和第二频控延迟链模块2的输出脉冲信号的相对延迟间隔信号，该相对延迟间隔信号即为所需要产生的时间间隔信号T_in：

$T_{\mathrm{in}}={\mathrm{\Σ}}_{i=1}^N(A_i\mathrm{tapA}-B_i\mathrm{tapB}),$

式中，N表示第一频控延迟链模块1的延迟链路模块9和第二频控延迟链模块2的延迟链路模块9的数控延迟单元的总级数，A表示第一频控延迟链模块1的延迟链路模块9中数控延迟子单元的延迟选择器的大小，B表示第二频控延迟链模块2的延迟链路模块9中数控延迟子单元的延迟选择器的大小，tapA表示第一频控延迟链模块1的频控延迟控制模块8的压控延迟线83的每个延迟器的延迟量，tapB表示第一频控延迟链模块2的频控延迟控制模块8的压控延迟线83的每个延迟器的延迟量。

Claims (5)

1.一种高分辨率时间间隔产生系统，包括上位机和FPGA处理单元，FPGA处理单元中设有两个频控延迟链模块、参考时钟产生模块、数据处理模块、输入脉冲信号产生模块和间隔信号产生模块，其特征在于：

两个频控延迟链模块（1和2），均包括一个频控延迟控制模块（8）和一个延迟链路模块（9），由频控延迟控制模块（8）的参考时钟来标定延迟链路模块（9）的每个数控延迟子单元内部每个延迟器的延迟量；

参考时钟产生模块（3），用于根据系统时钟信号S_ref通过FPGA内部的锁相环PLL倍频，产生频控延迟链模块（1）的参考时钟信号Fre_1和频控延迟链模块（2）的参考时钟信号Fre_2，并将信号Fre_1输出给频控延迟链模块（1）中的频控延迟控制模块（8），将信号Fre_2输出给频控延迟链模块（2）中的频控延迟控制模块（8）；

上位机（4），用于把需要产生的时间间隔信号的数值T_in传递给FPGA中的数据处理模块（5）；

数据处理模块（5），用于根据输入的时间间隔信号的数值T_in计算需要给第一频控延迟链模块（1）的延迟链路模块（9）中的第i个数控延迟子单元的延迟选择器配置的数值A_i，需要给第二频控延迟链模块（2）的延迟链路模块（9）中的第i个数控延迟子单元的延迟选择器配置的数值B_i，其中0≤A_i，B_i≤63，并根据计算结果分别对两个频控延迟链模块（1和2）中延迟链路模块（9）的每个数控延迟子单元的延迟选择器进行配置；

输入脉冲信号产生模块（6），用于产生输入脉冲信号，并同时输出给频控延迟链模块（1）的延迟链路模块（9）和频控延迟链模块（2）的延迟链路模块（9），分别产生两路延迟输出脉冲信号；

间隔信号产生模块（7），用于产生两路延迟输出脉冲信号的相对延迟间隔信号，该相对延迟间隔信号即为需要产生的时间间隔信号T_in：

$T_{\mathrm{in}}={\mathrm{\Σ}}_{i=1}^N(A_i\mathrm{tapA}-B_i\mathrm{tapB}),$

其中tapA、tapB分别表示第一频控延迟链模块（1）中频控延迟控制模块（8）的压控延迟线（83）和第二频控延迟链模块（2）中频控延迟控制模块（8）的压控延迟线（83）的每个延迟器的延迟量：

$\mathrm{tapA}=\frac{1}{{\mathrm{Fre}}_1\×64},$

$\mathrm{tapB}=\frac{1}{\mathrm{Fre}\_2\×64}.$

2.根据权利要求1中所述的高分辨率时间间隔产生系统，其特征在于：频控延迟控制模块（8），包括鉴相器（81）、低通滤波器（82）和压控延迟线（83），这三者组成一个闭环负反馈结构，用于根据对输入参考时钟的鉴相结果来动态调整电压控制信号，并由电压控制信号控制每个延迟器的延迟量。

3.根据权利要求1中所述的高分辨率时间间隔产生系统，其特征在于：延迟链路模块（9），由n个数控延迟子单元级联组成，其中1≤n≤240，每个数控延迟子单元通过配置内部延迟选择器的大小改变其总延迟量。

4.根据权利要求1中所述的高分辨率时间间隔产生系统，其特征在于：两个频控延迟链模块（1和2）的延迟链路模块（9）中n个数控延迟子单元相互平行排列，即频控延迟链模块（1）的延迟链路模块（9）中n个数控延迟子单元和频控延迟链模块（2）的延迟链路模块（9）中n个数控延迟子单元相互平行排列；两个频控延迟链模块（1和2）的延迟链路模块（9）中数控延迟子单元之间的布线延迟量相等，即频控延迟链模块（1）的延迟链路模块（9）中n个数控延迟子单元之间的布线延迟量和频控延迟链模块（2）的延迟链路模块（9）中n个数控延迟子单元之间的布线延迟量相等。

5.根据权利要求1中所述的高分辨率时间间隔产生系统，其特征在于数据处理模块（5），包括粗延迟计算子模块（51）、细延迟计算子模块（52）、零延迟计算子模块（53）和计数器配置子模块（54）：

所述粗延迟计算子模块（51），用于计算产生时间间隔T_in需要设置为最大相对延迟量ΔT_max的数控延迟子单元的级数N₁：

$N_1=\frac{T_{\mathrm{in}}}{{\mathrm{\ΔT}}_{\max }},$

其中，ΔT_max=A×tapA-B×tapB，表示两个频控延迟链模块（1和2）中一级数控延迟子单元的最大相对延迟量，A=63，B=0，A表示设置的第一频控延迟链模块（1）的延迟链路模块（9）中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块（2）的延迟链路模块（9）中的数控延迟子单元的延迟选择器的大小；

所述细延迟计算子模块（52），用于计算产生时间间隔T_in需要设置为最小相对延迟量ΔT_min的数控延迟子单元的级数N₂：

$N_2=\frac{T_{\mathrm{in}}-N_1{\×\mathrm{\ΔT}}_{\max }}{{\mathrm{\ΔT}}_{\min }},$

其中，ΔT_min=A×tapA-B×tapB，表示两个频控延迟链模块（1和2）中一级数控延迟子单元的最小相对延迟量，A=1，B=1，A表示设置的第一频控延迟链模块（1）的延迟链路模块（9）中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块（2）的延迟链路模块（9）中的数控延迟子单元的延迟选择器的大小；

所述零延迟计算子模块（53），用于计算当N₁+N₂＜N时产生时间间隔T_in需要设置为零相对延迟量ΔT₀的数控延迟子单元的级数N₃：

N₃＝N-N₁-N₂，

其中，N表示第一频控延迟链模块（1）的延迟链路模块（9）和第二频控延迟链模块（2）的延迟链路模块（9）的数控延迟单元的总级数，ΔT₀=A×tapA-B×tapB，表示两个频控延迟链模块（1和2）中一级数控延迟子单元的零相对延迟量，A=0，B=0，A表示设置的第一频控延迟链模块（1）的延迟链路模块（9）中的数控延迟子单元的延迟选择器的大小，B表示设置的第二频控延迟链模块（2）的延迟链路模块（9）中的数控延迟子单元的延迟选择器的大小；

所述计数器配置子模块（54），用于根据粗延迟计算子模块（51）、细延迟计算子模块（52）和零延迟计算子模块（53）的计算结果分别对第一频控延迟链模块（1）的延迟链路模块（9）和第二频控延迟链模块（2）的延迟链路模块（9）中的每个数控延迟子单元的延迟选择器的值进行配置。

Images