CN105932988B - 一种可编程皮秒级延时脉冲产生装置及方法 - Google Patents

Abstract

本发明公开了一种可编程皮秒级延时脉冲产生装置及方法，该装置的粗延时产生模块在系统时钟下运行，对系统时钟进行计数，并分别产生脉冲宽度为系统时钟周期的起始脉冲信号和粗延时脉冲信号，细延时产生模块为具有多个抽头输入和对应的抽头选择输入的信号延迟链，粗延时脉冲通过全局时钟驱动网络模块送入信号延迟链的各个抽头输入；细延时编程模块根据所需细延时产生相应的独热码送到信号延迟链的各个抽头选择输入，进而控制粗延时脉冲是否经过信号延迟链上的各细延时单元，并在信号延迟链的尾端输出结束脉冲。本发明通过细延时编程模块对细延时产生模块的控制，将粗延时脉冲信号通过信号延迟链可实现十皮秒的精确延时，延时动态范围可达数秒。

Description

一种可编程皮秒级延时脉冲产生装置及方法

技术领域

本发明涉及精密时间延迟与测量技术领域，更特别的，本发明涉及一种可编程皮秒级延时脉冲产生装置及方法。

背景技术

对于延时脉冲发生器经常在高精度的触发同步和时间-数字转换器的定标中使用，同时在自动化测试仪器领域也有着广泛的应用。而精密时间延迟在航天领域、空间研究领域、通信、生物医药、地球动力学、相对论研究等等诸多领域有着重要的应用，例如：空间高能粒子谱仪和等离子体谱仪的飞行时间测量系统、飞行时间质谱仪、卫星高度计、空间测距仪、空间遥测、量子通讯领域中的时间定标等等。精密时间延迟技术的应用已经深入到人们社会生活的方方面面。

目前的延时电路主要分为模拟延时电路与数字延时电路，模拟延时电路由于利用模拟器件产生延时，具有系统固有延时大、延时固定以及延时精度差等缺点，从而限制了它的应用；而数字延时电路具有延时精度高、时间可编程等优点，但是目前只能用专用延时芯片来实现，然而专用可编程延时芯片价格比较昂贵，功能和模式比较单一，给电路设计带来不便。

发明内容

本发明的目的在于提供一种可编程皮秒级延时脉冲产生装置及方法，基于FPGA进行设计以实现皮秒级可编程的延时脉冲，延时精度高，且延时动态范围大，适用于数字电路中的各种延时需求。

为达到上述目的，本发明提供了以下技术方案：

本发明公开了一种可编程皮秒级延时脉冲产生装置，基于FPGA现场可编程逻辑器件，该装置包括：系统时钟分发模块、粗延时产生模块、全局时钟驱动网络模块、细延时产生模块以及细延时编程模块，其中，

所述系统时钟分发模块用于向系统其他模块提供系统时钟；

所述粗延时产生模块由所述系统时钟驱动，用于对所述系统时钟进行循环计数，并根据所需粗延时输出相互延迟为N(N≥0)个系统时钟周期的起始脉冲信号和粗延时脉冲信号；

所述细延时产生模块为具有多个抽头输入和对应抽头选择输入的信号延迟链，用于对所述粗延时脉冲信号进行延时传输，并输出结束脉冲信号；

所述全局时钟驱动网络模块用于将所述粗延时脉冲信号传输至所述信号延迟链的各个抽头；

所述细延时编程模块用于根据所需细延时控制所述信号延迟链的各个抽头的通断，确定输出的结束脉冲信号相对于粗延时脉冲信号在所述信号延迟链上的延迟路径。

优选的，所述现场可编程逻辑器件为Kintex-7、Virtex-7、Artix-7、Virtex-5或Virtex-6等系列器件。

其中，所述系统时钟分发模块由外部晶振提供的时钟驱动，且提供的所述系统时钟的频率倍频至500MHz。

其中，所述粗延时产生模块输出的所述起始脉冲信号和所述粗延时脉冲信号以及经过所述信号延迟链后输出的所述结束脉冲信号的脉冲宽度均为1个系统时钟周期。

其中，所述信号延迟链通过49个进位原语CARRY4单元串联构成，用来覆盖1个系统时钟周期，且所述信号延迟链不超过一个时钟域的高度。

优选的，所述CARRY4单元由4个进位选择器串联组成。

优选的，所述CARRY4单元包括4个抽头输入、4个抽头选择输入、1个上级进位输入、1个下级进位输出。

其中，所述全局时钟驱动网络是通过调用全局时钟资源BUFG来对粗延时脉冲进行驱动和扇出到信号延迟链的196个抽头输入，所述BUFG单元为全局缓冲单元，其中，所述BUFG到信号延迟链抽头输入的配置方式为0位BUFG扇出到各偶数位的所述CARRY4单元的抽头输入，1位BUFG扇出到各奇数位的所述CARRY4单元的抽头输入。

其中，所述细延时编程模块根据所需的细延时生成表示抽头送入所述信号延迟链位置的独热码，再将所述独热码送入所述信号延迟链上各CARRY4单元的抽头选择输入，决定信号延迟链上有效的延迟路径。

本发明在上述公开的一种可编程皮秒级延时脉冲产生装置基础上，还公开了一种可编程皮秒级延时脉冲产生方法，基于上述所述的可编程皮秒级延时脉冲产生装置，该装置包括：系统时钟分发模块、粗延时产生模块、全局时钟驱动网络模块、细延时产生模块以及细延时编程模块，该方法包括：

所述系统时钟分发模块向系统其他模块提供系统时钟；

所述粗延时产生模块对所述系统时钟进行循环计数，并根据所需粗延时输出相互延迟为N(N≥0)个系统时钟周期的起始脉冲信号和粗延时脉冲信号；

所述细延时产生模块为具有多抽头的信号延迟链，对所述粗延时脉冲信号进行延时传输，并在链尾输出结束脉冲信号；

所述全局时钟驱动网络模块将所述粗延时脉冲信号传输至所述信号延迟链的各个抽头；

所述细延时编程模块据所需细延时控制所述信号延迟链的各个抽头的通断，确定输出的结束脉冲在所述信号延迟链上经过的延迟路径。

经由上述的技术方案可知，与现有技术相比，本发明公开了一种可编程皮秒级延时脉冲产生装置及方法，该延时脉冲产生装置包括：系统时钟分发模块、粗延时产生模块、全局时钟驱动网络模块、细延时产生模块以及细延时编程模块，粗延时产生模块在系统时钟下运行，对系统时钟进行计数，并分别产生脉冲宽度为系统时钟周期的起始脉冲信号和粗延时脉冲信号，起始脉冲信号和粗延时脉冲信号之间的延时为N(N≥0)个系统时钟周期，细延时产生模块为具有多个抽头输入和对应的抽头选择输入的信号延迟链，粗延时脉冲通过全局时钟驱动网络模块送入信号延迟链的各个抽头输入；细延时编程模块根据所需细延时产生相应的独热码送到信号延迟链的各个抽头选择输入，进而控制粗延时脉冲是否经过信号延迟链上的各细延时单元，并在信号延迟链的尾端输出结束脉冲。本发明通过细延时编程模块对细延时产生模块的控制，将粗延时脉冲信号通过信号延迟链可实现十皮秒的精确延时，延时动态范围可达数秒。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例公开的一种可编程皮秒级延时脉冲产生装置结构示意图；

图2为本发明实施例中延时脉冲产生的主要原理示意图；

图3为本发明实施例中提到的CARRY4的结构示意图；

图4为本发明实施例公开的一种可编程皮秒级延时脉冲产生方法流程示意图；

图5为本发明实施例中起始脉冲延迟单元ODLEAYE2输入输出示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅附图1，图1为本发明实施例公开的一种可编程皮秒级延时脉冲产生装置结构示意图。本发明实施例公开了一种可编程皮秒级延时脉冲产生装置，基于FPGA现场可编程逻辑器件，该装置包括：系统时钟分发模块101、粗延时产生模块102、全局时钟驱动网络模块103、细延时产生模块104以及细延时编程模块105，其中，

系统时钟分发模块101用于向系统其他模块提供系统时钟；粗延时产生模块102由系统时钟驱动，用于对系统时钟进行循环计数，并根据所需粗延时输出相互延迟为N(N≥0)个系统时钟周期的起始脉冲信号和粗延时脉冲信号；细延时产生模块104为具有多个抽头输入和对应抽头选择输入的信号延迟链，用于对粗延时脉冲信号进行延时传输，并输出结束脉冲信号；全局时钟驱动网络模块103用于将粗延时脉冲信号传输至信号延迟链的各个抽头；细延时编程模块105用于根据所需细延时控制信号延迟链的各个抽头的通断，确定输出的结束脉冲在所述信号延迟链上经过的延迟路径。

系统时钟分发模块101、粗延时产生模块102、全局时钟驱动网络模块103、细延时产生模块104以及细延时编程模块105均在FPGA(Field-Programmable Gate Array)，即现场可编程逻辑器件)内部实现。

时间间隔总是可以划分为粗延时和细延时两部分，粗延时就是指N(N≥0)个粗时钟周期，而细延时可以由M(M≥1)个细延时单元构成。具体的，延时脉冲产生的主要原理如图2所示。一旦对系统时钟也就是图中的粗时钟开始进行计数，第一个脉冲信号，即起始脉冲将被产生；经过N(N≥0)个系统时钟周期后，粗延时产生模块将会产生一个粗延时脉冲并送入信号延迟链进行传播；信号延迟链尾端将输出第二个脉冲，也就是结束脉冲，结束脉冲与粗延时脉冲间的延时即为图中所示的细延时，也就是粗延时脉冲传递到结束脉冲在信号延迟链上所经过的M(M≥1)个细延迟单元。

优选的，本实施方式选用现场可编程逻辑器件为Xilinx公司的Kintex-7系列的XC7K325T，软件环境为Xilinx ISE，且也可以选用Virtex-7或Artix-7等系列器件，另外，也可以选用其他7系列FPGA或者Virtex-5、Virtex-6等系列FPGA。

优选的，本实施方式的系统时钟分发模块由外部晶振提供的时钟驱动，并将系统时钟倍频至500MHz。

优选的，本实施方式的粗延时产生模块输出的起始脉冲信号和粗延时脉冲信号以及经过信号延迟链后输出的结束脉冲信号的脉冲宽度为1个系统时钟周期。

优选的，本实施方式的信号延迟链通过49个进位原语CARRY4单元串联构成，用来覆盖1个系统时钟周期，且信号延迟链不超过一个时钟域的高度。

其中，本实施方式的CARRY4单元由4个进位选择器组成，包括4个抽头输入、4个抽头选择输入、1个上级进位输入、1个下级进位输出。

具体的，在FPGA中细延时单元可以通过多种方式或结构实现，例如锁相环的使用、级联链和进位链的构建。锁相环可以通过相位调制来实现不同的延时，但它不适用于本设计，因为锁相环本身所能提供的延时单元是有限的。级联链的延时单元本身延时仅仅达到亚纳秒量级，而且并不是所有的FPGA内部都存在级联链。进位链作为快速运算所必需的逻辑结构，在绝大多数FPGA中存在；而且进位单元的延时基本都固定在10ps量级。因此，为了保证整个延时脉冲产生装置的最小延时精度，选择使用进位单元作为细延时单元。

和大多数Xilinx FPGA器件一样，可配置逻辑模块CLB是Xilinx 7系列FPGA的主要逻辑资源。一个CLB包含两个Slice，Slice是实现时序和组合电路的基本单元。每个Slice均包含4个查找表(Look-Up Table，LUT)和快速进位逻辑。快速进位逻辑由4个进位选择器和4个异或门组成，同时快速进位逻辑与4个LUT进行连接以实现快速算术操作。作为快速进位逻辑的原语，CARRY4可以通过LOC语句设置到Xilinx 7系列FPGA内部的任何一个Slice。图3显示的是CARRY4的结构。

如图3所示，每个CARRY4单元由4个进位选择器组成，每个CARRY4单元拥有4个抽头输入、4个抽头选择输入、1个上级进位输入(CIN输入)、1个下级进位输出(COUT输出)。

具体的，对于信号延迟链的生成，通过将CARRY4的COUT输出连接到FPGA中同一列上一行的CARRY4的CIN输入，就可以将进位逻辑一个一个串联起来，形成信号延迟链。信号延迟链的延时长度需要覆盖一个系统时钟周期，设计中实例化了49个CARRY4单元，这里是考虑到不使信号延迟链的布线跨越时钟域(一个时钟域占据50个CLB行数)。根据模拟信号延迟链最大延时为2.134ns，足以覆盖系统时钟周期2ns。由于信号延迟链由49个CARRY4单元串联生成，因此信号延迟链具有196个抽头输入和196个相对应的抽头选择输入。结束脉冲由信号延迟链尾端，也就是在信号延迟链最顶端的CARRY4的COUT输出。

优选的，本实施方式的全局时钟驱动网络模块为通过调用全局时钟资源BUFG对粗延时产生模块进行驱动，并将粗延时脉冲信号传输到信号延迟链的196个抽头输入，BUFG单元为全局缓冲单元。

其中，本实施方式的BUFG单元到信号延迟链抽头输入的配置方式为0位的BUFG单元的输出连接到各偶数位的CARRY4单元的抽头输入，1位的BUFG单元的输出连接到各奇数位的CARRY4单元的抽头输入。

具体的，对于全局时钟驱动网络模块传输，为了使结束脉冲和粗延时脉冲之间的细延时能够均匀地覆盖整条信号延迟链的延时，需要将粗延时脉冲送入信号延时链上的196个抽头输入，同时不引入额外的走线延时和传输分布延时。为此系统使用全局时钟驱动网络来传输粗延时脉冲。FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。BUFG原语是Xilinx 7系列FPGA内部的全局缓冲单元，可以用来驱动高扇出、有着低延时差异要求的内部信号，其输出到达FPGA内部的IOB、CLB、选择性块RAM的时延和抖动最小。另外设计中实例化了两个BUFG单元来对粗延时脉冲进行驱动传输，而且BUFG单元到信号延迟链抽头输入的配置方式为0位BUFG单元的输出连接到各偶数位的CARRY4单元的抽头输入，1位BUFG单元的输出连接到各奇数位的CARRY4单元的抽头输入，这样是为了FPGA内部布局布线的考虑，使得各抽头输入之间不会引入额外的走线延时。

优选的，本实施方式的细延时编程模块根据所需的细延时生成表示抽头送入信号延迟链位置的独热码，再将独热码送入信号延迟链上各CARRY4单元的抽头选择输入，决定信号延迟链上有效的延迟路径。

本发明实施例公开了一种可编程皮秒级延时脉冲产生装置，该延时脉冲产生装置包括：系统时钟分发模块、粗延时产生模块、全局时钟驱动网络模块、细延时产生模块以及细延时编程模块，粗延时产生模块在系统时钟下运行，对系统时钟进行计数，并分别产生脉冲宽度为系统时钟周期的起始脉冲信号和粗延时脉冲信号，起始脉冲信号和粗延时脉冲信号之间的延时为N(N≥0)个系统时钟周期，细延时产生模块为具有多个抽头输入和对应的抽头选择输入的信号延迟链，粗延时脉冲通过全局时钟驱动网络模块送入信号延迟链的各个抽头输入；细延时编程模块根据所需细延时产生相应的独热码送到信号延迟链的各个抽头选择输入，进而控制粗延时脉冲是否经过信号延迟链上的各细延时单元，并在信号延迟链的尾端输出结束脉冲。本发明通过细延时编程模块对细延时产生模块的控制，将粗延时脉冲信号通过信号延迟链可实现十皮秒的精确延时，延时动态范围可达数秒，另外，本发明使用FPGA设计实现，具有很高的精确度和较好的适用性。

请参阅附图4，图4为本发明实施例公开的一种可编程皮秒级延时脉冲产生方法流程示意图。本发明在上述公开的装置的基础上，还公开了一种可编程皮秒级延时脉冲产生方法，该方法基于上述公开的装置，该装置包括：系统时钟分发模块、粗延时产生模块、全局时钟驱动网络模块、细延时产生模块以及细延时编程模块，该方法具体包括如下步骤：

S401、系统时钟分发模块向系统其他模块提供系统时钟。

具体的，对于系统时钟生成，本发明应用实例采用500MHz系统时钟，可以采用FPGA的时钟管理块来完成，在Xilinx的FPGA中有混合模式时钟管理器MMCM。Xilinx 7系列FPGA的MMCM在任意方向上都有着相当不错的相移能力，并且可以在动态相移模式中使用。本发明应用实例中，MMCM采用Xilinx功能模块Coregen中的Clocking部件Clocking Wizard进行例化，MMCM时钟输入为片外200MHz差分时钟，VCO振荡频率为1000MHz，输出的时钟相位为0.000，频率为500MHz，作为系统时钟。为减少时钟到系统中各模块的延时不一致性，系统时钟走FPGA的全局时钟线，设计中使用全局缓冲资源BUFG来驱动系统时钟，这一过程是例化后自动完成的，且BUFG的位置将被固定。

S402、粗延时产生模块对系统时钟进行循环计数，并根据所需粗延时输出相互延迟为N(N≥0)个系统时钟周期的起始脉冲信号和粗延时脉冲信号。

具体的，对于系统时钟计数产生，粗延时粗延时产生模块工作在500MHz系统时钟下，对系统时钟进行循环同步计数。粗时钟计数器位数为32位，因此粗延时的动态范围可以达到8s。粗时钟计数器的输出分别送到比较值为1和N+1(N≥0)的相等型数值比较器，两个数值比较器的输出分别为起始脉冲和粗延时脉冲。也就是在粗时钟计数器使能的第一个系统时钟上升沿输出起始脉冲，再经过N(N≥0)个系统时钟周期后，输出粗延时脉冲，粗延时脉冲相对于起始脉冲的延时就是所需要的粗延时，即N(N≥0)个系统时钟周期。同时为了防止计数器各位翻转不同步所造成的输出端毛刺，两个数值比较器均设置为与系统时钟同步。

S403、细延时产生模块为具有多抽头的信号延迟链，对粗延时脉冲信号进行延时传输，并在链尾输出结束脉冲信号。

S404、全局时钟驱动网络模块将粗延时脉冲信号传输至信号延迟链的各个抽头。

S405、细延时编程模块据所需细延时控制信号延迟链的各个抽头的通断，确定输出的结束脉冲在所述信号延迟链上经过的延迟路径。

细延时编程模块根据所需要的细延时生成一个表示抽头送入信号延迟链位置的196位独热码，再将该独热码送入信号延迟链上的196个抽头选择输入，改变信号延迟链上的各细延迟单元的通断，进而改变粗延时脉冲到最终输出的延时脉冲之间在信号延迟链上经过的延迟路径，也就是改变了所经过细延时单元的个数M(M≥1)，使得能够可编程地改变细延时。

对于起始脉冲和结束脉冲输出，起始脉冲和粗延时脉冲均为相等型数值比较器的输出，因此其输出脉冲宽度均为1个系统时钟周期。而结束脉冲是由粗延时脉冲经过BUFG单元传输并经过信号延迟链延时传输进行输出的，其输出脉冲宽度在传输过程并未发生改变，也可视为1个系统时候周期。为了减少系统的最小固有延时，需要使起始脉冲经过一定的延时再输出，这一部分的延时由系统内部的走线方式决定，并且对于同样的工作条件来说基本是不变的。因此在起始脉冲输出端加入了ODELAYE2单元(输出型固定或可变延时单元)来对系统的固有延时进行修正。ODLEAYE2单元的输入、输出可参考图5。

本发明实施例公开了一种可编程皮秒级延时脉冲产生方法，基于上述提供的一种可编程皮秒级延时脉冲产生装置，该方法将延时分为粗延时和细延时两部分，其中粗延时通过对系统时钟进行计数实现，其时间跨度以系统时钟周期为最小单位；而细延时由多个组成信号延迟链的细延迟单元串联实现，其步长为10ps，通过细延时编程模块产生的位置独热码来改变信号延迟链上的各细延迟单元的通断，进而改变经过粗延时的脉冲到最终输出的延时脉冲之间在信号延迟链上经过的延迟路径以实现可编程延时。粗延时与细延时结合，可实现十皮秒的精确延时，延时动态范围可达数秒。

综上所述，本发明公开了一种可编程皮秒级延时脉冲产生装置及方法，该装置的粗延时产生模块在系统时钟下运行，对系统时钟进行计数，并分别产生脉冲宽度为系统时钟周期的起始脉冲信号和粗延时脉冲信号，细延时产生模块为具有多个抽头输入和对应的抽头选择输入的信号延迟链，粗延时脉冲通过全局时钟驱动网络模块送入信号延迟链的各个抽头输入；细延时编程模块根据所需细延时产生相应的独热码送到信号延迟链的各个抽头选择输入，进而控制粗延时脉冲是否经过信号延迟链上的各细延时单元，并在信号延迟链的尾端输出结束脉冲。本发明通过细延时编程模块对细延时产生模块的控制，将粗延时脉冲信号通过信号延迟链可实现十皮秒的精确延时，延时动态范围可达数秒，另外，本发明使用FPGA设计实现，具有很高的精确度和较好的适用性。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种可编程皮秒级延时脉冲产生装置，其特征在于，基于FPGA现场可编程逻辑器件，该装置包括：系统时钟分发模块、粗延时产生模块、全局时钟驱动网络模块、细延时产生模块以及细延时编程模块，其中，

所述系统时钟分发模块用于向系统其他模块提供系统时钟；

所述粗延时产生模块由所述系统时钟驱动，用于对所述系统时钟进行循环计数，并根据所需粗延时输出相互延迟为N(N≥0)个系统时钟周期的起始脉冲信号和粗延时脉冲信号；

所述细延时产生模块为具有多个抽头输入和对应抽头选择输入的信号延迟链，用于对所述粗延时脉冲信号进行延时传输，并输出结束脉冲信号；

所述全局时钟驱动网络模块用于将所述粗延时脉冲信号传输至所述信号延迟链的各个抽头；

所述细延时编程模块用于根据所需细延时控制所述信号延迟链的各个抽头的通断，确定输出的结束脉冲信号相对于粗延时脉冲信号在所述信号延迟链上的延迟路径。

2.根据权利要求1所述的装置，其特征在于，所述现场可编程逻辑器件为Kintex-7、Virtex-7、Artix-7、Virtex-5或Virtex-6等系列器件。

3.根据权利要求1所述的装置，其特征在于，所述系统时钟分发模块由外部晶振提供的时钟驱动，且提供的所述系统时钟的频率倍频至500MHz。

4.根据权利要求1所述的装置，其特征在于，所述粗延时产生模块输出的所述起始脉冲信号和所述粗延时脉冲信号以及经过所述信号延迟链后输出的所述结束脉冲信号的脉冲宽度均为1个系统时钟周期。

5.根据权利要求1所述的装置，其特征在于，所述信号延迟链通过49个进位原语CARRY4单元串联构成，用来覆盖1个系统时钟周期，且所述信号延迟链不超过一个时钟域的高度。

6.根据权利要求5所述的装置，其特征在于，所述CARRY4单元由4个进位选择器串联组成。

7.根据权利要求5所述的装置，其特征在于，所述CARRY4单元包括4个抽头输入、4个抽头选择输入、1个上级进位输入、1个下级进位输出。

8.根据权利要求7所述的装置，其特征在于，所述全局时钟驱动网络为通过调用全局时钟资源BUFG来对粗延时脉冲进行驱动和扇出到信号延迟链的196个抽头输入，所述BUFG单元为全局缓冲单元，其中，所述BUFG到信号延迟链抽头输入的配置方式为0位BUFG扇出到各偶数位的所述CARRY4单元的抽头输入，1位BUFG扇出到各奇数位的所述CARRY4单元的抽头输入。

9.根据权利要求8所述的装置，其特征在于，所述细延时编程模块根据所需的细延时生成表示抽头送入所述信号延迟链位置的独热码，再将所述独热码送入所述信号延迟链上各CARRY4单元的抽头选择输入，决定信号延迟链上有效的延迟路径。

10.一种可编程皮秒级延时脉冲产生方法，其特征在于，基于上述权利要求1-9任意一项所述的可编程皮秒级延时脉冲产生装置，该装置包括：系统时钟分发模块、粗延时产生模块、全局时钟驱动网络模块、细延时产生模块以及细延时编程模块，该方法包括：

所述系统时钟分发模块向系统其他模块提供系统时钟；

所述粗延时产生模块对所述系统时钟进行循环计数，并根据所需粗延时输出相互延迟为N(N≥0)个系统时钟周期的起始脉冲信号和粗延时脉冲信号；

所述细延时产生模块为具有多抽头的信号延迟链，对所述粗延时脉冲信号进行延时传输，并在链尾输出结束脉冲信号；

所述全局时钟驱动网络模块将所述粗延时脉冲信号传输至所述信号延迟链的各个抽头；

所述细延时编程模块根据所需细延时控制所述信号延迟链的各个抽头的通断，确定输出的结束脉冲相对于粗延时脉冲信号在所述信号延迟链上经过的延迟路径。