CN102832914A

CN102832914A - 一种数字脉冲宽度调制器电路

Info

Publication number: CN102832914A
Application number: CN2012103436051A
Authority: CN
Inventors: 甄少伟; 马骁; 罗萍; 陈静波; 贺雅娟; 张波
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2012-09-17
Filing date: 2012-09-17
Publication date: 2012-12-19
Anticipated expiration: 2032-09-17
Also published as: CN102832914B

Abstract

本发明公开了一种数字脉冲宽度调制器电路，属于电子技术领域。包括粗调模块和细调模块，还包括有RS触发器，所述粗调模块中包括有5位计数器和5位比较器，所述细调模块包括有延迟链、“5选32”多路复用器和全数字逻辑控制模块；它具有低功耗、面积小、精度高以及线性度高等优点，相比传统的数字脉冲宽度调制器，本发明可实现更精细的分辨率，并不受工艺、温度、电压变化影响。

Description

一种数字脉冲宽度调制器电路

技术领域

本发明涉及一种数字脉冲宽度调制器电路，用于数字控制DC-DC变换器中，为主电路中的功率开关器件提供稳定占空比的方波控制信号，以控制Buck变换器中功率器件的开关时间，属于电子技术领域。

背景技术

在直流输出的功率变换电路中，通常有两种主要控制手段：模拟控制和数字控制。数字控制环路在DC-DC功率变换器中有许多模拟控制方法所不具备的优势，比如：数字进程的易建立性、低功耗、防止工艺和外界干扰所带来的偏差等等。数字控制电路主要由以下几个部分构成：模数转换器（ADC）、数字补偿器（DPID）以及数字脉冲宽度调制器（DPWM）。

为了让整体环路控制能够有一个较好的性能，在设计数字脉冲宽度调制器时，需要重点考虑的指标为分辨率、线性度以及功耗。一般应用于数字DC-DC变换器中的DPWM都需要满足以下几个条件： 1. 为了避免极限环的产生，DPWM的有效精度需高于ADC的有效精度，从经验数据上显示，DPWM的有效精度至少需要比ADC高4bit，对于6bit的ADC，DPWM可设计为10bit；2. 为了使数字DC-DC变换器达到较高的响应，DPWM自身也需要尽可能高的响应速度；3. DPWM最好能够达到线性单调，以保证极限环不会出现。

现在国内外的DPWM一般有以下几种结构：计数器型DPWM、延迟链型DPWM、抖动型DPWM、混合型DPWM。前三种DPWM都有各自的相对较大的缺陷。计数器型DPWM往往需要很高的外部时钟来控制，如果精度要求很高，那么时钟频率甚至达到数百MHz乃至数GHz；；延迟链型DPWM在实现高精度电路结构时，往往需要耗费过大的面积与功耗；而抖动型DPWM依靠数个周期的平均占空比实现调节，制约了响应速度的提高。

目前最先进的DPWM常采用混合结构设计，即结合传统的计数器型结构和延迟链型结构的一种结构。从功能上来说，混合结构的DPWM由两部分组成，粗调模块和细调模块，由图1所示。DPWM的输入为一串二进制码DIN[N:0]，二进制码的高位DIN[N:m]输入粗调模块，低位DIN[m:0]输入细调模块。图1所示DPWM的高位确定粗调的占空比大小，而低位主要作用是在高位确定的占空比下进行细调，得到精确的占空比波形。在粗调模块中，计数器按照输入高频时钟f _C进行计数，当其输出到达DIN[N:m]后，粗调模块输出信号CLK_in，输入细调模块的延迟链中。在理想的电路中，需要每个延迟单元的延迟时间的大小相同，即最小精度。DIN[m:0]可通过一个多路复用器来选择不同的延迟路径，从而选择出对应的延迟时间。多路复用器的输出用来触发RS触发器，在DC-DC系统的系统时钟作用下，得到所需要的占空比。

混合结构的DPWM可以有两种方式实现：数模混合方式或者全数字方式。两者最大的差别在于延迟链的设计：前者为模拟延迟链，由延迟锁相环控制每一个延迟单元的延迟时间，其中包含一个电荷泵，通过电荷泵的充电放电来调整延迟时间；而后者为全数字延迟链，同样是通过改变每个延迟单元的延迟单元来进行控制，但是不存在电荷泵等结构。前者往往会产生巨大的功耗，对于低功耗设计相当不利。而且数模混合电路的仿真往往比较复杂，设计出的数字模块很大程度上会对模拟模块进行干扰，使其在实际工作时偏离理想情况。因此全数字结构的设计在总体性能上来说占据优势。

不过，数字延迟单元的控制延时方式与模拟单元相差较大。模拟单元可以连续地对延时进行调控，而数字单元只能进行离散调整，这样在设计时就会给每个单元的延时校准带来难度，考虑到工艺、电压和温度偏差带来的延迟单元的延迟变化，线性度受到了较大限制。目前常见的调控方法就是通过一种算法来调控，让整个延迟链的传输时间达到一个大概值，最多只能让其中某一些延迟单元的延迟时间达到一致，线性度也只是某一段区间达到良好。另外，这种算法没有考虑实际操作过程中工艺的偏差所造成的每个延迟单元的不匹配。

发明内容

本发明所要解决的技术问题是提供一种数字脉冲宽度调制器电路，它具有低功耗、面积小、精度高以及线性度高等优点，相比传统的数字脉冲宽度调制器，本发明可实现更精细的分辨率，并不受工艺、温度、电压变化影响。

本发明是通过采用下述技术方案实现的：

一种数字脉冲宽度调制器电路，包括粗调模块和细调模块，其特征在于：还包括有RS触发器，所述粗调模块中包括有5位计数器和5位比较器，所述细调模块包括有延迟链、“5选32”多路复用器和全数字逻辑控制模块；

在粗调模块中，5位计数器的输入为标准时钟信号，输出连接到比较器的输入端A，比较器的输入端B连接到控制码DIN的高5位DIN，粗调模块的输出信号为CNT_OUT，与细调模块中的第一个数字可控延迟单元的输入端口IN[0]连接；

在细调模块中，延迟链由N个数字可控延迟单元组成，在10bit DPWM实现中，N＝32，每个数字可控延迟单元首尾相接，连接处的信号为Dt[0]~Dt[31]；每个数字可控延迟单元的输出端口OUT，与‘5选32’多路复用器相连接，每个数字可控延迟单元的输出端与所述全数字逻辑控制模块连接，多路复用器的输出用于RS触发器的R端输入；RS触发器的S端与外部时钟信号相连接,RS触发器的输出信号为DPWM信号输出DPWM_WAVE。

每一个数字可控延迟单元都有四个输入端口，第N个数字可控延迟单元的输入端口分别为：IN[N]，Dt[N-1]，Cal和SE_N[2:0]；一个输出端口：OUT；数字可控延迟单元内部的输入选择模块由四个门组成；第一与门的输入端口分别接信号Cal和IN[N]，非门的输入端接信号Cal，第二与门的一个输入端接信号Dt[N-1],另一个输入端接非门的输出信号；或门的两个输入端分别跟两个与门的输出端相连，或门的输出端将与一个8路数控延迟阵列的输入端连接。

8路数控延迟阵列有八条可选延迟路径，其输入端口共同连接，为输入选择模块的或门的输出信号；8条延迟路径的标准延迟单元组成个数呈等差数列排布，分别为7、6、5、4、3、2、1、0个；八条路径的输出端口与一个‘3选8’多路复用器相连接，该‘3选8’多路复用器的控制信号为SE_N[2:0]，输出信号为OUT。

所述全数字逻辑控制模块包括一个5位计数器、两个‘1选32’数据分配器、一个‘32选2’多路复用器、一个数字锁相器和一个由32个3位计数器组成的计数器整列；全数字逻辑控制模块的输入信号分别为：Cal，CLK_64M和Dt[31:0],Cal为校准使能信号，CLK_64M为64MHz标准时钟信号，Dt[31:0]为32位延迟链的每个数字可控延迟单元的输出信号,全数字逻辑控制模块的输出信号为：SE_N与IN[31:0],SE_N为每个数字可控延迟单元的延迟路径选择信号，IN[31:0]为32个数字可控延迟单元的另一个输入信号；5位计数器的清零端CLR接输入信号Cal，时钟端CLK连接数字锁相器的STOP输出信号，5位计数器的输出端CNT与第一‘1选32’数据分配器的5位控制端口相连接；第一‘1选32’数据分配器的输入端为64MHz标准时钟信号CLK_64M，控制端信号由5位计数器提供，输出端接32位延迟链的输入信号IN[31:0]；‘32选2’多路复用器的输入端接延迟链的32个端口Dt[31:0]，输出信号接接数字锁相器的输入端口；数字锁相器的输出信号STOP接5位计数器的时钟端CLK，输出端口P接第二‘1选32’数据分配器；第二‘1选32’数据分配器的控制输入端接5位计数器的输出信号CNT，输出信号CNTD_0~CNTD_31作为3位计数器0~31的输入时钟信号；每一个3位计数器均与数字锁相器的输出H信号连接,计数器整列的输出端口与延迟链的信号端口SE_N连接。

数字锁相器有4个输入端口：A，B，CLK，reset；A与B是两个需要被判定相位的信号输入端口，CLK代表标准时钟信号，Reset是代表系统复位信号；数字锁相器有3个输出端口：H，P，STOP；每个数字锁相器主要由三个部分构成：鉴相器、锁存器和结束判定器，在鉴相器中，有两个D触发器，D触发器I₇的D端接高电位置1，SN端通过一个反相器I₁外接Reset信号，R端跟与门I₃的输出相连接，时钟端口接输入信号A，输出端Q的输出信号为DN；D触发器I₆的D端与SN端接高电位，R端口与与非门I₂的输出连接，时钟端口接输入信号B，输出端Q的输出信号为UP；I₂的一个输入端与I₁的输出相连接，另一个输入端口即为I₃的输出；I₃的两个输入信号分别为两个D触发器的输出UP与DN；鉴相器的两个输出UP与DN通过四个与非门构成的锁存器，输出端口为H；信号UP与DN通过一个异或门得到输出P；

结束判定器中有两个2bit的计数器；第一2bit计数器的清零端R连接输入信号Reset，时钟端接上一个模块的H信号，2位的输出接D触发器I₈的D端，I₈的时钟端接64MHz标准时钟信号，I₈的输出为信号QQ，与非门I₅的一个输入端相接；与门I₄的两个输入端分别为reset信号和H，输出连接到第二2bit计数器的R端；第二2bit计数器的时钟端口接64M时钟信号，输出CC接到非门I5的另一个输入端；I₅的输出端为信号STOP。

整个全数字逻辑控制模块将会采用二分法控制逻辑，通过数字锁相器和结束判定器共同进行调控延迟链的延迟时间。

所述粗调模块的输出信号CNT_OUT为一个脉冲宽度为1/64M的脉冲信号，出现周期为2MHz；当计数器的输出值A与DIN[9:5]的差值为一时，该脉冲宽度为1/64M的脉冲信号由比较器输出，传送给延迟链。

所述数字可控延迟单元有8条延迟路径可供选择，当3位控制码的值由小变到大时，选择路径延迟依次递增。

所述全数字逻辑控制模块中，所述3位计数器是一个双相计数器，其输出即可以随着脉冲递增，也可以随着脉冲递减，其判定增减的信号为数字锁相器的输出H信号。

所述二分法控制逻辑中，分为六个阶段调整所有数字可控延迟单元的延迟时间；每个阶段都将有其鉴相比较过程，通过对应3位计数器调整每个数字可控延迟单元的延迟时间，其控制过程按照表1的逻辑运行。

与现有技术相比，本发明所达到的技术效果如下：

1、本发明中，采用粗调模块、细调模块和RS触发器形成的数字脉冲宽度调制器电路，特别采用“粗调模块中包括有5位计数器和5位比较器，所述细调模块包括有延迟链、“5选32”多路复用器和全数字逻辑控制模块”的技术方案，相比具有模拟延迟单元的混合式DPWM，数字可控延迟单元的延迟时间的校正不需要延迟锁相环。由于延迟锁相环里面具有一个电荷泵，通过电荷泵对电容的充电放电来控制延迟时间大小会带来很大的功耗。因此这种低功耗的全数字结构具有相当的优势。另外，模拟延迟单元和延迟锁相环中的电容相当占面积，由于DPWM所在的数字控制DC-DC变换器是应用于便携设备中，因此电路的面积大小非常重要，全数字的DPWM相比数模混合型的电路结构更有优势。

2、采用本发明所述的“粗调模块”、“细调模块”的具体结构形成的数字脉冲宽度调制器电路结构，可在本电路结构上使用二分法控制逻辑，原有的全数字PWM设计上都是内置算法提高电路的线性度，即在二分法前的校正步骤相同，然而后面就采用内部查找表或者自行改变寄存器值的大小这样的方法让数字可控延迟单元的延迟时间大小平均分配。然而这些算法并没有考虑到工艺偏差的影响。虽然从编码上已经让每个延迟单元的延迟时间都相互匹配，得到较高的线性度，然而一旦外部的噪声干扰或者延迟单元在工艺上的不完全匹配就会影响每个延迟单元延迟时间的匹配。二分法是一种单向的控制方法，它将结合电路的实际情况再次将延迟单元匹配，即便有工艺不匹配，也会减小其影响。另外，该电路中采用二分法提高线性度时，采用了数字锁相器进行鉴相和调整延迟时间。这个结构相比数字锁相环来说，一是电路结构更简单，没有锁相环的一系列延迟单元结构，节约面积；二是不会像延迟锁相环一样，带来非常高的频率。众所周知，一旦电路中某些模块频率过高，会对其余模块的工作带来很大的影响，产生很大的噪声，甚至失效。而该电路结构就不会带来这些不良影响。

3、采用本发明的电路结构和设计方案将主要给细调模块的控制方式和结果带来很大的优化。首先在于由于二分法控制逻辑的存在，整体延迟链的控制发生了改变，不在单纯地依靠内部算法的作用调控延迟时间，还会考虑外部环境所带来的偏差，这样一来将会使每个数字可控延迟单元的延迟时间达到实际的一致，而不仅仅是理想情况的一致性。第二，由于每个数字可控延迟单元的时间的精确化，在输入变化时，细调模块所输出的波形占空比的变化将会更加线性化，提高了整体型数字脉冲宽度调制器的线性度。

附图说明

下面将结合说明书附图和具体实施方式对本发明作进一步的详细说明，其中：

图1为混合型数字脉冲宽度调制器；

图2为包含二分法线性度提高电路的数字脉冲宽度调制器的结构示意图；

图3为数字可控延迟单元D0~D31的结构示意图；

图4为全数字逻辑控制模块结构示意图；

图5为数字锁相器的结构示意图；

图6为数字锁相器的逻辑时序示意图。

具体实施方式

实施例1

作为本发明的一较佳实施方式，本发明公开了一种数字脉冲宽度调制器电路，包括粗调模块和细调模块，还包括有RS触发器，所述粗调模块中包括有5位计数器和5位比较器，所述细调模块包括有延迟链、“5选32”多路复用器和全数字逻辑控制模块；在粗调模块中，5位计数器的输入为标准时钟信号，输出连接到比较器的输入端A，比较器的输入端B连接到控制码DIN的高5位DIN，粗调模块的输出信号为CNT_OUT，与细调模块中的第一个数字可控延迟单元的输入端口IN[0]连接；在细调模块中，延迟链由N个数字可控延迟单元组成，在10bit DPWM实现中，N＝32。每个数字可控延迟单元首尾相接，连接处的信号为Dt[0]~Dt[31]；每个数字可控延迟单元的输出端口OUT，与‘5选32’多路复用器相连接，每个数字可控延迟单元的输出端与所述全数字逻辑控制模块连接，多路复用器的输出用于RS触发器的R端输入；RS触发器的S端与外部时钟信号相连接,RS触发器的输出信号为DPWM信号输出DPWM_WAVE。

实施例2

作为本发明的最佳实施方式，本发明的技术方案如下：

一种数字脉冲宽度调制器（如图2所示），由粗调模块，细调模块和RS触发器组成。图中所示电路以2MHz输出频率，10bit分辨率为例。该电路有4个输入端口（2MHz标准时钟信号CLK_2M，64MHz标准时钟信号CLK_64M，10位的二进制DPWM控制码DIN[9:0]，校准使能端口Cal），一个输出端口（DPWM输出DPWM_WAVE）,其中2MHz的时钟信号是由64MHz的时钟信号分频得到。对于发明所述数字脉冲宽度调制器，其特征是，所述粗调模块由计数器、比较器组成；所述细调模块由延迟链（由延迟单元D0~D31组成），‘5选32多路复用器’以及全数字逻辑控制模块组成。

在粗调模块中，计数器的输入为CLK_64M，输出连接到比较器的输入端A；比较器的另一个输入端B连接到DIN的高5位DIN[9:5]。粗调模块的输出信号为CNT_OUT，与细调模块中的第一个数字可控延迟单元的输入端口IN[0]连接。

在细调模块中，延迟链由32个数字可控延迟单元组成。单个数字可控延迟单元如图3所示。每个数字可控延迟单元首尾相接，连接处的信号为Dt[0]~Dt[31]。每个数字可控延迟单元的输出端口OUT，即图2中的Dt[0]~Dt[31]，与‘5选32’多路复用器相连接，多路复用器的输出用于RS触发器的R端输入；RS触发器的S端与2MHz的外部时钟信号相连接。RS触发器的输出信号为DPWM信号输出DPWM_WAVE。

典型的数字可控延迟单元的设计如图3所示。每一个数字可控延迟单元都有四个输入端口，第N个数字可控延迟单元的输入端口分别为：IN[N]，Dt[N-1]，Cal和SE_N[2:0]；一个输出端口：OUT。数字可控延迟单元内部的输入选择模块由四个门组成。第一与门的输入端口分别接信号Cal和IN[N]，非门的输入端接信号Cal，第二与门的一个输入端接信号Dt[N-1],另一个输入端接非门的输出信号。或门的两个输入端分别跟两个与门的输出端相连。

全数字逻辑控制模块结构示意图如图4所示。全数字逻辑控制模块的输入信号分别为：Cal，CLK_64M和Dt[31:0]。Cal为校准使能信号，CLK_64M为64MHz标准时钟信号，Dt[31:0]为32位延迟链的每个数字可控延迟单元的输出信号。全数字逻辑控制模块的输出信号为：SE_N与IN[31:0]。SE_N为每个数字可控延迟单元的延迟路径选择信号，IN[31:0]为32个数字可控延迟单元的另一个输入信号。

5位计数器（如图4所示）的清零端CLR接输入信号Cal，时钟端CLK连接数字锁相器的STOP输出信号，5位的输出端CNT与第一‘1选32’数据分配器的5位控制端口相连接；第一‘1选32’数据分配器的输入端为64MHz标准时钟信号CLK_64M，控制端信号由5位计数器提供，输出端接32位延迟链的输入信号IN[31:0]；‘32选2’多路复用器的输入端接延迟链的32个端口Dt[31:0]，输出信号A与B均接数字锁相器的输入端口A、B；数字锁相器的输出信号STOP接5位计数器的时钟端CLK，输出端口Q接第二‘1选32’数据分配器；第二‘1选32’数据分配器的控制输入端接5位计数器的输出信号CNT，其输出信号CNTD_0~CNTD_31作为3位计数器0~31的输入时钟信号；每一个3位计数器均与数字锁相器的输出H信号连接。计数器整列的输出端口与延迟链的信号端口SE_N连接。

全数字逻辑控制模块中的数字锁相器如图5所示。数字锁相器有4个输入端口：A，B，CLK，reset。A与B是两个需要被判定相位的信号输入端口，CLK代表64MHz标准时钟信号，Reset是代表系统复位信号。该模块有3个输出端口：H，P，STOP。每个数字锁相器主要由三个部分构成：鉴相器、锁存器和结束判定器。在鉴相器中，有两个D触发器，如图5，D触发器I₇的D端接高电位置1，SN端通过一个反相器I₁外接Reset信号，R端跟与门I₃的输出相连接，时钟端口接输入信号A，输出端Q的输出信号为DN。D触发器I₆的D端与SN端接高电位，R端口与与非门I₂的输出连接，时钟端口接输入信号B，输出端Q的输出信号为UP。I₂的一个输入端与I₁的输出相连接，另一个输入端口即为I₃的输出；I₃的两个输入信号分别为两个D触发器的输出UP与DN。鉴相器的两个输出UP与DN通过四个与非门构成的锁存器，输出端口为H。信号UP与DN通过一个异或门得到输出P。

结束判定器中有两个2bit的计数器。第一2bit计数器的清零端R连接输入信号Reset，时钟端接上一个模块的H信号，2位的输出接D触发器I₈的D端，I₈的时钟端接64MHz标准时钟信号，I₈的输出为信号QQ，与非门I₅的一个输入端相接；与门I₄的两个输入端分别为reset信号和H，输出连接到第二2bit计数器的R端；第二2bit计数器的时钟端口接64M时钟信号，输出CC接到非门I5的另一个输入端；I₅的输出端为信号STOP。

上述技术方案中：

所述粗调模块的输出信号CNT_OUT为一个脉冲宽度为1/64M的脉冲信号，出现周期为2MHz。当计数器的输出值A与DIN[9:5]的差值为一时，该脉冲宽度为1/64M的脉冲信号由比较器输出，传送给延迟链。

所述数字控制延迟单元有8条延迟路径可供选择，当3位控制码的值由小变到大时，选择路径延迟依次递增。

所述全数字逻辑控制模块中，所述3bit计数器是一个双相计数器，其输出即可以随着脉冲递增，也可以随着脉冲递减，其判定增减的信号为数字锁相器的输出H信号。

所述二分法控制逻辑中，分为六个阶段调整所有数字可控延迟单元的延迟时间。每个阶段都将有其鉴相比较过程，通过对应3位计数器调整每个数字可控延迟单元的延迟时间，其控制过程按照表1的逻辑运行。

表1 二分法控制逻辑各信号时序关系对照表

Figure 2012103436051100002DEST_PATH_IMAGE002

所述数字锁相器，输出信号H用来表示A的相位是否先于B的相位，P信号代表两个输入信号的相位差大小，STOP信号用来判断鉴相是否完成。所述结束判定器是一个同步逻辑，输出与64MHz标准时钟同步。第一2bit计数器的作用是对信号H检测。若信号H在一个时钟周期内反复出现上升沿，那么两位的计数器不断计数，其实在这个时候表示正在鉴相的两个信号的相位基本一致，达到鉴相结果，当计数的结果为‘11’，在64M时钟上升沿采集下，输出信号QQ=1，其余时间为0。第二2bit计数器的时钟端口连接标准时钟信号CLK_64。在鉴相过程中，由于P信号与CLK的频率相同，因此第二2bit计数器的计数输出就在0与1之间相互切换；如果鉴相过程完成，P信号就无上升沿出现，计数器在CLK作用下开始不断计数而不会清零，因此，两位的输出就会不断增加。当计数到达‘11’，输出端CC=1。所述数字锁相器的逻辑时序示意图见图6所示。

本发明各部分的功能是：

粗调模块：粗调模块中，5bit的计数器在64MHz的时钟作用下开始计数，当其输出值与DIN的高5位值相差1时，比较器输出一个宽度为1/64MHz的脉冲，传送给延迟链。

细调模块：细调模块中，通过二分法控制逻辑，六大步，32小步，依次通过数字锁相器对对应端口时钟进行鉴相。鉴相的目的即为纠正对应两条延迟链的延迟时间，使两者延迟时间相等。通过数字锁相器的输出H与STOP，改变全数字逻辑控制模块中计数器整列的输出值。计数器整列中一共有32个3位计数器。当STOP=0时，表示本次鉴相并未完成，在此情况下，若H=1，表示A的相位超前于B的相位，即输出端口A对应的延迟链的传输延迟时间小于标准值，而输出端口B对应的延迟链的传输延迟时间大于标准值，那么调整控制两条延迟链的控制码，使前者的延迟时间增加一个最小时间单位，使后者的延迟时间减小一个最小时间单位。若H=0时，情况相反。当STOP=1时，表示该次鉴相结束，这两条延迟链的传输延迟时间相等。每次改变延迟链的延迟时间都是增加或者减少一个最小时间单位，即为图3中一个标准最小时间单元。为了提高整体的运算速度和线性度，在每次改变时间时，可以按照延迟链中数字可控延迟单元的顺序依次改变，而不是将某一个数字可控延迟单元的延迟路径从最小值变化到最大值，或者从最大值变化到最小值。二分法控制逻辑如表1所示，在每完成一个阶段后，接下来将对应延迟链再次均分断开，进入下一个阶段。在二分法结束后，将整个延迟链还原重新连接，控制信号Cal=0，延迟链进行正常的传输波形的工作。细调模块将粗调模块输出的一个宽度为1/64MHz的脉冲进行接收，利用PIN[4:0]通过‘32选1’多路复用器选择一条脉冲传输路径，输送给RS触发器，得到输出信号的下降沿。而RS触发器输出信号的上升沿则由外部2MHz标准时钟产生。

本发明详细工作过程：

初始时刻，整体电路清零复位，同时校正使能信号有效，设定此时所有的数字可控延迟单元统一按照控制码‘100’进行设置延迟时间。当清零复位过程结束，在校正使能信号的作用下，开始对延迟链的32个数字控制延迟单元进行延迟时间校正。首先采集信号Dt[31]与CLK_64M，对整条链的传输延迟时间进行调整。在令整条链的延迟时间为一个合理值后，进入二分法控制逻辑的下一个阶段，令整条有32个数字可控延迟单元的延迟链均分为两段，第16与第17号数字可控延迟单元物理断开，在第1和第17号数字可控延迟单元的入口IN[0]与IN[17]处加上标准的64MHz时钟信号，并给第16与32号数字可控延迟单元的输出端口OUT处连接鉴相器的输入A与B进行鉴相。在鉴相的过程中，通过每个鉴相器的输出信号P、H与STOP分别给对应等分延迟链进行延迟时间的调整。数字锁相器的P输出信号输出脉冲给计数器整列中对应计数器计数递增或递减，而H信号则用来判断计数器的输出为递增或者递减。图6为数字锁相器的时序图，图中描绘了A与B的相位分别超前时输出的变化情况，以及得到STOP信号，即鉴相过程结束判定信号的电路条件。每一个鉴相阶段，5位计数器都有各自特定的输出值用于选择计数器整列中合适的计数器。当两条延迟链的延迟时间相等后，鉴相结束，通过STOP=1进入二分法的下一个阶段，将整条延迟链均等四分，鉴相判定过程与上一个阶段一致。若两个数字锁相器都完成了鉴相，令延迟链的延迟时间四等分后，完成均等四分，进入下一个阶段，均等八分。均等八分同理均等二分与均等四分。当均等三十二等分结束后，表示整个延迟链的每个数字可控延迟单元的延迟时间基本相等，完成了提高线性度的工作。这整个调节时间为系统校正时间，为DPWM的正常工作做前期准备。

在清零复位过程结束的同时，5bit的计数器在64MHz标准时钟作用下开始计数，当5bit的输出值比10bit的输入DIN码值的高五位DIN[9:5]小1时，比较器输出一个脉冲宽度为1/64M的脉冲，输送给已经调节好延迟时间的32位延迟链。在系统校正信号结束后，延迟链恢复所有的物理连接，呈正常工作状态，数字控制延迟单元D₀的输入信号接收粗调模块产生的脉冲，利用DIN[4:0]控制一个‘5选32’多路复用器，选择上述脉冲的输入端口。当脉冲从多路复用器中输出后，传输给RS触发器的R端，作用是给输出脉冲一个下降沿信号。另外RS触发器的S端连接2MHz标准时钟，提供上升沿信号。整个DPWM的工作过程就是如此，输出一个2MHz的给定占空比的时钟信号。当输入DIN码越大，输出信号的占空比越大，输入DIN码越小，输出信号的占空比越小。

实施例3

作为本发明的一具体应用实例如下：

如图2所示，本发明涉及二分法控制数字脉冲宽度调制器电路包括计数器、比较器、可控延迟链、全数字逻辑控制模块、‘5选32’多路复用器以及RS触发器。系统运行初始时刻，Reset信号为高电位，Cal信号为高电位，所有的模块复位，延迟链校验开始，数字可控延迟单元控制编码设定为‘100’。首先通过采集延迟链端口信号Dt[31]与64MHz脉冲，判别延迟链的传输延时的长短，并且通过二进制码调控整个延迟链的传输延迟时间长短。在调控整条延迟链到达目标延迟时间后，依次将延迟链2等分、4等分、8等分和16等分几个步骤，用数字锁相器的输出STOP进行步骤控制，通过数字锁相器完成每次等分的延迟时间对应相等的控制。同时，在Reset信号由1转变成0后，5bit的计数器在64MHz标准时钟作用下开始计数，当计数值加一等于DIN码的值，比较器向细调模块输出一个脉冲宽度为1/64MHz的脉冲信号。通过二分法调节好了的延迟链，即校验结束后，延迟链恢复正常物理连接，接收粗调模块传输过来的信号。DIN码的低五位，DIN[4:0]，通过‘5选32’多路复用器选择延迟链上32个端口，Dt[0]~Dt[31]，选择对应某一位作为之前提及的脉冲的输出端口。例如，当DIN[4:0]=00000，选择Dt[0]作为脉冲的输出端口，传送给RS触发器；当DIN[4:0]=11111，选择Dt[31]作为脉冲的输出端口。当DIN[4:0]在00000~11111中依次变递增时，输出脉冲端口也依次对应变化，占空比大小也依次增加最小时间精度488ps。通过二分法调控实现的数字脉冲宽度调制器有着相当优秀的线性度，适合在数字控制DC-DC变换器中的应用需求。

Claims

1.一种数字脉冲宽度调制器电路，包括粗调模块和细调模块，其特征在于：还包括有RS触发器，所述粗调模块中包括有5位计数器和5位比较器，所述细调模块包括有延迟链、“5选32”多路复用器和全数字逻辑控制模块；

在细调模块中，延迟链由N个数字可控延迟单元组成，每个数字可控延迟单元首尾相接，连接处的信号为Dt[0]~Dt[31]；每个数字可控延迟单元的输出端口OUT，与‘5选32’多路复用器相连接，每个数字可控延迟单元的输出端与所述全数字逻辑控制模块连接，多路复用器的输出用于RS触发器的R端输入；RS触发器的S端与外部时钟信号相连接,RS触发器的输出信号为DPWM信号输出DPWM_WAVE。

2.根据权利要求1所述的一种数字脉冲宽度调制器电路，其特征在于：每一个数字可控延迟单元都有四个输入端口，第N个数字可控延迟单元的输入端口分别为：IN[N]，Dt[N-1]，Cal和SE_N[2:0]；一个输出端口：OUT；数字可控延迟单元内部的输入选择模块由四个门组成；第一与门的输入端口分别接信号Cal和IN[N]，非门的输入端接信号Cal，第二与门的一个输入端接信号Dt[N-1],另一个输入端接非门的输出信号；或门的两个输入端分别跟两个与门的输出端相连；或门的输出端将连接一个8路数控延迟阵列的输入端。

3.根据权利要求1所述的一种数字脉冲宽度调制器电路，其特征在于：8路数控延迟阵列有八条可选延迟路径，其输入端口共同连接，为输入选择模块的或门的输出信号；8条延迟路径的标准延迟单元组成个数呈等差数列排布，分别为7、6、5、4、3、2、1、0个；八条路径的输出端口与一个‘3选8’多路复用器相连接，该‘3选8’多路复用器的控制信号为SE_N[2:0]，输出信号为OUT。

4.根据权利要求1或2所述的一种数字脉冲宽度调制器电路，其特征在于：所述全数字逻辑控制模块包括一个5位计数器、两个‘1选32’数据分配器、一个‘32选2’多路复用器、一个数字锁相器和一个由32个3位计数器组成的计数器整列；全数字逻辑控制模块的输入信号分别为：Cal，CLK_64M和Dt[31:0],Cal为校准使能信号，CLK_64M为64MHz标准时钟信号，Dt[31:0]为32位延迟链的每个数字可控延迟单元的输出信号,全数字逻辑控制模块的输出信号为：SE_N与IN[31:0],SE_N为每个数字可控延迟单元的延迟路径选择信号，IN[31:0]为32个数字可控延迟单元的另一个输入信号；5位计数器的清零端CLR接输入信号Cal，时钟端CLK连接数字锁相器的STOP输出信号，5位计数器的输出端CNT与第一‘1选32’数据分配器的5位控制端口相连接；第一‘1选32’数据分配器的输入端为64MHz标准时钟信号CLK_64M，控制端信号由5位计数器提供，输出端接32位延迟链的输入信号IN[31:0]；‘32选2’多路复用器的输入端接延迟链的32个端口Dt[31:0]，输出信号接接数字锁相器的输入端口；数字锁相器的输出信号STOP接5位计数器的时钟端CLK，输出端口P接第二‘1选32’数据分配器；第二‘1选32’数据分配器的控制输入端接5位计数器的输出信号CNT，输出信号CNTD_0~CNTD_31作为3位计数器0~31的输入时钟信号；每一个3位计数器均与数字锁相器的输出H信号连接,计数器整列的输出端口与延迟链的信号端口SE_N连接。

5.根据权利要求4所述的一种数字脉冲宽度调制器电路，其特征在于：数字锁相器有4个输入端口：A，B，CLK，reset；A与B是两个需要被判定相位的信号输入端口，CLK代表标准时钟信号，Reset是代表系统复位信号；数字锁相器有3个输出端口：H，P，STOP；每个数字锁相器主要由三个部分构成：鉴相器、锁存器和结束判定器，在鉴相器中，有两个D触发器，D触发器I₇的D端接高电位置1，SN端通过一个反相器I₁外接Reset信号，R端跟与门I₃的输出相连接，时钟端口接输入信号A，输出端Q的输出信号为DN；D触发器I₆的D端与SN端接高电位，R端口与与非门I₂的输出连接，时钟端口接输入信号B，输出端Q的输出信号为UP；I₂的一个输入端与I₁的输出相连接，另一个输入端口即为I₃的输出；I₃的两个输入信号分别为两个D触发器的输出UP与DN；鉴相器的两个输出UP与DN通过四个与非门构成的锁存器，输出端口为H；信号UP与DN通过一个异或门得到输出P；

6.根据权利要求1所述的一种数字脉冲宽度调制器电路，其特征在于：所述粗调模块的输出信号CNT_OUT为一个脉冲宽度为1/64M的脉冲信号，出现周期为2MHz；当计数器的输出值A与DIN[9:5]的差值为一时，该脉冲宽度为1/64M的脉冲信号由比较器输出，传送给延迟链。

7.根据权利要求3所述的一种数字脉冲宽度调制器电路，其特征在于：所述数字可控延迟单元有8条延迟路径可供选择，当3位控制码的值由小变到大时，选择路径延迟依次递增。

8.根据权利要求4所述的一种数字脉冲宽度调制器电路，其特征在于：所述全数字逻辑控制模块中，所述3位计数器是一个双相计数器，其输出即可以随着脉冲递增，也可以随着脉冲递减，其判定增减的信号为数字锁相器的输出H信号。

9.根据权利要求4所述的一种数字脉冲宽度调制器电路，其特征在于：整个全数字逻辑控制模块将会采用二分法控制逻辑，通过数字锁相器和结束判定器共同进行调控延迟链的延迟时间。