CN106208675A - 基于数字延时电路的dc/dc控制器 - Google Patents

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Abstract

本发明公开了一种基于数字延时电路的DC/DC控制器。该DC/DC控制器由时钟生成电路、脉宽发生电路、数字延时电路和或选通电路组成。其中时钟生成电路对输入时钟信号倍频后产生基础时钟信号输入到脉宽发生电路。脉宽发生电路产生粗调脉宽信号输入到数字延时电路和或选通电路。数字延时电路对粗调脉宽信号延时产生32路延时脉宽信号，然后由选择器选择一路对应的延时脉宽信号，并将其输入到或选通电路。最终延时脉宽信号与粗调脉宽信号通过或选通电路输出最终的DC/DC控制信号。本发明通过数字延时电路对粗调脉宽信号进行时延，在基础时钟信号不变的条件下将DC/DC控制信号的占空比分辨率提高了32倍，具有较强的准确性、通用性以及适用性。

Description

基于数字延时电路的DC/DC控制器
技术领域
本发明属于电子技术领域，具体涉及一种DC/DC控制电路。
背景技术
脉宽调制（PWM）型DC/DC变换器广泛应用于照相机、摄像机、PDA、手提电脑等便携式电子产品中。PWM型DC/DC变换器有模拟和数字两种架构。模拟架构的产品面积小、功耗低，占市场的主流，但其对噪声很敏感；而数字设计架构可扩展性好，稳定性高，对外界的噪声相对不敏感，正好可以弥补模拟架构的缺点。从DC/DC变换器的发展需求看，数字化控制技术是必须的。目前数字架构DC/DC的设计中，普遍存在PWM信号占空比的分辨率难以提高的缺点。
在文章“基于FPGA的高精度数字PWM DC/DC控制器设计”中，提出了一种采用现场可编程门阵列（FPGA）实现数字化高精度PWM型DC/DC的方案，该方案主要由A/D转换模块、PID控制模块和DPWM（数字脉宽调制）模块组成，并且最终仿真结果表明数字PWM到达8位分辨率，1MHz的输出频率。但是该方案存在以下缺点：随着基础时钟频率的提高，该方案不能达到预期要求，并且基础时钟分辨率不变时，调制精度无法提高，只是调制精度较低。另外设计方案较为复杂，设计工艺要求较高，成本较为昂贵。
数字延时电路是由多个基本延时电路级联而成，而基本延时电路又由多个基本基本延时单元组成，并且基本延时单元的延时时间可由查找表(LUT，Look-up-Table)实现，从而实现了延时时间的精确可控。
发明内容
本发明的目的是提供一种高分辨率的DC/DC控制器，在基础时钟分辨率不变时将调制精度提高32倍，基础时钟频率能够达到200MHz，具有面积小、精度高以及成本低等优点。
本发明的技术方案如下：一种基于数字延时电路的DC/DC控制器，由脉宽发生电路实现信号的粗调，输出粗调脉宽信号；由数字延时电路对粗调脉宽信号进行不同时间的时延，并选择一路对应的延时脉宽信号，提高调制分辨率；在或选通电路中，延时脉宽信号与粗调脉宽信号通过或门输出最终的DC/DC控制信号；脉宽发生电路的基础时钟信号由时钟生成电路倍频生成。
时钟生成电路由倍频器组成，倍频器对输入时钟信号进行倍频得到所需的基础时钟信号；
脉宽发生电路主要由脉宽发生器组成。在脉宽发生器中，由输入数组的高6位dc（10:5）控制脉宽发生器产生一个高电平的粗调脉宽信号，即粗调脉宽信号高电平的持续时间为dc（10:5）*T（假设基础时钟信号周期为T）。
数字延时电路由32个基本延时电路和1个选择器构成。而每个基本延时电路又由5个基本延时单元级联而成，基本延时单元可由FPGA内部查找表(LUT，Look-up-Table)实现延时功能。输入信号每经过一个基本延时单元，可延时一个最小延时时间T/（32*5）（假设基础时钟信号周期为T），因此连续通过5个基本延时单元后延时时间为T/32,即每个基本延时电路的延时时间为T/32，由此粗调脉宽信号经过32个基本延时电路可依次产生32路延时脉宽信号，并且相邻两路的延时脉宽信号的延时时间依次相差T/32。然后由输入数组的低5位dc（4:0）控制选择器在32路延时脉宽信号中选择一路与之对应的延时脉宽信号，选择的延时脉宽信号相对于粗调脉宽信号的延时时间为（dc（4:0）*T）/32，实现了粗调脉宽信号的精确延时，同时将延时脉宽信号的占空比分辨率提高了32倍。
或选通电路由或门组成。或门的功能是将粗调脉宽信号的上升沿和延时脉宽信号的下降沿分别作为DC/DC控制信号的上升沿和下降沿（或门功能可由查找表LUT（Look-Up-Table）实现），从而得到最终的DC/DC控制信号。
本发明与传统的DC/DC控制电路相比，通过对粗调脉宽信号的精确延时，在基础时钟信号不变的条件下将DC/DC控制信号的占空比分辨率提高了32倍，具有较强的准确性、通用性以及适用性。
附图说明
图1是基于数字延时的DC/DC控制器总体结构。
图2是时钟生成电路。
图3是脉宽发生电路。
图4是数字延时电路。
图5是或选通电路。
图6是基本延时电路。
图7是LUT输入输出关系表。
图8是脉宽发生电路输出波形。
图9是32路延时脉宽信号波形。
图10是DC/DC控制信号波形。
具体实施方式
本发明通过对粗调脉宽信号进行时延，在基础时钟信号不变的条件下提高了DC/DC控制信号的占空比分辨率，具有较强的准确性、通用性以及适用性。
以下参照附图对本发明进一步详细说明。
本发明提供一种高精度的DC/DC控制器，如图1所示，该调制器由时钟生成电路、脉宽发生电路、数字延时电路和或选通电路组成。四个电路具体的电路图如图2至图5所示。
首先将输入11位数组dc（10:0）分为高6位dc（10:5）和低5位dc（4:0）。
在图2所示的时钟产生电路中，DCM×5是5倍的频率倍频器，CLK信号为输入时钟信号，其频率为50MHz。CLK时钟信号经过DCM×5倍频器扩频后，得到频率为250MHz的基础时钟信号CK，CK信号时钟周期为T=4ns，基础时钟信号送入到脉宽发生电路。
在如图3所示的脉宽发生电路中，由输入数组的高6位dc（10:5）控制脉宽发生器产生一个高电平的粗调脉宽信号，即粗调脉宽信号高电平的持续时间为dc（10:5）*T（假设基础时钟信号周期为T），从而实现了粗调脉宽。得到如图8所示的粗调脉宽信号。
在如图4所示的数字延时电路中，数字延时电路主要由32个基本延时电路（见图6）和选择器组成。基本延时电路又由5个基本延时单元组成，其中基本延时单元的延时功能可由查找表(LUT，Look-up-Table)实现，对其编程使A0、A1、A2端输入为0，信号从A3端输入，每个基本延时单元的延时时间为T/（32*5）（即0.025ns），故Input信号在经过5个基本延时单元后得到的Output信号延时了T/32（即0.125ns），因而每个基本延时电路的延时时间为T/32，即将基本延时时钟进行了32分频。最终得到CLR0、CLR1、CLR2…CLR31三十二路延时脉宽信号（如图9所示），从而实现了对基础时钟信号的三十二分频，将延时脉宽信号占空比的精度提高了32倍。然后在选择器中由低5位dc（4:0）选择一路对应的延时脉宽信号,该延时脉宽信号的延时时间为（dc（4:0）*T/32），并将此延时脉宽信号输入到或选通电路。
在如图5所示的或选通电路中，或门的功能可由查找表(LUT，Look-up-Table)实现，输入输出表如图7所示，故选择在A0、A1端分别输入粗调脉宽信号、延时脉宽信号，A2、A3端选择输入0，故或门可将粗调脉宽信号的上升沿和延时脉宽信号的下降沿分别作为DC/DC控制信号的上升沿和下降沿，最终得到如图10所示的DC/DC控制信号，其中DC/DC控制信号高电平的持续时间为（dc（4:0）*T/32+dc（10:5）*T），从而将DC/DC控制信号的占空比分辨率提高了32倍。

Claims (6)

1.一种基于数字延时电路的DC/DC控制器，其特征在于：包括时钟生成电路、脉宽发生电路、数字延时电路和或选通电路；时钟生成电路对输入时钟信号倍频后产生基础时钟信号输入到脉宽发生电路；在脉宽发生电路中，脉宽发生器控制基础时钟信号产生粗调脉宽信号，输入到数字延时电路和或选通电路；数字延时电路由32个基本延时电路和1个选择器组成，基本延时电路实现对粗调脉宽信号延时，产生32路延时脉宽信号，然后由选择器选择一路对应的延时脉宽信号，并将此延时脉宽信号输入到或选通电路；最终在或选通电路中，延时脉宽信号与粗调脉宽信号通过或门输出最终的DC/DC控制信号。
2.根据权利要求1所述的基于数字延时电路的DC/DC控制器，其特征在于：在数字延时电路中，数字延时电路由32个基本延时电路级联而成，每个基本延时电路由5个基本延时单元级联而成，基本延时单元由FPGA内部查找表(LUT，Look-up-Table)实现延时功能；输入信号每经过一个基本延时单元，可延时一个最小延时时间T/（32*5），假设基础时钟信号周期为T，因此连续通过5个基本延时单元后延时时间为T/32,即每个基本延时电路的延时时间为T/32，由此粗调脉宽信号经过32个基本延时电路依次产生32路延时脉宽信号，并且相邻两路的延时脉宽信号的延时时间依次相差T/32，从而实现了基础时钟信号的32分频，实现了粗调脉宽信号延时时间的精确性与准确性。
3.根据权利要求1所述的基于数字延时电路的DC/DC控制器，其特征在于：在数字延时电路中，输入数组的低5位dc（4:0）控制选择器在32路延时脉宽信号中选择一路与之对应的延时脉宽信号，选择的延时脉宽信号相对于粗调脉宽信号的延时时间为（dc（4:0）*T）/32。
4.根据权利要求1所述的基于数字延时电路的DC/DC控制器，其特征在于：时钟生成电路由倍频器组成，倍频器将输入信号进行倍频得到所需的基础时钟信号，实现输入时钟信号的精确倍频。
5.根据权利要求1所述的基于数字延时电路的DC/DC控制器，其特征在于：脉宽发生电路由脉宽发生器组成，在脉宽发生器中，由输入数组的高6位dc（10:5）控制脉宽发生器产生一个高电平的粗调脉宽信号，即粗调脉宽信号高电平的持续时间为dc（10:5）*T，假设基础时钟信号周期为T，从而实现脉宽的粗调。
6.根据权利要求1所述的基于数字延时电路的DC/DC控制器，其特征在于：或选通电路由或门组成，或门将粗调脉宽信号的上升沿和延时脉宽信号的下降沿分别作为DC/DC控制信号的上升沿和下降沿，由查找表LUT（Look-Up-Table）实现，从而得到最终的DC/DC控制信号。
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