CN106452052A - 基于dcm调制的dc/dc控制电路 - Google Patents

Abstract

本发明公开了一种基于DCM调制的DC/DC控制电路。包括时钟生成电路、DCM调制电路、脉宽发生电路和或选通电路。时钟生成电路对输入时钟信号倍频后输出基础时钟信号至DCM调制电路；脉宽发生电路在零时延时钟的控制下输出粗调脉宽信号至DCM调制电路；DCM调制电路输出基础时钟信号的零时延时钟信号至脉宽发生电路，同时对基础时钟信号时延产生延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号；粗调脉宽信号和延时脉宽信号输入或选通电路生成DC/DC控制信号。本发明通过DCM调制电路实现对基础时钟信号的精确时延，相当于对基础时钟信号分频，在基础时钟信号不变的条件下提高了DC/DC控制信号的占空比分辨率，具有较强的准确性、通用性以及适用性。

Description

基于DCM调制的DC/DC控制电路

技术领域

本发明属于电子技术领域，具体涉及一种DC/DC控制电路。

背景技术

脉宽调制（Pulse Width Modulation, PWM）型DC/DC变换器广泛应用于照相机、摄像机、PDA、手提电脑等便携式电子产品中。PWM型DC/DC变换器有模拟和数字两种架构。模拟架构的产品面积小、功耗低，占市场的主流，但其对噪声很敏感；而数字设计架构可扩展性好，稳定性高，对外界的噪声相对不敏感，正好可以弥补模拟架构的缺点。从DC/DC变换器的发展需求看，数字化控制技术是必须的。目前数字架构DC/DC的设计中，普遍存在PWM信号占空比的分辨率难以提高的缺点。

数字时钟管理器（Digital Clock Manager, DCM）是较高级FPGA产品中集成的专门用于时钟综合、消除时钟偏移和进行时钟相位调整的固件资源，利用DCM完成时钟倍频、分频、相移十分方便，给FPGA的系统时钟设计带来了方便。

在文章“基于FPGA的高精度数字PWM DC/DC控制器设计”中，提出了一种采用现场可编程门阵列（FPGA）实现数字化高精度PWM型DC/DC的方案，该方案主要由A/D转换模块、PID控制模块和DPWM（数字脉宽调制）模块组成，并且最终仿真结果表明数字PWM到达8位分辨率，1MHz的输出频率。但是该方案存在以下缺点：基础时钟分辨率不变时，调制精度无法提高，只是调制精度较低。另外设计方案较为复杂，设计工艺要求较高，成本较为昂贵。

发明内容

本发明的目的是提供一种基于DCM调制的DC/DC控制电路，在基础时钟信号不变的条件下可将DC/DC控制信号占空比分辨率提高32倍。

本发明的技术方案如下：一种基于DCM调制的DC/DC控制电路，由时钟生成电路、DCM调制电路、脉宽发生电路和或选通电路四个部分组成。时钟生成电路对输入时钟信号倍频后产生基础时钟信号；脉宽发生电路实现脉宽的粗调，输出粗调脉宽信号；DCM调制电路对基础时钟信号时延生成延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号；粗调脉宽信号和延时脉宽信号输入或选通电路输出最终的DC/DC控制信号。本发明基于DCM调制对基础时钟信号实现精确时延，相当于对基础时钟信号分频，在基础时钟信号不变的条件下提高了DC/DC控制信号占空比分辨率。

时钟生成电路由倍频器对输入时钟信号倍频生成基础时钟信号。

脉宽发生电路由脉宽发生器在零时延时钟的控制下生成粗调脉宽信号，实现脉宽的粗调。

DCM调制电路由1个DCM和1个D触发器组成，DCM输出基础时钟信号的零时延时钟信号至脉宽发生电路，同时实现对基础时钟信号进行相位分辨率为360°/32=11.25°的精确时延，产生延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号。相当于对基础时钟信号32分频，在基础时钟信号不变的条件下将DC/DC控制信号占空比分辨率提高了32倍。为保证同步性，DCM调制电路输出零时延时钟信号作为脉宽发生电路的控制时钟。

或选通电路由查找表（Look-Up-Table, LUT）实现逻辑或功能，粗调脉宽信号和延时脉宽信号作为LUT的输入信号并输出最终的DC/DC控制信号。

本发明解决了传统PWM型DC/DC控制器PWM信号占空比的分辨率难以提高的缺点，具有较强的具有较强的准确性、通用性以及适用性。

附图说明

图1为DC/DC控制电路总体结构。

图2为时钟生成电路。

图3为脉宽发生电路。

图4为DCM调制电路。

图5为或选通电路。

图6为脉宽发生电路输出波形。

图7为DCM调制电路输出波形。

图8为或选通电路输出波形。

具体实施方式

下面参照附图对本发明作进一步详细说明。

本发明提供一种高分辨率的DC/DC控制电路，总体结构如图1所示，该控制电路由时钟生成电路、DCM调制电路、脉宽发生电路和或选通电路等四个部分组成。各部分具体电路图如图2至图5所示。

首先将输入13位数组dc（12:0）分为高8位数组N=dc（12:5）和低5位数组m=dc（4:0）。

在图2所示的时钟生成电路中，DCM×5是5倍的频率倍频器，CLK信号为输入时钟信号，其频率为50MHz。CLK经过DCM×5倍频后，得到频率为250MHz的基础时钟信号CK，并输入DCM调制电路的DCM0中，由DCM0输出CK的零时延时钟信号CLK0，即零时延时钟信号的周期T=4ns。

在如图3所示的脉宽发生电路中，脉宽发生器在时钟CLK0的控制下由输入高8位数组N输出相应脉宽的粗调脉宽信号至DCM调制电路的DCM0和或选通电路的LUT中。脉宽发生电路的输出波形如图6所示，粗调脉冲信号的宽度为N×T，为对应于脉宽发生器输入数组的整数个零时延时钟信号周期。

在如图4所示的DCM调制电路中，DCM0输出CK的零时延时钟信号CLK0至脉宽发生电路的脉宽发生器中，同时根据输入低5位数组m对CK进行相位时延生成延时时钟信号，具体的时延相位为m×360°/32，相应的时间延迟为m×T/32。相当于对基础时钟信号32分频，在基础时钟信号不变的条件下将调制精度提高了32倍。粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号。数组m和时延相位之间的关系如图7所示。延迟脉宽信号与粗调脉宽信号之间的时延为对应于DCM0输入数组的小数个零时延时钟信号周期。

在如图5所示的或选通电路中，由LUT实现逻辑或功能。LUT输入输出关系表如表1所示。控制LUT的A2、A3输入端为0，只要A0和A1有一路信号为高电平输出即为高电平。粗调脉宽信号和延时脉宽信号分别从A0、A1输入，LUT输出即为最终的DC/DC控制信号。相当于粗调脉宽信号和延时脉宽信号分别控制DC/DC控制信号的上升沿和下降沿。或选通电路的输出波形如图8所示。

表1 LUT输入输出关系表

本发明提出了一种基于DCM调制的DC/DC控制电路，主要由脉宽发生电路实现信号的粗调，粗调完成整数个零时延时钟信号周期的脉宽调制，即为N×T；由DCM调制电路实现信号的细调，细调完成小数个基础时钟信号周期的脉宽调制，即为m×T/32。最终DC/DC控制信号的脉宽为粗调和细调脉宽之和，即(N＋m/32)×T，在基础时钟信号不变的条件下，将DC/DC控制信号的占空比分辨率提高了32倍。

Claims (5)

1.一种基于DCM调制的DC/DC控制电路，其特征在于：包括时钟生成电路、DCM调制电路、脉宽发生电路和或选通电路；其中，时钟生成电路对输入时钟信号倍频后输出基础时钟信号至DCM调制电路；脉宽发生电路在零时延时钟的控制下输出粗调脉宽信号至DCM调制电路；DCM调制电路输出基础时钟信号的零时延时钟信号至脉宽发生电路，并对基础时钟信号时延产生延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号；粗调脉宽信号和延时脉宽信号输入或选通电路，输出最终的DC/DC控制信号。

2.根据权利要求1所述的基于DCM调制的DC/DC控制电路，其特征在于：所述DCM调制电路由１个数字时钟管理器DCM和１个D触发器组成，DCM根据其输入数组实现对输入的基础时钟信号的精确时延，生成延时时钟信号，同时将零时延时钟信号输出至脉宽发生电路，粗调脉宽信号在延时时钟信号的控制下经D触发器生成延时脉宽信号；延时脉宽信号与粗调脉宽信号之间的时间延迟为对应于DCM输入数组的小数个零时延时钟信号周期；DCM调制电路输出零时延时钟信号作为脉宽发生电路的控制时钟。

3.根据权利要求1所描述的基于DCM调制的DC/DC控制电路，其特征在于：所述脉宽发生电路中，脉宽发生器根据其输入数组在零时延时钟信号的控制下产生粗调脉宽信号，粗调脉宽信号的脉宽为对应于脉宽发生器输入数组的整数个零时延时钟信号周期。

4.根据权利要求1所述的基于DCM调制的DC/DC控制电路，其特征在于：所述或选通电路由查找表LUT实现逻辑或功能，粗调脉宽信号和延时脉宽信号输入LUT并输出最终的DC/DC控制信号，二者分别决定DC/DC控制信号的上升沿和下降沿，最终DC/DC控制信号的脉宽为整数个基础时钟信号周期和小数个基础时钟信号周期之和。

5.根据权利要求1所述的基于DCM调制的DC/DC控制电路，其特征在于：所述时钟生成电路由倍频器对输入时钟信号倍频生成基础时钟信号。