CN104094524B - 占空比调整电路 - Google Patents
占空比调整电路 Download PDFInfo
- Publication number
- CN104094524B CN104094524B CN201380008073.9A CN201380008073A CN104094524B CN 104094524 B CN104094524 B CN 104094524B CN 201380008073 A CN201380008073 A CN 201380008073A CN 104094524 B CN104094524 B CN 104094524B
- Authority
- CN
- China
- Prior art keywords
- clock signal
- voltage
- input
- phase inverter
- control voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000008859 change Effects 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
一种占空比调整电路包括:时钟信号输入节点;时钟信号输出节点;与时钟信号输入节点耦合的控制电压电路;以及第一反相器,其被配置为接收包括在时钟信号输入节点处接收的输入时钟信号和从控制电压产生电路接收的控制电压的总和的反相器输入信号,并在时钟信号输出节点处将输出时钟信号输出,其中,控制电压的变化被配置为改变输出时钟信号的占空比。
Description
技术领域
本发明一般涉及计算机硬件的领域,更具体地,涉及用于在计算机硬件系统中调整时钟信号的占空比的电路。
背景技术
电子和计算系统采用时钟信号来控制该系统的各种组件的定时,诸如数据发送器。现代电子系统要求以非常高的速度运转的时钟电路。例如,计算机之间的高速输入/输出链路必须符合发送器速度超过每秒20吉比特的标准。以这样的速度,控制电子系统的组件的时钟信号的占空比是非常重要的。时钟信号的占空比是指时钟信号呈现例如逻辑高的第一逻辑状态的时间量与该时钟信号呈现例如逻辑低的第二逻辑状态的时间量的比值。如果时钟信号呈现第一逻辑状态的时间量与该时钟信号呈现第二逻辑状态的时间量相等,则时钟信号呈现50%的占空比。占空比失真是特定时钟信号呈现的相对期望占空比的变化。时钟信号的占空比失真可导致高速电子系统的性能衰退,因为许多现代电子系统要求精确的时钟信号以用于正常运行。例如,在高速数据传输系统中,如果数据在时钟的两个半周期上都传输,则任何时钟占空比失真都会直接影响数据眼扩展度(data eye opening),并因此影响整个系统的可靠性。
对于使用时钟信号的上升沿和下降沿两者用于定时的系统,非最优的时钟信号占空比可能要求将时钟信号设置在更低的时钟频率,降低系统性能。例如,仅5%的占空比误差(例如,从50%到45%)可能要求系统时钟以降低多达10%的最大速度运行,造成对系统性能的重大影响。多相时钟系统通常要求对称波形,其典型地被期望以50%的占空比运行。然而,其它应用可能要求不同于50%的占空比。非50%占空比的一个使用是在使用脉冲模式锁存而不是边沿锁存的数字时钟中,以便减少与锁存器相关联的建立-保持开销。实际的占空比通常不具有精确的期望值。即使时钟信号在系统中的某些点具有所要求的占空比(例如,在片上压控振荡器的输出处),占空比也会偏离所要求的百分比,因为时钟信号被缓存并分布在整个芯片上。
发明内容
在一个方面,一种占空比调整电路包括:时钟信号输入节点;时钟信号输出节点;与时钟信号输入节点耦合的控制电压产生电路;以及第一反相器,所述第一反相器被配置为接收包括在时钟信号输入节点处接收的输入时钟信号和从控制电压产生电路接收的控制电压的总和的反相器输入信号,并在时钟信号输出节点处将输出时钟信号输出,其中控制电压的变化被配置为改变输出时钟信号的占空比。
在另一个方面,一种用于由包括第一反相器的占空比调整电路调整时钟信号的占空比的方法包括:在时钟信号输入处接收输入时钟信号;从控制电压产生电路接收控制电压;将输入时钟信号和控制电压的总和输入到第一反相器的输入;在第一反相器的时钟信号输出处将输出时钟信号输出;以及由控制电压产生电路改变控制电压以改变输出时钟信号的占空比。
其它特征通过本示例性实施例的技术来实现。其它实施例在此被详细描述并被认为是权利要求的一部分。为了更好地理解示例性实施例的特征,参照说明书和附图。
附图说明
现在参照附图,其中,图中的相同元件的编号相同:
图1是示出占空比调整电路的实施例的电路图;
图2是示出具有差分增量(δ)电压产生器的差分占空比调整电路的实施例的电路图;
图3是示出用于时钟占空比的闭环调整的方法的实施例的流程图;
图4是示出对于示例占空比调整电路,占空比随着时间变化的实施例的图;
图5是示出对于示例占空比调整电路,占空比失真相对输入电流设置的实施例的图。
具体实施方式
提供了占空比调整电路和操作占空比调整电路的方法的实施例,以下详细讨论示例性实施例。时钟信号可被输入到用于占空比恢复和清零的电路中,该电路基于具有电阻反馈的交流(AC)耦合反相器。电阻反馈将反相器偏置在反相器的分界点(trip point)(Vtrip),该分界点是用于在反相器输出处输出具有大约50%占空比的时钟信号的平衡状态。占空比的进一步控制和调整通过在反相器输入处将控制电压(Vcontrol)添加到时钟信号上实现。Vcontrol等于Vtrip加上增量电压(δV)。δV的变化允许在反相器输出处的时钟信号的占空比在一定范围内变化,以使得占空比可根据需要进行调整以满足系统要求。占空比调整电路是闭环系统;即,δV可以基于在反相器输出处的时钟信号的占空比的测量来改变,以便将输出时钟信号的占空比维持在用于系统的目标占空比。
Vcontrol(即,Vtrip+δV)可使用任何适当的电路来产生和改变。在某些实施例中,Vtrip可源自与占空比调整电路中的主反相器基本相同的控制电压反相器。控制电压反相器可被偏置在Vtrip,以便在控制电压输入处将Vtrip提供给主反相器。δV包括被添加到Vtrip上的可编程偏移电压。在某些实施例中,δV可由可编程电流源/电流吸收器产生。在其它实施例中,δV产生器可包括在某些实施例中与电阻器串联的可变电流源(诸如电流数模转换器);可变电流源输出的调整产生横跨电阻器的δV。进一步地,在包括差分占空比调整电路的实施例中,可产生两个Vcontrol电压:Vtrip+δV和Vtrip-δV。
图1是示出占空比调整电路100的实施例的电路图。占空比调整电路100包括时钟输入101、控制电压输入102、控制电压电阻器103、电容器104、反相器输入节点105、反相器106、反馈电阻器107以及时钟输出108。控制电压输入102向反相器输入节点105提供等于Vtrip+δV的Vcontrol,其中Vcontrol被添加到从时钟输入101接收的时钟信号上,并被提供给反相器106。在时钟输出108处的输出时钟信号的占空比可被Vcontrol的变化改变,这通过δV的变化完成。任何适当的电路可用于改变δV。δV的变化可通过闭环控制执行;即,δV可基于所观测的在时钟输出108处的输出时钟信号的占空比改变,以将输出时钟信号维持在包括占空比调整电路100的系统所要求的目标占空比上。该δV的闭环调整可通过任何适当的逻辑执行。
图2是示出包括差分δV产生器的差分占空比调整电路200的实施例的电路图。占空比调整电路在时钟输出229和231处输出差分时钟信号。占空比调整电路200从可变电流源201接收输入电流。来自可变电流源201的输入电流经由p型场效应晶体管(pFET)202和n型场效应晶体管219提供给一对差分δV产生器。第一δV产生器包括pFET 206和207、电阻器210和n型场效应晶体管(nFET)208和209,并经由nFET 216接地,经由pFET 204连接到Vdd电源203。第二δV产生器包括pFET 211和212、电阻器215和n型场效应晶体管(nFET)213和214,并经由nFET 217接地,经由pFET 205连接到Vdd电源203。pFET 206/207和nFET 208/209用作第一δV产生器的符号选择晶体管。类似地,pFET 211/212和nFET213/214用作第二δV产生器的符号选择晶体管。如果晶体管206/211和209/214导通,而晶体管207/212和208/213截止,则横跨电阻器210的电压等于+δV,横跨电阻器215的电压等于-δV。同样,如果晶体管207/212和208/213导通,而晶体管206/211和209/214截止,则横跨电阻器210的电压等于-δV,横跨电阻器215的电压等于+δV。Vtrip由控制电压反相器218提供,该控制电压反相器218是被选择以使得其具有与反相器223和225基本相同的Vtrip的反相器。如上所述取决于各种晶体管的状态而等于Vtrip+δV或Vtrip-δV的第一Vcontrol经由电阻器220被提供给反相器223的输入,其中,第一Vcontrol被添加到经由电容器226提供的第一时钟输入信号228上。如上所述也取决于各种晶体管的状态而等于Vtrip-δV或Vtrip+δV的第二Vcontrol经由电阻器221被提供给反相器225的输入,其中,第二Vcontrol被添加到经由电容器227提供的第二时钟输入信号230上。反馈电阻器222跨接在反相器223上,反馈电阻器224跨接在反相器225上。由反相器223和225在时钟输出229和231处输出的时钟信号是差分输出时钟信号。可变电流源201可根据所观测的在时钟输出229和231处的差分输出时钟信号的占空比来控制,以满足用于包括占空比调整电路200的系统的目标占空比;差分输出时钟信号的占空比可同时被调整以具有基本上相同的占空比。用于基于所观测的在时钟输出229和231处的占空比的+δV和-δV的闭环调整的可变电流源201的控制可通过任何适当的逻辑执行。
图3是示出用于时钟占空比的闭环调整的方法300的实施例的流程图。方法300可在任何适当的逻辑中结合诸如图1的占空比调整电路100或图2的占空比调整电路200的占空比调整电路实施。首先,在方框301,等于Vtrip+δV的Vcontrol被添加到在具有电阻反馈环路(例如,图1的反馈电阻107或者图2的反馈电阻222或224)的反相器(例如,图1的反相器106或者图2的反相器223或225)的输入处的输入时钟信号上。然后,在图3的方框302,确定在反相器的输出处的输出时钟信号的占空比。然后,在方框303中,该输出时钟信号的占空比与用于包括占空比调整电路的系统的目标时钟占空比进行比较。然后,流程进行到方框304,其中,δV被改变以满足在反相器输出处的目标时钟占空比。δV可通过任何适当的电路以任何适当的方式改变。
图4是示出占空比随着时间变化的实例的图400,其示出了占空比可被示例占空比调整电路改变的有效范围。线401示出了上升的占空比调整的范围,线402示出了向下的占空比调整的范围。虽然整个范围的占空比调整(即,从0%到100%)可能不能通过δV的调整来进行,但是在某些实施例中,占空比可有效地从大约45%调整到大约55%,这足以满足用于许多计算系统的目标占空比要求。图5示出了表示对于示例占空比调整电路,占空比失真(DCD,以微微秒)相对输入电流(即,为产生δV而提供的电流)的例子的图500。占空比失真是特定的时钟信号相对目标占空比表现出的变化。如图5所示,DCD可通过提供适当的输入电流而被设置为零,从而在占空比调整电路的反相器输出处实现目标占空比。
示例性实施例的技术效果和益处包括时钟占空比在一定取值范围内的变化以实现和维持用于电子系统的目标占空比。
在此使用的术语仅仅为了描述特定实施例的目的,而并不意图限制本发明。如在此所使用的,单数形式“一”、“一个”和“该”也意图包括复数形式,除非上下文清楚地指示相反的情况。将进一步理解的是术语“包括”和/或“包含”在本说明书中使用时指明存在所陈述的特征、整数、步骤、操作、元件和/或部件,但不排除存在或增加一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组合。
在下面的权利要求中的所有装置或步骤加功能元件的相应结构、材料、动作和等同意图包括任何用于结合其它明确要求保护的元件执行功能的结构、材料或动作。已提供本发明的描述以用于说明和描述的目的,但并不意味着穷尽或者以所公开的形式来限制本发明。在不脱离本发明的范围和精神的情况下,许多修改和变形对于本领域技术人员将是明显的。为了最好地解释本发明的原理和实际应用,已选择并描述了实施例,这些实施例使得本领域技术人员能够理解本发明以用于具有与所考虑的特定应用相适宜的各种修改的各种实施例。
Claims (13)
1.一种占空比调整电路,包括:
控制电压产生电路,包括:
第一和第二增量电压产生器;
可变电流源,被配置为通过第一p型场效应晶体管pFET和第一n型场效应晶体管nFET向所述第一和第二增量电压产生器提供输入电流,其中所述第一增量电压产生器基于所述输入电流输出正的增量电压,以及所述第二增量电压产生器基于所述输入电流输出负的增量电压;
控制电压反相器,其被配置为输出分界电压,其中所述控制电压产生电路向第一反相器输出第一控制电压以及向第二反相器输出第二控制电压,其中所述第一控制电压等于所述分界电压加上所述增量电压,并且所述第二控制电压等于所述分界电压减去所述增量电压;第一反相器,所述第一反相器具有与所述控制电压反相器的分界电压相同的增量电压,其被配置为接收第一反相器输入信号,其中所述第一反相器输入信号包括在第一时钟信号输入节点处接收的第一输入时钟信号和从所述控制电压产生电路接收的所述第一控制电压的总和,并被配置输出第一输出时钟信号,其中,所述可变电流源的输入电流的变化被配置为改变所述第一输出时钟信号的占空比;
第二反相器,所述第二反相器具有与所述控制电压反相器的分界电压相同的增量电压,其被配置为接收第二反相器输入信号,其中所述第二反相器输入信号包括在第二时钟信号输入节点处接收的第二输入时钟信号和从所述控制电压产生电路接收的所述第二控制电压的总和,并被配置为输出第二输出时钟信号,其中,所述可变电流源的输入电流的变化被配置为改变所述第二输出时钟信号的占空比。
2.根据权利要求1所述的占空比调整电路,还包括:与所述第一反相器并联连接的第一反馈电阻器,以及与所述第二反相器并联连接的第二反馈电阻器。
3.根据权利要求1所述的占空比调整电路,还包括:在所述第一时钟信号输入节点和所述第一反相器之间串联的第一时钟输入电容器,以及在所述第二时钟信号输入节点和所述第二反相器之间串联的第二时钟输入电容器。
4.根据权利要求1所述的占空比调整电路,其中,所述可变电流源包括电流数模转换器。
5.根据权利要求1所述的占空比调整电路,其中,所述控制电压的变化包括基于所述第一和第二输出时钟信号的占空比的所述控制电压的闭环调整,以满足目标占空比。
6.一种用于由占空比调整电路调整时钟信号的占空比的方法,其中所述占空比调整电路包括第一反相器,所述方法包括:
在第一时钟信号输入处接收第一输入时钟信号;
从控制电压产生电路接收第一控制电压,其中所述第一控制电压等于分界电压加上增量电压;
将所述第一输入时钟信号和所述第一控制电压的总和输入到所述第一反相器的输入;
在所述第一反相器的第一时钟信号输出处将第一输出时钟信号输出;
在第二时钟信号输入处接收第二输入时钟信号;
从所述控制电压产生电路接收第二控制电压,其中所述第二控制电压等于所述分界电压减去增量电压;
将所述第二输入时钟信号和所述第二控制电压的总和输入至第二反相器的输入;
在所述第二反相器的第二时钟信号输出处将第二输出时钟信号输出;以及
由所述控制电压产生电路改变所述第一和第二控制电压以改变所述第一和第二输出时钟信号的占空比。
7.根据权利要求6所述的方法,其中,所述占空比调整电路还包括:与所述第一反相器并联连接的第一反馈电阻器,以及与所述第二反相器并联连接的第二反馈电阻器。
8.根据权利要求6所述的方法,其中,所述占空比调整电路还包括:在所述第一时钟信号输入节点和所述第一反相器之间串联的第一时钟输入电容器,以及在所述第二时钟信号输入节点和所述第二反相器之间串联的第二时钟输入电容器。
9.根据权利要求6所述的方法,其中所述第一和第二控制电压的变化包括所述增量电压的变化。
10.根据权利要求9所述的方法,其中,所述控制电压产生电路包括被偏置在所述分界电压的控制电压反相器。
11.根据权利要求9所述的方法,其中,所述控制电压产生电路包括可变电流源,所述增量电压由所述可变电流源改变。
12.根据权利要求11所述的方法,其中,所述可变电流源包括电流数模转换器。
13.根据权利要求6所述的方法,其中,改变所述控制电压包括:基于所述第一和第二输出时钟信号的占空比,闭环调整所述控制电压,以满足目标占空比。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/367,777 US8536917B2 (en) | 2012-02-07 | 2012-02-07 | Duty cycle adjustment circuit |
US13/367,777 | 2012-02-07 | ||
PCT/IB2013/050356 WO2013118000A1 (en) | 2012-02-07 | 2013-01-15 | Duty cycle adjustment circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104094524A CN104094524A (zh) | 2014-10-08 |
CN104094524B true CN104094524B (zh) | 2016-12-07 |
Family
ID=48902363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201380008073.9A Expired - Fee Related CN104094524B (zh) | 2012-02-07 | 2013-01-15 | 占空比调整电路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8536917B2 (zh) |
JP (1) | JP6161633B2 (zh) |
CN (1) | CN104094524B (zh) |
DE (1) | DE112013000872B4 (zh) |
WO (1) | WO2013118000A1 (zh) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9762211B2 (en) * | 2015-11-03 | 2017-09-12 | Samsung Electronics Co., Ltd | System and method for adjusting duty cycle in clock signals |
CN105281712B (zh) * | 2015-11-04 | 2018-06-19 | 四川九洲电器集团有限责任公司 | 一种基带信号占空比保护方法及保护电路 |
US9882570B1 (en) * | 2016-12-23 | 2018-01-30 | Inphi Corporation | Compact high speed duty cycle corrector |
US10326460B2 (en) | 2017-01-19 | 2019-06-18 | Samsung Electronics Co., Ltd. | Wide-range local oscillator (LO) generators and apparatuses including the same |
EP3514955B1 (en) * | 2018-01-19 | 2021-12-15 | Socionext Inc. | Clock distribution circuit and method for duty cycle correction |
CN113330685B (zh) * | 2019-01-30 | 2023-10-20 | 华为技术有限公司 | 占空比调整方法、控制器芯片及闪存设备 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1507156A (zh) * | 2002-12-06 | 2004-06-23 | ���µ�����ҵ��ʽ���� | 占空比校正电路 |
US7598779B1 (en) * | 2004-10-08 | 2009-10-06 | Altera Corporation | Dual-mode LVDS/CML transmitter methods and apparatus |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04266211A (ja) * | 1991-02-21 | 1992-09-22 | Nec Eng Ltd | パルス幅調整回路 |
JPH04326622A (ja) * | 1991-04-26 | 1992-11-16 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
JPH07106927A (ja) * | 1993-10-01 | 1995-04-21 | Hitachi Commun Syst Inc | デューティ補正回路 |
KR100281898B1 (ko) * | 1998-07-21 | 2001-02-15 | 윤종용 | 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법 |
KR100510515B1 (ko) | 2003-01-17 | 2005-08-26 | 삼성전자주식회사 | 공정의 변화에 따라서 클럭신호의 듀티 사이클을 보정하는듀티 사이클 보정회로를 구비하는 반도체 장치 |
US7271635B2 (en) * | 2004-07-15 | 2007-09-18 | Micron Technology | Method and apparatus for reducing duty cycle distortion of an output signal |
US7525358B1 (en) * | 2005-06-17 | 2009-04-28 | National Semiconductor Corporation | Duty-cycle correction for clock receiver |
US7456667B2 (en) * | 2006-12-22 | 2008-11-25 | Taylor Stewart S | Electrical signal duty cycle modification |
US7518425B2 (en) * | 2007-02-05 | 2009-04-14 | Promos Technologies Pte.Ltd | Circuit and technique for adjusting and accurately controlling clock duty cycles in integrated circuit devices |
US7570094B2 (en) | 2007-06-22 | 2009-08-04 | Promos Technologies Pte.Ltd. | Automatic duty cycle correction circuit with programmable duty cycle target |
US7940103B2 (en) | 2009-03-09 | 2011-05-10 | Micron Technology, Inc. | Duty cycle correction systems and methods |
JP2012178670A (ja) * | 2011-02-25 | 2012-09-13 | Asahi Kasei Electronics Co Ltd | バッファ回路 |
-
2012
- 2012-02-07 US US13/367,777 patent/US8536917B2/en not_active Expired - Fee Related
-
2013
- 2013-01-15 DE DE112013000872.6T patent/DE112013000872B4/de active Active
- 2013-01-15 JP JP2014555346A patent/JP6161633B2/ja not_active Expired - Fee Related
- 2013-01-15 CN CN201380008073.9A patent/CN104094524B/zh not_active Expired - Fee Related
- 2013-01-15 WO PCT/IB2013/050356 patent/WO2013118000A1/en active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1507156A (zh) * | 2002-12-06 | 2004-06-23 | ���µ�����ҵ��ʽ���� | 占空比校正电路 |
US7598779B1 (en) * | 2004-10-08 | 2009-10-06 | Altera Corporation | Dual-mode LVDS/CML transmitter methods and apparatus |
Also Published As
Publication number | Publication date |
---|---|
US8536917B2 (en) | 2013-09-17 |
US20130200934A1 (en) | 2013-08-08 |
JP2015509672A (ja) | 2015-03-30 |
CN104094524A (zh) | 2014-10-08 |
DE112013000872T5 (de) | 2014-10-30 |
JP6161633B2 (ja) | 2017-07-12 |
WO2013118000A1 (en) | 2013-08-15 |
DE112013000872B4 (de) | 2017-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104094524B (zh) | 占空比调整电路 | |
US7971088B2 (en) | Clock skew controller and integrated circuit including the same | |
CN104426503B (zh) | 相位混合电路、以及包括相位混合电路的半导体装置和半导体系统 | |
CN102446484B (zh) | 显示面板驱动装置 | |
CN103404027A (zh) | 延迟电路系统 | |
CN104467819A (zh) | 延迟锁相环、压控延迟线和延时单元 | |
CN104124945B (zh) | 占空比校准电路 | |
US8427208B2 (en) | Phase interpolator and semiconductor circuit device | |
EP3228009B1 (en) | Power efficient high speed latch circuits and systems | |
KR101103070B1 (ko) | 클럭 신호 듀티 보정 회로 | |
US6833744B2 (en) | Circuit for correcting duty factor of clock signal | |
US20150054555A1 (en) | Self-biased delay locked loop with delay linearization | |
CN105553470B (zh) | 一种基于半速率时钟恢复电路的串行器 | |
CN102394640A (zh) | 延时锁定环电路及快速锁定算法 | |
CN104124964A (zh) | 一种延时锁相环及提高延时锁相环精度的方法 | |
US7675339B2 (en) | System and method for generating a delayed clock signal of an input clock signal | |
US20090189701A1 (en) | Single-Ended to Differential Translator to Control Current Starved Delay Cell Bias | |
CN106559061B (zh) | 占空比校正器 | |
US9843310B2 (en) | Duty cycle calibration circuit | |
CN205490484U (zh) | 提高输入时钟占空比免疫力的电路及占空比高的dram存储器 | |
CN108988828A (zh) | 振荡器 | |
Bui et al. | High speed differential pulse-width control loop based on frequency-to-voltage converters | |
US10389112B2 (en) | Device and method for generating duty cycle | |
CN204334542U (zh) | 一种dll延时链 | |
Yang et al. | A low power 120-to-520Mb/s clock and data recovery circuit for PWM signaling scheme |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20161207 |