KR101103070B1 - 클럭 신호 듀티 보정 회로 - Google Patents

클럭 신호 듀티 보정 회로 Download PDF

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Abstract

클럭 신호 듀티 보정 회로는 클럭 신호를 이용하여 듀티 보정 클럭 신호의 라이징 타이밍(rising timing)을 조정하기 위한 제 1 제어 신호를 생성하도록 구성된 제 1 천이 타이밍 조정부, 코드 신호에 따라 클럭 신호를 이용하여 듀티 보정 클럭 신호의 폴링 타이밍(falling timing)을 가변시키기 위한 제 2 제어 신호를 생성하도록 구성된 제 2 천이 타이밍 조정부, 및 제 1 제어 신호와 제 2 제어 신호에 응답하여 라이징 타임 또는 폴링 타임이 조정된 듀티 보정 클럭 신호를 생성하도록 구성된 차동 버퍼를 포함한다.

Description

클럭 신호 듀티 보정 회로{CLOCK SIGNAL DUTY CORRECTION CIRCUIT}
본 발명은, 보정 회로에 관한 것으로서, 특히 클럭 신호 듀티 보정 회로에 관한 것이다.
종래의 기술에 따른 클럭 신호 듀티 보정 회로는 클럭 신호의 라이징 엣지(Rising Edge) 또는 폴링 엣지(Falling Edge)의 슬루 레이트(Slew Rate)를 조절하여 클럭 신호의 듀티 레이트(Duty Rate)(이하, 듀티)를 보정하는 방법과, 딜레이 라인을 이용하여 지연시간을 가변시킴으로써 클럭 신호의 듀티를 보정하는 방법이 사용되었다.
그러나 슬루 레이트를 조절하는 방법은 클럭 신호의 대역폭이 제한되고 지터(Jitter)를 유발하는 문제가 있다.
또한 딜레이 라인을 이용하는 방법은 딜레이 라인으로 인하여 회로 면적이 증가하고, 딜레이 라인에 의한 전달 지연시간이 증가하여 듀티 보정 시간이 증가하는 문제가 있다.
본 발명의 실시예는 회로 면적을 감소시킴과 동시에 듀티 보정 시간을 줄일 수 있도록 한 클럭 신호 듀티 보정 회로를 제공함에 그 목적이 있다.
본 발명의 실시예는 클럭 신호를 이용하여 듀티 보정 클럭 신호의 라이징 타이밍(rising timing)을 조정하기 위한 제 1 제어 신호를 생성하도록 구성된 제 1 천이 타이밍 조정부, 코드 신호에 따라 클럭 신호를 이용하여 듀티 보정 클럭 신호의 폴링 타이밍(falling timing)을 가변시키기 위한 제 2 제어 신호를 생성하도록 구성된 제 2 천이 타이밍 조정부, 및 제 1 제어 신호와 제 2 제어 신호에 응답하여 라이징 타임 또는 폴링 타임이 조정된 듀티 보정 클럭 신호를 생성하도록 구성된 차동 버퍼를 포함함을 특징으로 한다.
본 발명의 실시예는 클럭 신호를 제 1 지연 시간만큼 지연시켜 제 1 지연 클럭 신호를 생성하도록 구성된 제 1 지연기, 클럭 신호를 제 2 지연 시간만큼 지연시켜 제 2 지연 클럭 신호를 생성하도록 구성된 제 2 지연기, 제어 코드에 의해 응답하여 조정된 가중치에 따라 클럭 신호와 제 2 지연 클럭 신호를 혼합하여 제 3 지연 클럭 신호를 생성하도록 구성된 위상 혼합기, 제 1 지연 클럭 신호와 제 3 지연 클럭 신호에 응답하여 듀티 보정 클럭 신호를 생성하도록 구성된 차동 버퍼, 및 듀티 보정 클럭 신호를 이용하여 클럭 신호의 듀티를 검출하고 그에 상응하는 제어 코드를 생성하도록 구성된 제어 코드 발생부를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 클럭 신호의 폴링 타이밍을 조절하여 듀티를 보정하므로 클럭 신호의 대역폭을 제한하지 않고, 지터 발생을 줄이며 고속 동작이 가능하다.
도 1은 본 발명의 실시예에 따른 클럭 신호 듀티 보정 회로(100)의 블록도,
도 2는 본 발명의 실시예에 따른 클럭 신호 듀티 보정 회로(100)의 출력 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 클럭 신호 듀티 보정 회로(100)는 제 1 천이 타이밍 조정부(310), 제 2 천이 타이밍 조정부(320), 차동 버퍼(200) 및 제어 코드 발생부(400)를 포함한다.
제 1 천이 타이밍 조정부(310)는 클럭 신호(CK)를 이용하여 듀티 보정 클럭 신호(CK_DCC)의 라이징 타이밍(rising timing)을 조정하기 위한 제 1 제어 신호를 생성하도록 구성된다.
제 1 천이 타이밍 조정부(310)는 제 1 지연기(DL1)를 포함한다.
제 1 지연기(DL1)는 클럭 신호(CK)를 제 1 지연 시간만큼 지연시켜 제 1 제어 신호 즉, 제 1 지연 클럭 신호(CKD1)를 생성하도록 구성된다.
제 2 천이 타이밍 조정부(320)는 코드 신호 즉, 제어 코드(CODE<0:N>)에 따라 클럭 신호(CK)를 이용하여 듀티 보정 클럭 신호(CK_DCC)의 폴링 타이밍(falling timing)을 가변시키기 위한 제 2 제어 신호를 생성하도록 구성된다.
제 2 천이 타이밍 조정부(320)는 제 2 지연기(DL2) 및 위상 혼합기(321)를 포함한다.
제 2 지연기(DL2)는 클럭 신호(CK)를 제 2 지연 시간만큼 지연시켜 제 2 지연 클럭 신호(CKD2)를 생성하도록 구성된다.
이때 제 2 지연 시간은 제 1 지연 시간의 정수 배 예를 들어, 2 배가 될 수 있다.
위상 혼합기(321)는 제어 코드(CODE<0:N>)에 의해 응답하여 조정된 가중치에 따라 클럭 신호(CK)와 제 2 지연 클럭 신호(CKD2)를 혼합하고 혼합된 신호의 위상을 반전시켜 제 2 제어 신호 즉, 제 3 지연 클럭 신호(CKD3)를 생성하도록 구성된다.
이때 위상 혼합기(321)는 초기 동작시 카운터(430)에서 출력되는 제어 코드(CODE<0:N>)에 따라 클럭 신호(CK)와 제 2 지연 클럭 신호(CKD2)를 1:1의 가중치로 혼합하도록 구성할 수 있다.
차동 버퍼(200)는 제 1 지연 클럭 신호(CKD1)와 제 3 지연 클럭 신호(CKD3)에 응답하여 듀티 보정 클럭 신호(CK_DCC)를 생성하도록 구성된다.
차동 버퍼(200)는 제 1 내지 제 4 트랜지스터(M1 ~ M4)를 포함한다.
제 1 트랜지스터(M1)는 소오스가 접지단과 연결되고, 드레인이 제 1 노드(A)와 연결되며, 게이트에 제 1 지연 클럭 신호(CKD1)를 입력 받는다. 제 1 트랜지스터(M1)는 제 1 지연 클럭 신호(CKD1)에 응답하여 제 1 노드(A)를 풀 다운(pull down) 시킨다.
제 2 트랜지스터(M2)는 소오스가 접지단과 연결되고, 드레인이 제 2 노드(B)와 연결되며, 게이트에 제 3 지연 클럭 신호(CKD3)를 입력 받는다. 제 2 트랜지스터(M2)는 제 3 지연 클럭 신호(CKD3)에 응답하여 제 2 노드(B)를 풀 다운(Pull down) 시킨다.
제 3 트랜지스터(M3)는 소오스가 전원단과 연결되고, 드레인이 제 1 노드(A)와 연결되며, 게이트가 제 2 노드(B)와 연결된다.
제 4 트랜지스터(M4)는 소오스가 전원단과 연결되고, 드레인이 제 2 노드(B)와 연결되며, 게이트가 제 1 노드(A)와 연결된다.
제어 코드 발생부(400)는 듀티 보정 클럭 신호(CK_DCC)를 이용하여 클럭 신호(CK)의 듀티를 검출하고 그에 상응하는 제어 코드(CODE<0:N>)를 생성하도록 구성된다.
제어 코드 발생부(400)는 위상 분리기(410), 듀티 검출기(420) 및 카운터(430)를 포함한다.
위상 분리기(410)는 듀티 보정 클럭 신호(CK_DCC)의 위상을 분리하여 제 1 위상 클럭 신호(RCK) 및 제 2 위상 클럭 신호(FCK)를 생성하도록 구성된다.
이때 제 1 위상 클럭 신호(RCK)와 제 2 위상 클럭 신호(FCK)는 서로 반대의 위상을 가지며, 제 1 위상 클럭 신호(RCK)는 듀티 보정 클럭 신호(CK_DCC)와 동일한 위상을 갖는다.
듀티 검출기(420)는 제 1 위상 클럭 신호(RCK)와 제 2 위상 클럭 신호(FCK)를 이용하여 듀티 보정 클럭 신호(CK_DCC)의 듀티를 검출하여 듀티 검출 신호(DET_DUTY)를 생성하도록 구성된다.
듀티 검출기(420)는 제 1 위상 클럭 신호(RCK)의 하이 레벨 구간이 로우 레벨 구간에 비해 긴 경우 듀티 검출 신호(DET_DUTY)를 하이 레벨로 출력하도록 구성할 수 있다.
카운터(430)는 듀티 검출 신호(DET_DUTY)에 응답하여 제어 코드(CODE<0:N>)를 가변 즉, 제어 코드(CODE<0:N>)의 코드 값을 증가 또는 감소시키도록 구성된다.
예를 들어, 듀티 검출 신호(DET_DUTY)가 하이 레벨인 경우 제어 코드(CODE<0:N>)의 코드 값을 증가시키도록 카운터(430)를 구성할 수 있다.
이때 듀티 검출 신호(DET_DUTY)가 하이 레벨인 경우 제어 코드(CODE<0:N>)의 코드 값을 증가시키는 것은 하나의 예를 든 것일 뿐, 코드 값의 증가 또는 감소는 카운터(430)와 위상 혼합기(321)의 회로 설계 방식에 따라 달라질 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 클럭 신호 듀티 보정 회로(100)의 동작을 도 2를 참조하여 설명하면 다음과 같다.
이때 도 2는 클럭 신호(CK)의 하이 레벨 구간이 로우 레벨 구간에 비해 짧은 것으로 가정한 경우에 따른 클럭 신호 듀티 보정 회로(100)의 출력 타이밍도이다.
클럭 신호(CK)가 제 1 지연기(DL1)를 경유하여 제 1 지연 클럭 신호(CKD1)로서 출력된다.
제 1 지연 클럭 신호(CKD1)에 응답하여 차동 버퍼(200)의 제 1 트랜지스터(M1)가 제 1 노드(A)를 풀 다운 시킨다.
차동 버퍼(200)의 제 1 트랜지스터(M1)가 제 1 노드(A)를 풀 다운 시킴에 따라 듀티 보정 클럭 신호(CK_DCC)가 하이 레벨로 천이된다.
위상 혼합기(321)는 초기 동작시 카운터(430)에서 출력된 제어 코드(CODE<0:N>)에 따라 클럭 신호(CK)와 제 2 지연 클럭 신호(CKD2)를 1:1의 가중치로 혼합하고 혼합된 신호의 위상을 반전시켜 제 3 지연 클럭 신호(CKD3)를 생성한다.
이미 언급한 바와 같이, 제 1 지연기(DL1)의 지연 시간을 제 1 지연 시간, 제 2 지연기(DL2)의 지연 시간을 제 2 지연 시간이라 하였다. 또한 제 2 지연 시간은 제 1 지연 시간의 2 배가 될 수 있다.
클럭 신호(CK)와 제 2 지연 클럭 신호(CKD2)가 1:1의 가중치로 혼합되므로 제 3 지연 클럭 신호(CKD3)는 클럭 신호(CK)와 제 2 지연 클럭 신호(CKD2)의 중간만큼의 지연 시간을 갖는다.
즉, 제 3 지연 클럭 신호(CKD3)는 클럭 신호(CK)에 비해 제 1 지연 시간만큼 지연 되고, 클럭 신호(CK)와 반대의 위상을 갖는다.
따라서 제 1 지연 클럭 신호(CKD1)와 제 3 지연 클럭 신호(CKD3)는 실질적으로 동일한 지연 시간을 갖는다.
이는 초기 동작시 클럭 신호(CK)의 하이 레벨 구간과 로우 레벨 구간이 동일한 것을 기준으로 클럭 신호 듀티 보정 회로(100)를 동작시키기 위함이다.
따라서 초기 동작시 차동 버퍼(200)에서 출력되는 듀티 보정 클럭 신호(CK_DCC)는 실질적으로 클럭 신호(CK)와 동일한 듀티를 갖게 된다.
그러나 앞서 가정한 바와 같이, 클럭 신호(CK)의 하이 레벨 구간이 로우 레벨 구간에 비해 짧은 상태이다.
따라서 위상 분리기(410)에서 출력된 제 1 위상 클럭 신호(RCK) 또한 하이 레벨 구간이 로우 레벨 구간에 비해 짧은 상태이다.
한편, 제 2 위상 클럭 신호(FCK)는 제 1 위상 클럭 신호(RCK)와 반대의 위상을 가지므로 로우 레벨 구간이 하이 레벨 구간에 비해 짧은 상태이다.
듀티 검출기(420)는 주기적으로 듀티 검출을 수행하고, 각 검출 주기 마다 듀티 검출 신호(DET_DUTY)를 생성한다.
이때 제 1 위상 클럭 신호(RCK)의 하이 레벨 구간이 로우 레벨 구간에 비해 짧으므로 듀티 검출기(420)는 듀티 검출 신호(DET_DUTY)를 로우 레벨로 출력한다.
카운터(430)는 로우 레벨의 듀티 검출 신호(DET_DUTY)에 응답하여 제어 코드(CODE<0:N>)의 코드 값을 감소시킨다.
위상 혼합기(321)는 초기에 비해 감소된 코드 값을 갖는 제어 코드(CODE<0:N>)에 따라 클럭 신호(CK)에 비해 제 2 지연 클럭 신호(CKD2)의 가중치를 증가시켜 제 2 지연 클럭 신호(CKD2)와 클럭 신호(CK)를 혼합한다.
따라서 제 3 지연 클럭 신호(CKD3)는 이전에 비해 증가된 지연 값을 갖게 된다.
제 3 지연 클럭 신호(CKD3)에 의해 이전에 비해 늦은 시간에 차동 버퍼(200)의 제 2 트랜지스터(M2)가 턴 온 되어 노드(B)를 풀 다운(Pull down) 시킨다.
제 2 트랜지스터(M2)가 턴 온 되어 제 2 노드(B)를 풀 다운 시킴에 따라 듀티 보정 클럭 신호(CK_DCC)가 이전에 비해 늦은 시간에 로우 레벨로 천이된다.
듀티 보정 클럭 신호(CK_DCC)가 이전에 비해 늦은 시간에 로우 레벨로 천이되므로 듀티 보정 클럭 신호(CK_DCC)의 하이 레벨 구간이 증가한다.
이때 하이 레벨의 듀티 검출 신호(DET_DUTY)가 반복적으로 출력되거나, 로우 레벨의 듀티 검출 신호(DET_DUTY)가 반복적으로 출력되는 경우, 듀티 보정이 완료되지 않은 것을 의미한다.
한편, 듀티 검출 신호(DET_DUTY)가 하이 레벨과 로우 레벨을 번갈아가며 출력되면 듀티 보정 클럭 신호(CK_DCC)의 하이 레벨 구간과 로우 레벨 구간이 실질적으로 동일해졌다는 것을 의미한다.
따라서 듀티 검출 신호(DET_DUTY)가 하이 레벨과 로우 레벨을 번갈아가며 출력되면, 듀티 보정 클럭 신호(CK_DCC)의 하이 레벨 구간과 로우 레벨 구간이 실질적으로 동일해진 것으로 판단하여 클럭 신호 듀티 보정을 완료한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 클럭 신호를 제 1 지연 시간만큼 지연시켜 듀티 보정 클럭 신호의 라이징 타이밍(rising timing)을 조정하기 위한 제 1 제어 신호를 생성하도록 구성된 제 1 천이 타이밍 조정부;
    코드 신호에 따라 상기 클럭 신호와 상기 클럭 신호를 제 2 지연 시간만큼 지연시킨 신호를 이용하여 상기 듀티 보정 클럭 신호의 폴링 타이밍(falling timing)을 가변시키기 위한 제 2 제어 신호를 생성하도록 구성된 제 2 천이 타이밍 조정부; 및
    상기 제 1 제어 신호와 상기 제 2 제어 신호에 응답하여 라이징 타임 또는 폴링 타임이 조정된 상기 듀티 보정 클럭 신호를 생성하도록 구성된 차동 버퍼를 포함하는 클럭 신호 듀티 보정 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 천이 타이밍 조정부는
    상기 클럭 신호를 상기 제 2 지연 시간만큼 지연시켜 지연 신호를 생성하도록 구성된 지연기, 및
    상기 코드 신호에 응답하여 조정된 가중치에 따라 상기 클럭 신호와 상기 지연 신호를 혼합하고 혼합된 신호의 위상을 반전시켜 상기 제 2 제어 신호를 생성하도록 구성된 위상 혼합기를 포함하는 클럭 신호 듀티 보정 회로.
  4. 제 3 항에 있어서,
    상기 제 2 지연 시간은 상기 제 1 지연 시간의 정수 배인 클럭 신호 듀티 보정 회로.
  5. 제 3 항에 있어서,
    상기 위상 혼합기는
    초기 값으로 상기 클럭 신호와 상기 지연 신호에 동일한 가중치가 적용되도록 구성되는 클럭 신호 듀티 보정 회로.
  6. 제 1 항에 있어서,
    상기 듀티 보정 클럭 신호를 이용하여 상기 클럭 신호의 듀티를 검출하고 그에 상응하는 상기 코드 신호를 생성하도록 구성된 제어 코드 발생부를 더 포함하는 클럭 신호 듀티 보정 회로.
  7. 제 6 항에 있어서,
    상기 제어 코드 발생부는
    상기 듀티 보정 클럭 신호의 위상을 분리하여 제 1 위상 클럭 신호 및 제 2 위상 클럭 신호를 생성하도록 구성된 위상 분리기,
    상기 제 1 위상 클럭 신호와 상기 제 2 위상 클럭 신호를 이용하여 듀티 검출 신호를 생성하도록 구성된 듀티 검출기, 및
    상기 듀티 검출 신호에 응답하여 상기 코드 신호를 가변시키도록 구성된 카운터를 포함하는 클럭 신호 듀티 보정 회로.
  8. 클럭 신호를 제 1 지연 시간만큼 지연시켜 제 1 지연 클럭 신호를 생성하도록 구성된 제 1 지연기;
    상기 클럭 신호를 제 2 지연 시간만큼 지연시켜 제 2 지연 클럭 신호를 생성하도록 구성된 제 2 지연기;
    제어 코드에 의해 응답하여 조정된 가중치에 따라 상기 클럭 신호와 상기 제 2 지연 클럭 신호를 혼합하여 제 3 지연 클럭 신호를 생성하도록 구성된 위상 혼합기;
    상기 제 1 지연 클럭 신호와 상기 제 3 지연 클럭 신호에 응답하여 듀티 보정 클럭 신호를 생성하도록 구성된 차동 버퍼; 및
    상기 듀티 보정 클럭 신호를 이용하여 상기 클럭 신호의 듀티를 검출하고 그에 상응하는 상기 제어 코드를 생성하도록 구성된 제어 코드 발생부를 포함하는 클럭 신호 듀티 보정 회로.
  9. 제 8 항에 있어서,
    상기 제 2 지연 시간은 상기 제 1 지연 시간의 정수 배인 클럭 신호 듀티 보정 회로.
  10. 제 8 항에 있어서,
    상기 위상 혼합기는
    초기 값으로 상기 클럭 신호와 제 2 지연 클럭 신호에 동일한 가중치가 적용되도록 구성되는 클럭 신호 듀티 보정 회로.
  11. 제 8 항에 있어서,
    상기 제어 코드 발생부는
    상기 듀티 보정 클럭 신호의 위상을 분리하여 제 1 위상 클럭 신호 및 제 2 위상 클럭 신호를 생성하도록 구성된 위상 분리기,
    상기 제 1 위상 클럭 신호와 상기 제 2 위상 클럭 신호를 이용하여 듀티 검출 신호를 생성하도록 구성된 듀티 검출기, 및
    상기 듀티 검출 신호에 응답하여 상기 제어 코드를 가변시키도록 구성된 카운터를 포함하는 클럭 신호 듀티 보정 회로.
  12. 제 11 항에 있어서,
    상기 제 1 위상 클럭 신호와 상기 제 2 위상 클럭 신호는 서로 반대의 위상을 갖는 클럭 신호 듀티 보정 회로.
  13. 제 8 항에 있어서,
    상기 차동 버퍼는
    상기 제 1 지연 클럭 신호에 응답하여 상기 듀티 보정 클럭 신호의 라이징 타이밍(rising timing)을 조정하도록 구성된 제 1 트랜지스터, 및
    상기 제 3 지연 클럭 신호에 응답하여 상기 듀티 보정 클럭 신호의 폴링 타이밍(falling timing)을 조정하도록 구성된 제 2 트랜지스터를 포함하는 클럭 신호 듀티 보정 회로.
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