KR102140117B1 - 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치 - Google Patents

클럭 위상 조절 회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR102140117B1
KR102140117B1 KR1020130069550A KR20130069550A KR102140117B1 KR 102140117 B1 KR102140117 B1 KR 102140117B1 KR 1020130069550 A KR1020130069550 A KR 1020130069550A KR 20130069550 A KR20130069550 A KR 20130069550A KR 102140117 B1 KR102140117 B1 KR 102140117B1
Authority
KR
South Korea
Prior art keywords
clock
delay
unit
digital code
code
Prior art date
Application number
KR1020130069550A
Other languages
English (en)
Other versions
KR20140147179A (ko
Inventor
김대석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130069550A priority Critical patent/KR102140117B1/ko
Priority to US14/075,703 priority patent/US9312868B2/en
Publication of KR20140147179A publication Critical patent/KR20140147179A/ko
Application granted granted Critical
Publication of KR102140117B1 publication Critical patent/KR102140117B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H03L7/1978—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider using a cycle or pulse removing circuit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

반도체 장치는, 입력신호를 입력받기 위한 버퍼; 클럭을 입력받기 위한 클럭 버퍼; 상기 클럭을 지연시켜 상기 입력신호와 상기 클럭의 경로 차이를 보상하기 위한 지연 고정 루프; 상기 클럭 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부; 상기 지연 고정 루프에 의해 보상된 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부; 및 상기 지연부에 의해 지연된 클럭을 이용해 상기 입력신호를 스트로빙하는 스트로빙부를 포함한다.

Description

클럭 위상 조절 회로 및 이를 포함하는 반도체 장치 {CIRCUIT FOR ADJUSTING CLOCK PHASE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 클럭의 위상을 조절하는 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치들(칩들) 간에 신호(데이터)를 고속으로 주고받기 위해서는 신호를 올바르게 인식하게 해주는 클럭, 즉 스트로브(strobe) 신호, 가 필요하다. 따라서 반도체 장치들 간에 고속으로 신호를 주고받을 때에는 신호와 함께 클럭을 주고받고 있다.
도 1은 반도체 장치에서 데이터와 데이터를 스트로브하기 위한 클럭을 수신하기 위한 구성을 도시한 도면이며, 도 2는 데이터와 클럭의 위상을 나타낸 도면이다.
도 1을 참조하면, 버퍼(101)를 통해 데이터(DATA)가 입력되고, 입력된 데이터는 경로A(PATH_A)를 거쳐 스트로빙부(110)로 전달된다. 여기서 경로A(PATH_A)는 버퍼(101)를 통해 입력된 데이터(DATA)가 스트로빙부(110)로 전달되기까지 거치는 경로 상의 라인 및 회로들을 나타낸다.
한편, 버퍼(102)를 통해 데이터(DATA)를 스트로브하기 위한 클럭(CLK)이 입력되고, 입력된 클럭은 경로B(PATH_B)를 거쳐 스트로빙부(110)로 전달된다. 여기서 경로B는(PATH_B)는 버퍼(102)를 통해 입력된 클럭(CLK)이 스트로빙부(110)로 전달되기까지 거치는 경로 상의 라인 및 회로들을 나타낸다.
스트로빙부(110)는 경로B(PATH_B)를 통해 전달된 클럭(CLK)에 동기해 경로A(PATH_A)를 통해 전달된 데이터(DATA)를 스트로브한다. 그리고 스트로브한 데이터(STROBED DATA)를, 즉 올바로 인식된 데이터를, 반도체 장치(100) 내부에서 데이터를 필요로 하는 회로들(미도시)에 전달한다.
도 2의 (a)는 버퍼(101)와 버퍼(102) 상에서의 데이터(DATA)와 클럭(CLK)의 위상을 나타낸다. (a)를 참조하면, 버퍼(101)와 버퍼(102) 상에서는 클럭(CLK)의 하이 구간에 이븐 데이터들(D0, D2, D4)이 정렬되고, 클럭(CLK)의 로우 구간에 오드 데이터들(D1, D3, D5)이 정렬된다.
도 2의 (b)는 지점(103)과 지점(104) 상에서의 데이터(DATA)와 클럭(CLK)의 위상을 나타낸다. 데이터(DATA)는 (a)로부터 경로A(PATH_A)에서 발생한 지연을 겪고, 클럭(CLK)은 (a)로부터 경로B(PATH_B)에서 발생한 지연을 겪었기에 데이터(DATA)와 클럭(CLK)의 위상이 어긋난다. 스트로빙부(110)가 충분한 마진(margin)을 가지고 데이터(DATA)를 인식할 수 있기 위해서는 클럭(CLK)의 에지(edge)가 데이터(DATA)의 중앙(center)에 위치해야 하는데, 이를 가능하게 하기 위해서는 데이터(DATA)와 클럭(CLK)의 경로 차이에 의한 위상 차이를 보상해주고, 클럭(CLK)의 에지가 데이터(DATA)의 중앙에 위치할 수 있도록 클럭(CLK)의 위상을 조절하는 기술이 요구된다.
본 발명의 실시예들은, 클럭과 데이터(신호)와의 경로 차이에 따른 위상 차이를 보상하고, 클럭의 에지가 데이터의 중앙에 위치할 수 있도록 클럭의 위상을 조절하는 기술을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는, 입력신호를 입력받기 위한 버퍼; 클럭을 입력받기 위한 클럭 버퍼; 상기 클럭을 지연시켜 상기 입력신호와 상기 클럭의 경로 차이를 보상하기 위한 지연 고정 루프; 상기 클럭 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부; 상기 지연 고정 루프에 의해 보상된 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부; 및 상기 지연부에 의해 지연된 클럭을 이용해 상기 입력신호를 스트로빙하는 스트로빙부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 입력신호를 입력받기 위한 버퍼; 클럭을 입력받기 위한 클럭 버퍼; 상기 클럭 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부; 상기 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부; 상기 지연부에 의해 지연된 클럭을 지연시켜 상기 입력신호와 상기 클럭의 경로 차이를 보상하기 위한 지연 고정 루프; 및 상기 지연 고정 루프에 의해 지연 보상된 클럭을 이용해 상기 입력신호를 스트로빙하는 스트로빙부를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 클럭 위상 조절 회로는, 클럭을 이용해 상기 클럭 주기의 1/N 배에 대응하는 디지털 코드를 생성하는 코드 생성부; 및 상기 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부를 포함할 수 있다.
본 발명의 실시예들에 따르면, 클럭과 데이터(신호)와의 경로 차이에 따른 위상 차이를 보상하고, 클럭의 에지가 데이터의 중앙에 위치할 수 있도록 클럭의 위상을 조절할 수 있다.
도 1은 반도체 장치에서 데이터와 데이터를 스트로브하기 위한 클럭을 수신하기 위한 구성을 도시한 도면
도 2는 데이터와 클럭의 위상을 나타낸 도면
도 3은 본 발명의 일실시예에 따른 반도체 장치(300)의 구성도
도 4는 도 3에서 지연 고정 루프(320)와 클럭 위상 조절 회로(330)의 동작을 설명하기 위한 도면.
도 5는 도 3의 클럭 위상 조절 회로(330)의 지연부(332)의 일실시예 구성도.
도 6은 도 3의 클럭 위상 조절 회로(330)의 코드 생성부(331)의 제1실시예 구성도.
도 7은 도 6의 코드 생성부(331)의 동작을 설명하기 위한 도면.
도 8은 코드 생성부(331)의 제2실시예 구성도.
도 9는 도 8의 코드 생성부(331)의 동작을 설명하기 위한 도면.
도 10은 코드 생성부(331)의 제3실시예 구성도.
도 11은 도 10의 코드 생성부(331)의 동작을 설명하기 위한 도면.
도 12는 도 3의 반도체 장치(300)의 다른 실시예 구성도.
도 13은 도 3의 반도체 장치(300)의 또 다른 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 장치(300)의 구성도이다.
도 3을 참조하면, 반도체 장치는 버퍼들(301, 302), 지연 고정 루프(320), 클럭 위상 조절 회로(330), 및 스트로빙부(340)를 포함한다.
버퍼(301)는 반도체 장치(300) 외부로부터 입력되는 데이터(신호)(DATA)를 입력받는다. 버퍼(301)를 통해 입력된 데이터(DATA)는 경로A(PATH_A)를 거쳐 스트로빙부(340)로 전달된다. 여기서, 경로A(PATH_A)는 버퍼(301)를 통해 입력된 데이터(DATA)가 스트로빙부(340)로 전달되기까지 거치는 경로 상의 라인 및/또는 회로들을 나타낸다.
버퍼(302)는 반도체 장치(300) 외부로부터 입력되는 클럭(CLK), 즉 데이터(DATA)를 스트로브하기 위한 신호, 를 입력받는다. 버퍼(302)를 통해 입력된 클럭(CLK)은 경로B(PATH_B)를 거쳐 지연 고정 루프(320)로 전달된다. 여기서 경로B(PATH_B)는 버퍼(302)를 통해 입력된 클럭(CLK)이 지연 고정 루프(320)로 전달되기까지 거치는 경로 상의 라인 및/또는 회로들을 나타낸다.
지연 고정 루프(320, DLL: Delay Locked Loop)는 반도체 장치(300) 내부에서 데이터(DATA)와 클럭(CLK)의 경로가 서로 다름으로 인해 발생하는 데이터(DATA)와 클럭(CLK)의 위상 차이를 보상한다. 반도체 장치(300) 내부에서 데이터(DATA)는 경로A(PATH_A)에 의한 지연을 겪으며, 클럭(CLK)은 경로B(PATH_B)와 경로C(PATH_C)에 의한 지연을 겪는데, 지연 고정 루프(320)는 클럭(CLK)을 [(M*tCK) - (B+C-A)]만큼 지연시켜 데이터(DATA))와 클럭(CLK)의 위상 차이를 보상한다. 여기서, M은 1이상의 정수, tCK는 클럭(CLK)의 한주기, B는 경로B(PATH_B)의 지연값, C는 경로C(PATH_C)의 지연값, A는 경로A(PATH_A)의 지연값을 나타낸다. 지연 고정 루프(320)는 잘 알려진 바와 같이 클로즈드 루프(closed loop) 또는 오픈 루프(open loop) 등의 다양한 방식으로 설계될 수 있다.
클럭 위상 조절 회로(330)는 클럭(CLK)이 데이터(DATA)의 중앙에 위치할 수 있도록 클럭(CLK)의 위상을 조절해주는 회로이다. 예를 들어, 클럭 위상 조절 회로(330)는 클럭(CLK)의 위상을 90° 또는 180°만큼 조절해 클럭(CLK)의 에지(edge)가 데이터(DATA)의 중앙에 오도록 조절할 수 있다. 클럭 위상 조절 회로(330)는 클럭(CLK) 주기의 1/N배(N은 2 이상의 정수)에 대응하는 디지털 코드(PHASE_CODE<0:9>)를 생성하는 코드 생성부(331)와, 지연 고정 루프(320)에서 출력된 클럭(CLK)을 디지털 코드(PHASE_CODE<0:9>)에 대응하는 값만큼 지연시키는 지연부(332)를 포함한다. 디지털 코드(PHASE_CODE<0:9>)는 클럭(CLK) 주기의 1/N배에 해당하는 지연값을 단위 지연부(unit delay)의 지연값 단위로 양자화한 코드이다. 그리고, 지연부(332)는 다수의 단위 지연부를 포함하고, 디지털 코드(PHASE_CODE<0:9>)에 따라 클럭(CLK)을 지연하기 위해 사용되는 단위 지연부의 개수가 결정된다. 클럭 위상 조절 회로(330)에 대한 보다 상세한 내용은 도면과 함께 후술하기로 한다.
클럭 위상 조절 회로(330)에 의해 위상이 조절된 클럭(CLK)은 경로C(PATH_C)를 통해 스트로빙부(340)로 전달된다. 여기서, 경로C(PATH_C)는 클럭 위상 조절 회로(330)로부터 스트로빙부(340)까지 클럭(CLK)이 전달되기까지 거치는 라인 및/또는 회로들을 나타낸다.
스트로빙부(340)는 경로C(PATH_C)를 통해 전달된 클럭(CLK)에 동기해 경로A(PATH_A)를 통해 전달된 데이터(DATA)를 스트로브한다. 그리고 스트로브한 데이터(STROBED DATA)를, 즉 올바로 인식된 데이터를, 반도체 장치(300) 내부에서 데이터(DATA)를 필요로 하는 회로들(미도시)에 전달한다. 지연 고정 루프(320)에 의해 클럭(CLK)과 데이터(DATA)의 경로 차이에 의한 위상차이가 보정되고, 클럭 위상 조절 회로(330)에 의해 클럭(CLK)의 에지가 데이터(DATA)의 중앙에 위치할 수 있도록 클럭(CLK)의 위상이 조절되므로, 스트로빙부(340)는 최적의 마진을 가지고 데이터(DATA)를 스트로브하게 된다.
도 4는 도 3에서 지연 고정 루프(320)와 클럭 위상 조절 회로(330)의 동작을 설명하기 위한 도면이다.
도 4의 (a)는 도 3의 버퍼들(301, 302)로 입력되는 데이터(DATA)와 클럭(CLK)을 도시한 도면이다. (a)를 참조하면, 버퍼들(301, 302) 상에서는 클럭(CLK)의 하이 구간에 이븐 데이터들(D0, D2, D4)이 정렬되고 클럭(CLK)의 로우 구간에 오드 데이터들(D1, D3, D5)이 정렬되는 것을 확인할 수 있다.
도 4의 (b)는 도 3에서 지연 고정 루프(320)와 클럭 위상 조절 회로(330)가 없다고 가정한 경우에, 지점(303)과 지점(304) 상에서의 데이터(DATA)와 클럭(CLK)의 위상을 나타낸다. 이 경우에, 데이터(DATA)는 경로A(PATH_A)에 의한 지연을 겪고 클럭(CLK)은 경로B(PATH_B)와 경로C(PATH_C)에 의한 지연을 겪으므로, 즉, 데이터(DATA)와 클럭(CLK)의 경로 차이가 발생하므로, 데이터(DATA)와 클럭(CLK) 간의 위상이 틀어지게 된다.
도 4의 (c)는 도 3에서 클럭 위상 조절 회로(330)가 없다고 가정한 경우에, 지점(303)과 지점(304) 상에서의 데이터(DATA)와 클럭(CLK)의 위상을 나타낸다. 도 4의 (b)와 (c)를 비교하면, 지연 고정 루프(320)가 어떤 역할을 하는지 알 수 있다. 지연 고정 루프(320)는 클럭(CLK)을 [(M*tCK) - (B+C-A)]만큼 지연시키므로, 결국 지점(303)과 지점(304) 상에서의 데이터(DATA)와 클럭(CLK)의 위상이 버퍼들(301, 302)로 입력되는 데이터(DATA)와 클럭(CLK)의 위상과 동일해질 수 있다. 즉, 지연 고정 루프(320)에 의해 데이터(DATA)와 클럭(CLK)의 경로 차이에 의한 위상 차이가 보상된다.
도 4의 (d)는 도 3에서 지점(303)과 지점(304) 상에서의 데이터(DATA)와 클럭(CLK)의 위상을 나타낸다. 도 4의 (c)와 (d)를 비교하면, 클럭 위상 조절 회로(330)가 어떤 역할을 하는지 알 수 있다. 클럭 위상 조절 회로(330)가 클럭(CLK)의 위상을 90°만큼 조절하므로, (d)에서는 클럭(CLK)의 에지가 데이터(DATA)의 정중앙에 위치하게 되는 것을 확인할 수 있다.
도 5는 도 3의 클럭 위상 조절 회로(330)의 지연부(332)의 일실시예 구성도이다.
도 5를 참조하면, 지연부(332)는 다수의 단위 지연부(UD1~UDM)와, 선택부(510)를 포함한다.
다수의 단위 지연부(UD1~UDM)는 서로 직렬로 연결되어 지연부(332)로 입력되는 클럭(CLK_IN)을 지연시킨다. 단위 지연부(UD1~UDM) 각각의 지연값을 단위 지연값이라 한다. 선택부(510)는 디지털 코드(PHASE_CODE<0:9>)에 응답해 입력 클럭(CLK_IN)과 단위 지연부(UD1~UDM)의 출력들(<1> ~ <M>) 중 하나를 출력 클럭(CLK_OUT)으로 선택한다. 예를 들어, 디지털 코드(PHASE_CODE<0:9>)가 10진수로 환산한 값으로 30의 값을 나타내는 경우 선택부(510)는 단위 지연부(UD30)의 출력(<30>)을 선택해 출력 클럭(CLK_OUT)으로 출력하고, 디지털 코드(PHASE_CODE<0:9>)가 10진수로 환산한 값으로 15의 값을 나타내는 경우 선택부(510)는 단위 지연부(UD15)의 출력(<15>)을 선택해 출력 클럭(CLK_OUT)으로 출력한다.
선택부(510)가 무엇을 출력 클럭(CLK_OUT)으로 선택해서 출력하는지에 따라 지연부(UD1~UDM)의 지연값은 달라진다. 예를 들어, 선택부(510)가 단위 지연부(UD4)의 출력(<4>)을 선택하는 경우에 출력 클럭(CLK_OUT)은 입력 클럭(CLK_IN)을 4 단위 지연값만큼 지연시킨 클럭이 되며, 선택부(510)가 단위 지연부(UD25)의 출력(<25>)을 선택하는 경우에 출력 클럭(CLK_OUT)은 입력 클럭(CLK_IN)을 25단위 지연값만큼 지연시킨 클럭이 된다.
디지털 코드(PHASE_CODE<0:9>)에 대응하는 값만큼 클럭(CLK)을 지연시키는 역할을 하는 지연부(332)가 도 5에 예시된 방식 이외에 다른 방식으로도 설계될 수 있음은 당연하다.
도 6은 도 3의 클럭 위상 조절 회로(330)의 코드 생성부(331)의 제1실시예 구성도이다.
도 6을 참조하면, 코드 생성부(331)는, 펄스 생성부(610)와 양자화부(620)를 포함한다.
펄스 생성부(610)는 클럭(CLK_IN)을 입력받아 클럭 주기의 1/N배 만큼의 펄스폭을 가지는 펄스 신호(PHASE_PULSE)를 생성한다. 펄스 신호(PHASE_PULSE)의 폭이 바로 클럭 위상 조절 회로(330)가 조절할 클럭(CLK)의 위상에 대응한다. 클럭 위상 조절 회로(330)가 클럭(CLK)의 위상을 90°만큼 조절하는 경우 N값은 4가 되고, 클럭 위상 조절 회로(330)가 클럭(CLK)의 위상을 180°만큼 조절하는 경우 N값은 2가 된다.
양자화부(620)는 펄스 신호(PHASE_PULSE)를 단위 지연값 단위로 양자화해 디지털 코드를 생성한다. 디지털 코드(PHASE_CODE<0:9>)는 펄스 신호(PHASE_PULSE)의 펄스 폭이 단위 지연값의 몇배에 해당하는지를 나타내는 코드가 된다. 양자화부(620)는 오실레이터(621)와 카운터(622)를 포함한다. 오실레이터(621)는 1주기가 단위 지연값과 동일한 주기파(OSC)를 생성하고, 카운터(622)는 펄스 신호(PHASE_PULSE)가 활성화된 동안에 주기파(OSC)의 활성화 회수를 카운팅해 디지털 코드(PHASE_CODE<0:9>)를 생성한다.
도 7은 도 6의 코드 생성부(331)의 동작을 설명하기 위한 도면이다. 도 7을 참조하면, 펄스 생성부(610)에 의해 클럭 주기의 1/4배에 해당하는 펄스 폭을 가지는 펄스 신호(PHASE_PULSE)가 생성된다. 그리고 오실레이터(621)에 의해 1주기가 단위 지연값(UD)과 동일한 주기파(OSC)가 생성된다. 카운터(622)는 펄스 신호(PHASE_PULSE)가 활성화된 구간 동안에 주기파(OSC)의 활성화 개수를 카운팅해 디지털 코드(PHASE_CODE<0:9>)를 생성한다. 도 7의 경우 디지털 코드(PHASE_CODE<0:9>)의 값이 30(10진수 환산 값)으로 생성된다.
도 8은 코드 생성부(331)의 제2실시예 구성도이다. 제1실시예에서의 코드 생성부(도 6의 331)는 펄스 신호(PHASE_PULSE)와 주기파(OSC)의 폭이 좁아 마진이 부족할 수 있는데, 제2실시예에서는 이들의 마진을 높이는 방법에 대해 알아본다.
도 8을 참조하면, 코드 생성부(331)는, 펄스 생성부(810)와 양자화부(820)를 포함한다.
펄스 생성부(810)는 클럭(CLK_IN)을 입력받아 클럭 주기의 A배(A는 1이상의 정수)에 해당하는 펄스폭을 가지는 펄스 신호(PHASE_PULSE)를 생성한다. 예를 들어, 펄스 생성부(810)는 클럭 주기의 2배에 해당하는 펄스폭을 가지는 펄스 신호(PHASE_PULSE)를 생성할 수 있다. 도 8의 펄스 생성부(810)는 도 6의 펄스 생성부(610)와 분주기(divider)를 포함해 구성될 수 있다. 예를 들어, 분주기를 이용해 클럭(CLK_IN)을 8분주한 이후에(클럭의 주기를 8배 늘린 이후에) 도 6의 펄스 생성부(610)에 통과시키면 클럭 주기의 2배에 해당하는 펄스폭을 가지는 펄스 신호(PHASE_PULSE)를 생성할 수 있다.
양자화부(820)는 펄스 신호(PHASE_PULSE)를 [단위 지연값*B]의 단위로 양자화해 디지털 코드(PHASE_CODE<0:9>)를 생성한다(B=A*N). 도 8에서 생성되는 디지털 코드(PHASE_CODE<0:9>)는 도 6에서 생성되는 디지털 코드(PHASE_CODE<0:9>)와 동일한 값을 가진다. 이는 펄스 생성부(810)는 펄스 생성부(610) 대비 [A*N]배의 펄스 폭을 가지는 펄스 신호(PHASE_PULSE)를 생성하지만, 양자화부(820)가 펄스 신호(PHASE_PULSE)를 [단위 지연값*A*N]의 단위로 양자화하기 때문이다. 양자화부(820)는 오실레이터(821)와 카운터(822)를 포함한다. 오실레이터(821)는 1주기가 [단위 지연값*A*N]와 동일한 주기파(OSC)를 생성하고, 카운터(822)는 펄스 신호(PHASE_PULSE)가 활성화된 동안에 주기파(OSC)의 활성화 회수를 카운팅해 디지털 코드(PHASE_CODE<0:9>)를 생성한다.
도 9는 도 8의 코드 생성부(331)의 동작을 설명하기 위한 도면이다. 도 9를 참조하면, 펄스 생성부(810)에 의해 클럭 주기의 2배에 해당하는 펄스폭을 가지는 펄스 신호(PHASE_PULSE)가 생성된다. 그리고, 오실레이터(821)에 의해 1주기가 단위지연값*8과 동일한 주기파(OSC)가 생성된다. 카운터(822)는 펄스 신호(PHASE_PULSE)가 활성화된 구간 동안에 주기파(OSC)의 활성화 회수를 카운팅해 디지털 코드(PHASE_CODE<0:9>)를 생성한다. 도 9의 경우 디지털 코드(PHASE_CODE<0:9>)의 값이 30(10진수 환산)으로 생성된다. 도 9를 보면 펄스 신호(PHASE_PULSE)와 주기파(OSC)가 모두 도 7 대비 8배의 폭을 가진다. 따라서, 도 9의 코드 생성부(331)는 도 7의 코드 생성부(331) 대비 큰 마진을 가지고 동작 가능하다.
도 10은 코드 생성부(331)의 제3실시예 구성도이다. 제3실시예 역시 제2실시예와 마찬가지로 펄스 신호(PHASE_PULSE)와 주기파(OSC)의 마진을 확보하는 방법에 대해 알아보기로 한다.
도 10을 참조하면, 코드 생성부(331)는, 펄스 생성부(1010), 양자화부(1020), 및 연산부(1030)를 포함한다.
펄스 생성부(1010)는 클럭(CLK_IN)을 입력받아 클럭 주기의 A배(A는 1이상의 정수)에 해당하는 펄스폭을 가지는 펄스 신호(PHASE_PULSE)를 생성한다. 예를 들어, 펄스 생성부(1010)는 클럭 주기의 4배에 해당하는 펄스폭을 가지는 펄스 신호(PHASE_PULSE)를 생성할 수 있다. 도 10의 펄스 생성부(1010)는 도 6의 펄스 생성부(610)와 분주기를 포함해 구성될 수 있다.
양자화부(1020)는 펄스 신호(PHASE_PULSE)를 [단위 지연값*B]의 단위로 양자화해 예비 디지털 코드(PRE_PHASE_CODE<0:9>)를 생성한다(B는 2이상의 정수). 양자화부(1020)는 오실레이터(1021)와 카운터(1022)를 포함한다. 오실레이터(1021)는 1주기가 [단위지연값*B]와 동일한 주기파(OSC)를 생성하고, 카운터(1022)는 펄스 신호(PHASE_PULSE)가 활성화된 동안에 주기파(OSC)의 활성화 회수를 카운팅해 예비 디지털 코드(PRE_PHASE_CODE<0:9>)를 생성한다.
연산부(1030)는 예비 디지털 코드(PRE_PHASE_CODE<0:9>)의 값을 1/C배 해 디지털 코드(PHASE_CODE<0:9>)를 생성한다(여기서, C=B/(A*BN)). 결국, 연산부(1030)에서 생성된 디지털 코드(PHASE_CODE<0:9>)는 도 6 및 도 8에서 생성된 디지털 코드(PHASE_CODE<0:9>)와 동일한 값이 된다.
도 11은 도 10의 코드 생성부(331)의 동작을 설명하기 위한 도면이다. 도 11을 참조하면, 펄스 생성부(1010)에 의해 클럭 주기의 4배에 해당하는 펄스 폭을 가지는 펄스 신호(PHASE_PULSE)가 생성된다. 그리고, 오실레이터(1021)에 의해 1주기가 단위지연값*8과 동일한 주기파(OSC)가 생성된다. 카운터(1022)는 펄스 신호(PHASE_PULSE)가 활성화된 구간 동안에 주기파(OSC)의 활성화 회수를 카운팅해 예비 디지털 코드(PRE_PHASE_CODE<0:9>)를 60(10진수 환산)으로 생성한다. 예비 디지털 코드는 연산부에 의해 1/2배 되고, 결국 디지털 코드가 30으로 생성된다. 도 11을 보면 펄스 신호(PHASE_PULSE)의 폭이 도 9 대비 2배로 생성되어 예비 디지털 코드(PRE_PHASE_CODE<0:9>)가 60으로 생성되지만 연산부(1030)에 의해 코드값이 절반으로 나누어지므로, 결국 최종적으로 생성되는 디지털 코드(PHASE_CODE<0:9>)의 값은 도 11과 도 9가 동일해진다는 것을 확인할 수 있다.
도 12는 도 3의 반도체 장치(300)의 다른 실시예 구성도이다.
도 12를 참조하면, 도 3의 반도체 장치에서 듀티 싸이클 보정기(1210, DCC: Duty Cycle Corrector)가 더 추가된 것을 확인할 수 있다. 듀티 싸이클 보정기(1210)는 클럭(CLK)의 하이 펄스와 로우 펄스 폭을 동일하게 조절한다. 듀티 싸이클 보정기(1210)의 추가로 지연 고정 루프(320), 클럭 위상 조절 회로(330), 및 스트로빙부(340)는 더 안정적으로 동작할 수 있다.
도 13은 도 3의 반도체 장치(300)의 또 다른 실시예 구성도이다.
도 13을 참조하면, 도 3에서 지연 고정 루프(320)와 클럭 위상 조절 회로(330)의 위치가 서로 바뀐 것을 확인할 수 있다. 도 13에서는 클럭 위상 조절 회로(330)에 의해 원하는 만큼의 위상이 조절된 이후에, 지연 고정 루프(320)에 의해 클럭(CLK)과 데이터(DATA)의 위상 차이가 보정된다. 도 13에서도 도 12와 같은 듀티 싸이클 보정기(1210)가 더 추가될 수 있음은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
301, 302: 버퍼들 320: 지연 고정 루프
330: 클럭 위상 조절 회로 340: 스트로빙부

Claims (18)

  1. 입력신호를 입력받기 위한 버퍼;
    클럭을 입력받기 위한 클럭 버퍼;
    상기 버퍼를 통해 입력된 상기 입력신호를 전달하기 위한 제1경로;
    상기 클럭 버퍼를 통해 입력된 상기 클럭을 전달하기 위한 제2경로;
    상기 제2경로를 통해 전달된 상기 클럭을 지연시켜 지연 보상된 클럭을 생성하는 지연 고정 루프;
    상기 클럭의 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부;
    상기 지연 보상된 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시켜 지연 클럭을 생성하는 지연부;
    상기 지연부에 의해 지연된 상기 지연 클럭을 전달하기 위한 제3경로; 및
    상기 제3경로를 통해 전달된 상기 지연 클럭을 이용해 상기 제1경로를 통해 전달된 상기 입력신호를 스트로빙하는 스트로빙부를 포함하고,
    상기 지연 고정 루프의 지연값은 [(M*tCK)-(B+C-A)]인 (여기서, M은 1이상의 정수, tCK는 상기 클럭의 한주기, B는 상기 제2경로의 지연값, C는 상기 제3경로의 지연값, A는 상기 제1경로의 지연값임)
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 N의 값은 4인 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 지연 보상된 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 코드 생성부는
    상기 클럭의 주기의 1/N 배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부; 및
    상기 펄스 신호를 상기 단위 지연값 단위로 양자화해 상기 디지털 코드를 생성하는 양자화부를 포함하는
    반도체 장치.
  5. 입력신호를 입력받기 위한 버퍼;
    클럭을 입력받기 위한 클럭 버퍼;
    상기 클럭을 지연시켜 상기 입력신호와 상기 클럭의 경로 차이를 보상하기 위한 지연 고정 루프;
    상기 클럭의 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부;
    상기 지연 고정 루프에 의해 보상된 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부; 및
    상기 지연부에 의해 지연된 클럭을 이용해 상기 입력신호를 스트로빙하는 스트로빙부를 포함하고,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 보상된 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되고,
    상기 코드 생성부는
    상기 클럭의 주기의 D (D는 1이상의 정수)배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부; 및
    상기 펄스 신호를 상기 단위 지연값 X E (E = D X N)단위로 양자화해 상기 디지털 코드를 생성하는 양자화부를 포함하는
    반도체 장치.
  6. 입력신호를 입력받기 위한 버퍼;
    클럭을 입력받기 위한 클럭 버퍼;
    상기 클럭을 지연시켜 상기 입력신호와 상기 클럭의 경로 차이를 보상하기 위한 지연 고정 루프;
    상기 클럭의 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부;
    상기 지연 고정 루프에 의해 보상된 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부; 및
    상기 지연부에 의해 지연된 클럭을 이용해 상기 입력신호를 스트로빙하는 스트로빙부를 포함하고,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 보상된 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되고,
    상기 코드 생성부는
    상기 클럭의 주기의 D (D는 1이상의 정수)배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부;
    상기 펄스 신호를 상기 단위 지연값 X E (E = D X N)단위로 양자화해 예비 디지털 코드를 생성하는 양자화부; 및
    상기 예비 디지털 코드의 값을 1/F 배 해 (F =E/(D*N)) 상기 디지털 코드를 생성하는 연산부를 포함하는
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 클럭 버퍼로 입력된 클럭의 듀티를 보정해 상기 지연 고정 루프로 전달하는 듀티 싸이클 보정기
    를 더 포함하는 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 클럭을 이용해 상기 클럭의 주기의 1/N 배에 대응하는 디지털 코드를 생성하는 코드 생성부; 및
    상기 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부를 포함하고,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되고,
    상기 코드 생성부는
    상기 클럭의 주기의 D (D는 1이상의 정수)배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부; 및
    상기 펄스 신호를 상기 단위 지연값 X E (E = D X N)단위로 양자화해 상기 디지털 코드를 생성하는 양자화부를 포함하는
    클럭 위상 조절 회로.
  12. 클럭을 이용해 상기 클럭의 주기의 1/N 배에 대응하는 디지털 코드를 생성하는 코드 생성부; 및
    상기 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부를 포함하고,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되고,
    상기 코드 생성부는
    상기 클럭의 주기의 D (D는 1이상의 정수)배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부;
    상기 펄스 신호를 상기 단위 지연값 X E (E = D X N)단위로 양자화해 예비 디지털 코드를 생성하는 양자화부; 및
    상기 예비 디지털 코드의 값을 1/F 배 해 (F =E/(D*N)) 상기 디지털 코드를 생성하는 연산부를 포함하는
    클럭 위상 조절 회로.
  13. 삭제
  14. 입력신호를 입력받기 위한 버퍼;
    클럭을 입력받기 위한 클럭 버퍼;
    상기 버퍼를 통해 입력된 상기 입력신호를 전달하기 위한 제1경로;
    상기 클럭 버퍼를 통해 입력된 상기 클럭을 전달하기 위한 제2경로;
    상기 클럭의 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부;
    상기 제2경로를 통해 전달된 상기 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시켜 지연 클럭을 생성하는 지연부;
    상기 지연 클럭을 지연시켜 지연 보상된 클럭을 생성하는 지연 고정 루프;
    상기 지연 고정 루프에서 생성된 상기 지연 보상된 클럭을 전달하기 위한 제3경로; 및
    상기 제3경로를 통해 전달된 상기 지연 보상된 클럭을 이용해 상기 제1경로를 통해 전달된 상기 입력신호를 스트로빙하는 스트로빙부를 포함하고,
    상기 지연 고정 루프의 지연값은 [(M*tCK)-(B+C-A)]인 (여기서, M은 1이상의 정수, tCK는 상기 클럭의 한주기, B는 상기 제2경로의 지연값, C는 상기 제3경로의 지연값, A는 상기 제1경로의 지연값임)
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 제2경로를 통해 전달된 상기 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되는
    반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 코드 생성부는
    상기 클럭의 주기의 1/N 배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부; 및
    상기 펄스 신호를 상기 단위 지연값 단위로 양자화해 상기 디지털 코드를 생성하는 양자화부를 포함하는
    반도체 장치.
  17. 입력신호를 입력받기 위한 버퍼;
    클럭을 입력받기 위한 클럭 버퍼;
    상기 클럭의 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부;
    상기 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부;
    상기 지연부에 의해 지연된 클럭을 지연시켜 상기 입력신호와 상기 클럭의 경로 차이를 보상하기 위한 지연 고정 루프; 및
    상기 지연 고정 루프에 의해 지연 보상된 클럭을 이용해 상기 입력신호를 스트로빙하는 스트로빙부를 포함하고,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 보상된 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되고,
    상기 코드 생성부는
    상기 클럭의 주기의 D (D는 1이상의 정수)배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부; 및
    상기 펄스 신호를 상기 단위 지연값 X E (E = D X N)단위로 양자화해 상기 디지털 코드를 생성하는 양자화부를 포함하는
    반도체 장치.
  18. 입력신호를 입력받기 위한 버퍼;
    클럭을 입력받기 위한 클럭 버퍼;
    상기 클럭의 주기의 1/N (N은 2이상의 정수)배에 대응하는 디지털 코드를 생성하는 코드 생성부;
    상기 클럭을 상기 디지털 코드에 대응하는 값만큼 지연시키는 지연부;
    상기 지연부에 의해 지연된 클럭을 지연시켜 상기 입력신호와 상기 클럭의 경로 차이를 보상하기 위한 지연 고정 루프; 및
    상기 지연 고정 루프에 의해 지연 보상된 클럭을 이용해 상기 입력신호를 스트로빙하는 스트로빙부를 포함하고,
    상기 디지털 코드는 상기 클럭의 주기의 1/N 배에 해당하는 지연값을 단위 지연값 단위로 양자화한 코드이고,
    상기 지연부는 다수의 단위 지연부를 포함하고, 상기 디지털 코드에 따라 상기 보상된 클럭을 지연하기 위해 사용되는 단위 지연부의 개수가 결정되고,
    상기 코드 생성부는
    상기 클럭의 주기의 D (D는 1이상의 정수)배에 해당하는 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성부;
    상기 펄스 신호를 상기 단위 지연값 X E (E = D X N)단위로 양자화해 예비 디지털 코드를 생성하는 양자화부; 및
    상기 예비 디지털 코드의 값을 1/F 배 해 (F =E/(D*N)) 상기 디지털 코드를 생성하는 연산부를 포함하는
    반도체 장치.
KR1020130069550A 2013-06-18 2013-06-18 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치 KR102140117B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130069550A KR102140117B1 (ko) 2013-06-18 2013-06-18 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치
US14/075,703 US9312868B2 (en) 2013-06-18 2013-11-08 Clock phase adjusting circuit and semiconductor device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130069550A KR102140117B1 (ko) 2013-06-18 2013-06-18 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20140147179A KR20140147179A (ko) 2014-12-30
KR102140117B1 true KR102140117B1 (ko) 2020-08-12

Family

ID=52018703

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130069550A KR102140117B1 (ko) 2013-06-18 2013-06-18 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치

Country Status (2)

Country Link
US (1) US9312868B2 (ko)
KR (1) KR102140117B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102193883B1 (ko) * 2014-10-08 2020-12-22 삼성전자주식회사 클럭 신호 처리기 및 이를 포함하는 비휘발성 메모리 장치
CN106096702B (zh) * 2016-05-18 2019-03-01 合肥杰发科技有限公司 补偿安全数码卡的延长线引起的延迟的方法及装置
US10931269B1 (en) * 2019-10-03 2021-02-23 International Business Machines Corporation Early mode protection for chip-to-chip synchronous interfaces
US11569805B2 (en) * 2021-03-15 2023-01-31 Mediatek Inc. Minimum intrinsic timing utilization auto alignment on multi-die system
CN116597878B (zh) * 2023-07-17 2023-12-01 长鑫存储技术有限公司 数据处理电路及存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101040245B1 (ko) * 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
US20110248752A1 (en) * 2010-04-09 2011-10-13 Micron Technology, Inc. Clock signal generators having a reduced power feedback clock path and methods for generating clocks

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045087B1 (ko) 2009-09-04 2011-06-29 주식회사 하이닉스반도체 레이턴시 조절회로, 이를 포함하는 반도체 메모리장치, 및 레이턴시 조절방법
KR101092996B1 (ko) 2009-12-29 2011-12-12 주식회사 하이닉스반도체 지연 고정 루프
KR101710669B1 (ko) * 2010-09-15 2017-02-27 삼성전자주식회사 클록 지연 회로, 지연 동기 회로, 및 그것을 포함하는 반도체 메모리 장치
KR20130048650A (ko) * 2011-11-02 2013-05-10 에스케이하이닉스 주식회사 집적회로 시스템 및 메모리 시스템
JP2013183415A (ja) * 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置及びクロック信号の位相調整方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101040245B1 (ko) * 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
US20110248752A1 (en) * 2010-04-09 2011-10-13 Micron Technology, Inc. Clock signal generators having a reduced power feedback clock path and methods for generating clocks

Also Published As

Publication number Publication date
US9312868B2 (en) 2016-04-12
KR20140147179A (ko) 2014-12-30
US20140368243A1 (en) 2014-12-18

Similar Documents

Publication Publication Date Title
KR102222622B1 (ko) 지연 고정 루프 회로
KR101893185B1 (ko) 반도체 장치의 데이터 출력 타이밍 제어 회로
US9035684B2 (en) Delay locked loop and method of generating clock
KR102140117B1 (ko) 클럭 위상 조절 회로 및 이를 포함하는 반도체 장치
US9397647B2 (en) Clock spurs reduction technique
JP2008219866A (ja) 半導体メモリ装置及びその駆動方法
US5345186A (en) Retriggered oscillator for jitter-free phase locked loop frequency synthesis
KR101016555B1 (ko) 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법
US20240030904A1 (en) Measuring pin-to-pin delays between clock routes
KR100923212B1 (ko) 디지털-위상 변환기를 위한 방법 및 장치
JP2011061350A (ja) 受信装置及びその受信方法
US20100239059A1 (en) Transmission method and transmission apparatus
US7519087B2 (en) Frequency multiply circuit using SMD, with arbitrary multiplication factor
JP2007053685A (ja) 半導体集積回路装置
KR101628160B1 (ko) 지연 고정 루프 회로 기반의 위상 생성기 및 위상 생성 방법
US8466911B2 (en) Low voltage differential signal output stage
JP2010021665A (ja) データ受信装置
US7492199B2 (en) Fully synchronous DLL with architected update window
KR100911191B1 (ko) 주파수 조정 장치 및 이를 포함하는 ｄｌｌ 회로
KR101206146B1 (ko) 직렬 변환기 및 직렬 변환 방법
US8891665B2 (en) Transmitting apparatus and communication system
TW201417508A (zh) 環型振盪器電路
JP2011228782A (ja) 位相調整回路及び位相調整方法
JP4643554B2 (ja) スペクトラム拡散クロックジェネレータ
JP2005122457A (ja) クロック伝送回路およびその設計方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant