TW201417508A - 環型振盪器電路 - Google Patents

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Abstract

一種具有時脈計數延遲線電路的環型振盪器。延遲線電路藉由設定時脈信號的個數，用此設定之時間調整輸入信號之延遲時間。藉此，延遲線電路不須使用過多的組合邏輯閘延遲單元，即可將輸入信號延遲至所需的長度，進而將振盪時脈調整至所須的頻率。

Description

環型振盪器電路
本發明是有關於一種環型振盪器電路，且特別是有關於一種具有時脈計數延遲線電路的數位控制環型振盪器電路。
許多電子裝置需要時脈程序用之振盪信號或時脈信號，以達成裝置內的同步。隨著電子裝置變得更為複雜，因而產生能夠用於低成本電子裝置內的低成本時脈信號產生裝置的需求。大部份的電子裝置使用相位鎖定迴路以產生內部時脈信號。
一般而言，相位鎖定迴路(phase lock loop；PLL)由相位比較器(phase comparator)、迴路濾波器(loop filter)以及壓控振盪器(voltage control oscillator,VOC)組成。相位鎖定迴路或是數位鎖定迴路(digital phase lock loop,DPLL)都需要有個振盪器以產生時脈信號。其中，環型振盪器是一種簡易又普遍的時脈信號產生器，傳統的環型振盪器可由組合邏輯閘延遲線電路來達到時間延遲的功能。例如，圖1所示的習知的環型振盪器100。環型振盪器100包括奇數個延遲作用的反向器INV1串接而成的延遲線電路。若藉由一組控制訊號，來設定所串接的延遲線反向器的個數，亦即設定延遲單元的個數，即可改變其延遲時間，進而控制其振盪頻率。一般而言，當延遲線包含較多個數的延遲單元時，其可提供時脈信號的振盪頻率範圍會較寬，但卻也 因包含較多的延遲單元，而使得其電路愈龐大、成本也愈高。
本發明提出多種環型振盪器電路，有效增大其振盪出的頻率範圍。
本發明提出一種環型振盪器，包括時脈計數延遲器、信號傳遞同步器以及組合邏輯閘延遲電路。時脈計數延遲器接收輸入信號、時脈信號及第一延遲控制信號，並依據第一延遲控制信號及時脈信號延遲輸入信號以產生第一延遲信號。信號傳遞同步器耦接時脈計數延遲器，接收輸入訊號，並依據輸入信號之轉態點來產生第二延遲信號。組合邏輯閘延遲電路耦接信號傳遞同步器，接收第二延遲信號，依據第二延遲控制信號來延遲第二延遲信號以產生輸出信號，其中，時脈計數延遲器接收輸入信號的端點耦接至組合邏輯閘延遲電路產生輸出信號的端點。
本發明另提出一種環型振盪器，包括同步時脈計數延遲器以及組合邏輯閘延遲電路。同步時脈計數延遲器接收輸入信號以及延遲控制信號，並依據第一延遲控制信號及時脈信號延遲輸入信號以產生第一延遲信號。組合邏輯閘延遲電路接收第一延遲信號，並依據第二延遲控制信號將延遲信號延遲以產生輸出信號，其中，同步時脈計數延遲器接收輸入信號的端點耦接至組合邏輯閘延遲電路產生輸出信號的端點。
本發明更提出一種環型振盪器電路，包括時脈計數延遲器以及組合邏輯閘延遲電路。時脈計數延遲器，接收輸入信號、時脈信號及延遲控制信號，並依據延遲控制信號及時脈信號延遲輸入信號以產生延遲信號。組合邏輯閘延遲電路耦接時脈計數延遲器，接收延遲信號，依據延遲控制信號來延遲該延遲信號以產生輸出信號，其中，時脈計數延遲器接收輸入信號的端點耦接至組合邏輯閘延遲電路產生輸出信號的端點。
綜上所述，本發明所提出的環型振盪器電路具有組合邏輯閘延遲電路。此組合邏輯閘延遲電路延遲線電路則具有利用時脈來計數延遲量的功能。透過利用時脈信號的週期為單位來設定組合邏輯閘延遲電路延遲線電路所產生的延遲時間。藉此，不須使用過多的組合邏輯閘延遲單元，即可輕易增大其振盪出的頻率範圍。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參考圖2，圖2為本發明一實施例之環型振盪器電路200的示意圖。環型振盪器200包括三個部分，分別是時脈計數延遲器210、信號傳遞同步器220以及組合邏輯閘延遲電路230。
時脈計數延遲器210用以接收輸入信號In、時脈信號Tune_clk及延遲控制信號CK_delay[19：0]，並依據延遲控 制信號CK_delay[19：0]延遲輸入信號In，時脈計數延遲器210延遲輸入信號In的延遲量等於時脈信號Tune_clk一個或多個週期，以產生延遲信號In_ck_d。其中，延遲量並由延遲控制信號CK_delay[19：0]所決定。在本發明一實施例中，延遲控制信號CK_delay[19：0]為長度為20位元的數位信號，而使得設定值的範圍為0至(220-1)。值得注意地，延遲控制信號CK_delay的長度並不以此為限，本發明技術領域中具有通常知識者應明白此長度可依不同需求做調整。在實際運用上，例如將本實施例的環型振盪器200運用在數位的鎖相迴路(Digital Phase Lock Loop,DPLL)電路上時，設計者可以根據目標頻率先估算出一個延遲控制信號CK_delay[19：0]數值，並當作CK_delay[19：0]的初始值，如此一來，就可以加速DPLL的鎖頻時間(tracking time/lock time)。
圖3為本發明一實施例中輸入信號In、時脈信號Tune_clk以及延遲信號In_ck_d時序圖的一個例子。在此一實施例中，時脈計數延遲器針對輸入信號In延遲了例如八個延遲時脈Tune_clk信號的週期來產生延遲信號In_ck_d。
圖4為信號傳遞同步器220的實施方式的示意圖，信號傳遞同步器220由複數個信號傳遞同步器單元410~4N0串接而成。每一個信號傳遞同步器單元接收輸入信號I、延遲信號In_ck_d並輸出輸出信號OUT。每一個信號傳遞同步器單元包含(以信號傳遞同步器單元410為範例)延遲 邏輯閘411、多工器413及相位比對器412。其中，延遲邏輯閘411閘將所接收的輸入信號I進行延遲並輸出至多工器413的輸入信號端I2，多工器413的另一輸入信號端I1接收信號In_ck_d。多工器413則於輸入信號I1及輸入信號I2之間，擇一以產生輸出信號OUT。且多工器413所接收的選擇信號sel[0]是由相位比對器412的輸出來產生。相位比對器412比對輸入信號I和輸出信號OUT的相位，如果輸入信號I和輸出信號OUT同相位，則多工器選擇輸入信號I作為輸出信號OUT。相反的，如果輸入信號I和輸出信號OUT的相位不同，則多工器413選擇延遲信號In_ck_d來作為輸出信號OUT。在本發明一實施例中，信號傳遞同步器220由64個信號傳遞同步器單元410~4N0串接而成，值得注意地，信號傳遞同步器單元410~4N0的個數並不以此為限，本發明技術領域中具有通常知識者應明白此長度可依不同需求做調整。以下舉例說明本實施例之時序圖。
如圖5所示，延伸圖3所述之時序圖。以時序信號Tune_clk為取樣時脈來取樣輸入信號In，同樣以信號傳遞同步器單元410為範例，當輸入信號In由邏輯高準位轉態為邏輯低準位或由邏輯低準位轉態為邏輯高準位時，相位比對器412會比對輸入信號I和輸出信號OUT的相位。如果輸入信號I和輸出信號OUT同相位，則相位比對器412輸出邏輯低準位的選擇信號sel[0]以控制多工器413選擇輸入信號I以作為輸出信號OUT。相反的，如果輸入信號 I和輸出信號OUT相位不同，則相位比對器輸出邏輯高準位的選擇信號sel[0]以控制多工器413選擇延遲信號In_ck_d以作為輸出信號OUT。原則上，每次輸入信號In的相位改變時，只有一個信號傳遞同步器單元的多工器的選擇控制信號會在邏輯高準位。這個時候，延遲信號In_clk_d由選擇控制信號等於邏輯高準位的這組多工器被插入，延遲信號In_clk_d並被往後傳遞，直到延遲信號In_clk_d被延遲的週期數足夠了，這時清除多工器的選擇信號為邏輯低準位，讓多工器選擇輸入信號I以產生輸出信號OUT。在圖5繪示之例子中，在一開始輸入信號In由邏輯低準位轉態為邏輯高準位時，信號傳遞同步器的第四個單元的選擇信號(sel[3])為邏輯高準位，此時延遲信號In_clk_d由第四級的信號傳遞同步單元插入。接著，輸入信號In由邏輯高準位轉態為邏輯低準位時，信號傳遞同步器的第八級的信號傳遞同步單元的選擇信號(sel[7])為邏輯高準位，此時延遲信號In_clk_d由第八級的信號傳遞同步單元插入。當輸入信號In再次由邏輯低準位轉態為邏輯高準位時，選擇信號sel[3]和sel[7]均為邏輯低準位，此時延遲信號In_clk_d則可由其他級的信號傳遞同步單元插入。請參考圖6，圖6繪示本發明實施例的組合邏輯閘延遲電路230的實施方式。組合邏輯閘延遲電路230系由多個延遲單元610-6M0所串接而成的，每一延遲單元包括一緩衝器以及一個二選一的多工器，以延遲單元610為範例，延遲單元610包括緩衝器611以及二選一的多工器 612。多工器612將所接收到的輸入信號輸出到其輸出端，或將經過緩衝器611延遲後的輸入信號經過延遲後，輸出到多工器612的輸出端。多工器612的該輸出信號的選擇動作是依據所接收的一控制信號Ck_nn[0]來決定之。透過控制信號Ck_nn[0]~Ck_nn[6]的設定，輸入信號CK1被延遲單元610-6M0依序進行延遲後輸出到組合邏輯閘延遲電路230的輸出端產生輸出信號CK_out。在本發明一實施例中，組合邏輯閘延遲電路230由64個延遲單元610-6M0串接而成，值得注意地，延遲單元610-6M0的個數並不以此為限，本發明技術領域中具有通常知識者應明白此長度可依不同需求做調整。
如圖2所示，輸入信號In是回授自組合邏輯閘延遲電路230的輸出端上的輸出信號CK_out。由環型振盪器之原則本發明技術領域中具有通常知識者應明白，此處輸入信號In經過時脈計數延遲器210、信號傳遞同步器220，並經過組合邏輯閘延遲電路230後得到與原始的輸入信號In反向的輸出信號Ck_out。
請參考圖7，圖7繪示本發明另一實施例的環型振盪器700之示意圖。環型振盪器700包括同步時脈計數延遲器710以及組合邏輯閘延遲電路720。圖7中的組合邏輯閘延遲電路720與圖2中的組合邏輯閘延遲電路230相同，而同步時脈計數延遲器710功能上等效於圖2中的時脈計數延遲器210及信號傳遞同步器220。
以下請參照圖8，圖8繪示本發明實施例的同步時脈 計數延遲器710的一實施方式。同步時脈計數延遲器710包括波緣偵測器820、振盪器830以及計數器840。同步時脈計數延遲器710依據延遲控制信號CK_delay[19：0]將輸入信號In延遲一個延遲量以產生一延遲信號In_ck_d。其中的延遲量等於振盪器830所產生的時脈信號Tune_clk的一個或多個週期，。換言之，同步時脈計數延遲器710透過波緣偵測器820偵測到輸入信號In的上升緣或下降緣時，立即藉由啟動信號En啟動振盪器830以產生時脈信號Tune_clk。計數器840收到Tune_clk信號並開始計算Tune_clk個數，而當計數器840計數的結果等於相對應延遲控制信號CK_delay[19：0]所設定個數時，振盪器830對應被關閉。上述關於振盪器830的關閉動作，是藉由計數器840傳送重置信號CLR至波緣偵測器820。波緣偵測器820則依據所接收到的重置信號CLR來關閉啟動信號En，並藉此關閉振盪器830。
如圖10所示。振盪器830用以依據致能信號En，而振盪產生時脈信號Tune_clk。計數器840用以接收輸入信號In、時脈信號Tune_clk及延遲控制信號CK_delay[19：0]，並依據延遲控制信號CK_delay[19：0]將輸入信號In延遲上述的時脈信號Tune_clk相對應個週期，以產生第一延遲信號In_ck_d。並且在依據時脈信號Tune_clk所進行的計數動作數到相對應個週期時，輸出重置信號CLR來關閉振盪器830的致能信號En。
請參考圖9，圖9為本發明一實施例中波緣偵測器820 的示意圖。在本實施例中，波緣偵測器820包括延遲器922、反互斥或閘924以及SR閂鎖器(SR latch)926。延遲器922用以延遲上述的輸入信號In，以產生延遲輸入信號In_d。輸入信號In及延遲輸入信號In_d經過互斥反或閘924得到輸出前置信號S1。正反器926可以是一個SR正反器，前置信號S1接到SR閂鎖器926的設定端S，而SR閂鎖器926的重置端R接收重置信號CLR。
上述的振盪器830可為壓控振盪器、環型振盪器或是其他類型的振盪器。
綜上所述，本發明的延遲線電路基於時脈信號調整其輸入信號之延遲，設定延遲控制信號以決定將輸入信號延遲相對應個時脈信號週期。藉此，延遲線電路不須使用過多的延遲單元，即可將輸入信號延遲至所需的長度，進而將振盪時脈調整至所須的頻率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧環型振盪器
INV1‧‧‧反向器
200、700‧‧‧環型振盪電路
210‧‧‧時脈計數延遲器
710‧‧‧同步時脈計數延遲器
220‧‧‧信號傳遞同步器
230、720‧‧‧組合邏輯閘延遲電路
In‧‧‧輸入信號
Tune_clk‧‧‧時脈信號
CK_delay[19：0]‧‧‧延遲控制信號
In_ck_d‧‧‧延遲信號
410~4N0‧‧‧信號傳遞同步器單元
I‧‧‧輸入信號
OUT、CK_out‧‧‧輸出信號
411‧‧‧延遲邏輯閘
413‧‧‧多工器
412‧‧‧相位比對器
I1、I2‧‧‧輸入信號端
sel[0]、sel[3]、sel[7]‧‧‧選擇信號
610-6M0‧‧‧延遲單元
611‧‧‧緩衝器
612‧‧‧多工器
Ck_nn[0]~Ck_nn[6]‧‧‧控制信號
820‧‧‧波緣偵測器
830‧‧‧振盪器
840‧‧‧計數器
En‧‧‧啟動信號
CLR‧‧‧重置信號
In_d‧‧‧延遲輸入信號
922‧‧‧延遲器
924‧‧‧互斥或閘
926‧‧‧SR閂鎖器
S‧‧‧設定端
R‧‧‧重置端
圖1所示的習知的環型振盪器100。
圖2為本發明一實施例之環型振盪器電路200的示意 圖。
圖3為本發明一實施例中輸入信號In、時脈信號Tune_clk以及延遲信號In_ck_d時序圖的一個例子。
圖4為信號傳遞同步器220的實施方式的示意圖。
圖5為延伸圖3所述之時序圖的另一時序圖。
圖6繪示本發明實施例的組合邏輯閘延遲電路230的實施方式。
圖7繪示本發明另一實施例的環型振盪器700之示意圖。
圖8繪示本發明實施例的同步時脈計數延遲器710的一實施方式。
圖9為本發明一實施例中波緣偵測器820的示意圖。
圖10繪示本發明圖7的環型振盪器700的動作波形圖。
200‧‧‧環型振盪電路
210‧‧‧時脈計數延遲器
220‧‧‧信號傳遞同步器
230‧‧‧組合邏輯閘延遲電路
In‧‧‧輸入信號
Tune_clk‧‧‧時脈信號
CK_delay[19：0]‧‧‧延遲控制信號

Claims (12)

  1. 一種環型振盪器電路，包括：一時脈計數延遲器，接收一輸入信號、一時脈信號及一第一延遲控制信號，並依據該第一延遲控制信號及該時脈信號延遲該輸入信號以產生一第一延遲信號；一信號傳遞同步器，耦接該時脈計數延遲器，接收該輸入訊號，並依據該輸入信號之轉態點來產生一第二延遲信號；以及一組合邏輯閘延遲電路，耦接該信號傳遞同步器，接收該第二延遲信號，依據該第二延遲控制信號來延遲該第二延遲信號以產生一輸出信號，其中，該時脈計數延遲器接收該輸入信號的端點耦接至該組合邏輯閘延遲電路產生該輸出信號的端點。
  2. 如申請專利範圍第1項所述之環型振盪器電路，其中該信號傳遞同步器包括：多數個第一延遲單元，該些第一延遲單元相互串接，各該第一延遲單元具有第一輸入端、第二輸入端以及輸出端，第一級的第一延遲單元的第二輸入端接收該輸入信號，各該第一延遲單元的輸出端耦接至其後一級的第一延遲單元的第二輸入端，該些第一延遲單元的第一輸入端並共同接收該第一延遲信號，其中各該第一延遲單元依據比較其第二輸入端所接收的信號及輸出端的信號的相位，來選擇該第一延遲信號 及各該第一延遲單元的第二輸入端所接收的信號的其中之一以輸出至其輸出端。
  3. 如申請專利範圍第2項所述之環型振盪器電路，其中各該第一延遲單元包括：一緩衝器，其輸入端耦接各該第一延遲單元的第二輸入端；一相位比對器，耦接各該第一延遲單元的第二輸入端及其輸出端，依據比較其第二輸入端所接收的信號及輸出端的信號的相位來產生一選擇信號；以及一多工器，耦接該緩衝器的輸出端以及該相位比對器，該多工器依據該選擇信號來選擇該第一延遲信號及各該第一延遲單元的第二輸入端所接收的信號的其中之一以輸出至各該第一延遲單元的輸出端。
  4. 如申請專利範圍第1項所述之環型振盪器電路，其中，該組合邏輯閘延遲線包括多數個串接的第二延遲單元，各該些第二延遲單元包括輸入端、控制端及輸出端，各該些第二延遲單元依據其控制端所接收的該第二延遲控制信號直接將其輸入端所接收的信號輸出至其輸出端或使各該些第二延遲單元的輸入端所接收的信號傳至至少一邏輯閘以進行延遲，再將延遲後的信號輸出至各該些第二延遲單元的輸出端。
  5. 如申請專利範圍第4項所述之環型振盪器電路，其中各該些第二延遲單元包括：一緩衝器，其輸入端耦接至各該第二延遲單元的輸入 端；以及一多工器，耦接該緩衝器的輸出端以及輸入端，並接收該第二延遲控制信號的一位元，該多工器依據所接收的該第二延遲控制信號的一位元來選擇輸出該緩衝器的輸出端或輸入端上的信號至各該第二延遲單元的輸出端。
  6. 一種環型振盪器電路，包括：一同步時脈計數延遲器，用以接收一輸入信號以及一延遲控制信號，並依據該第一延遲控制信號及一時脈信號延遲該輸入信號以產生一第一延遲信號；以及一組合邏輯閘延遲電路，用以接收該第一延遲信號，並依據一第二延遲控制信號將該第一延遲信號延遲以產生一輸出信號，其中，該同步時脈計數延遲器接收該輸入信號的端點耦接至該組合邏輯閘延遲電路產生該輸出信號的端點。
  7. 如申請專利範圍第6項所述之環型振盪器電路，其中該同步時脈計數延遲器包括：一波緣偵測器，用以偵測該輸入信號的至少一波緣，並藉以輸出一致能信號，其中該輸入信號的該波緣與該致能信號的至少一轉態點在時序上同步；一振盪器，耦接該波緣偵測器，該振盪器依據該致能信號以產生該時脈信號；以及一計數器，用以接收該輸入信號、該時脈信號及該延遲控制信號，並依據該延遲控制信號延遲該輸入信號多數個該時脈信號的週期以產生該延遲信號。
  8. 如申請專利範圍第6項所述之環型振盪器電路，其中該振盪器為環形振盪器。
  9. 如申請專利範圍第6項所述之環型振盪器電路，其中該波緣偵測器包括：一延遲器，接收該輸入信號，並延遲該輸入信號以產生一延遲輸入信號；一互斥或閘，其一輸入端接收該輸入信號，其另一輸入端接收該延遲輸入信號；以及一SR閂鎖器，其設定端耦接該互斥或閘的輸出端，其重置端接收一重置信號。
  10. 一種環型振盪器電路，包括：一時脈計數延遲器，接收一輸入信號、一時脈信號及一延遲控制信號，並依據該延遲控制信號及該時脈信號延遲該輸入信號以產生一延遲信號；以及一組合邏輯閘延遲電路，耦接該時脈計數延遲器，接收該延遲信號，依據該延遲控制信號來延遲該延遲信號以產生一輸出信號，其中，該時脈計數延遲器接收該輸入信號的端點耦接至該組合邏輯閘延遲電路產生該輸出信號的端點。
  11. 如申請專利範圍第10項所述之環型振盪器電路，其中，該組合邏輯閘延遲線包括多數個串接的延遲單元，各該些延遲單元包括輸入端、控制端及輸出端，各該些延遲單元依據其控制端所接收的該延遲控制信號直接將其輸入端所接收的信號輸出至其輸出端或使各該些延遲單 元的輸入端所接收的信號傳至至少一邏輯閘以進行延遲，再將延遲後的信號輸出至各該些延遲單元的輸出端。
  12. 如申請專利範圍第11項所述之環型振盪器電路，其中各該些延遲單元包括：一緩衝器，其輸入端耦接至各該延遲單元的輸入端；以及一多工器，耦接該緩衝器的輸出端以及輸入端，並接收該延遲控制信號的一位元，該多工器依據所接收的該延遲控制信號的一位元來選擇輸出該緩衝器的輸出端或輸入端上的信號至各該延遲單元的輸出端。
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Publication number Priority date Publication date Assignee Title
CN116633320A (zh) * 2022-02-10 2023-08-22 长鑫存储技术有限公司 环形振荡器
US11855637B2 (en) 2022-02-10 2023-12-26 Changxin Memory Technologies, Inc. Ring oscillator

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2908398B1 (ja) * 1998-01-14 1999-06-21 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路および発振器の遅延素子
US6670858B2 (en) * 2000-11-01 2003-12-30 Primarion, Inc. High speed voltage-controlled ring oscillator
TWI233107B (en) * 2002-11-08 2005-05-21 Mediatek Inc Full digital fine-delay signal generator
JP2004166114A (ja) * 2002-11-15 2004-06-10 Renesas Technology Corp クロック生成回路
CN101141129B (zh) * 2007-10-26 2010-12-22 威盛电子股份有限公司 电压控制振荡器电路
US8327179B2 (en) * 2008-06-05 2012-12-04 Realtek Semiconductor Corp. Asynchronous counter based timing error detection
JP5494252B2 (ja) * 2009-09-11 2014-05-14 ソニー株式会社 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路
US8330548B2 (en) * 2010-08-20 2012-12-11 International Business Machines Corporation Latched ring oscillator device for on-chip measurement of clock to output delay in a latch
CN101944908A (zh) * 2010-09-28 2011-01-12 中国人民解放军国防科学技术大学 一种可复用的延迟单元电路
US8373482B2 (en) * 2011-01-13 2013-02-12 Texas Instruments Incorporated Temperature sensor programmable ring oscillator, processor, and pulse width modulator

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