JP2004166114A

JP2004166114A - クロック生成回路

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Publication number: JP2004166114A
Application number: JP2002331858A
Authority: JP
Inventors: Satoshi Kaneko; 智金子
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-11-15
Filing date: 2002-11-15
Publication date: 2004-06-10
Also published as: US20040095169A1; KR20040042794A; TW588513B; TW200408197A; DE10327925A1; CN1501580A

Abstract

【課題】デジタルＰＬＬ回路において発振周波数が所望値に到達するまでの時間を短縮する。
【解決手段】書き換え可能なメモリ１２０内に信号２４０ｂ，２４０ｃの値（リングオシレータ１１０の発振周波数と所望の周波数との差分量に関する情報を与える）に関連づけられた複数の調整量（増加量及び減少量）が格納されている。制御回路１３１は信号２４０ｂ，２４０ｃの値に応じてメモリ１２０内から１つの調整量を選択し、カウンタ１３２の値を選択した調整量だけ増減する。カウンタ１３２の値によって発振周波数が調整される。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
この発明はクロック生成回路に関する。
【０００２】
【従来の技術】
従来のデジタル方式のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路では、入力クロックの位相とリングオシレータによる発振クロックの位相とを位相比較器が比較し、その比較結果に基づいて位相比較器がリングオシレータの遅延量を制御する。詳細には、発振クロックの位相が入力クロックの位相よりも早い場合、すなわち発振周波数が所望の周波数（入力クロックの周波数の逓倍比倍の周波数）よりも高い場合、位相比較器はリングオシレータの遅延量を制御するための、すなわち発振周波数を制御するためのカウンタの値を減らす。逆に、発振クロックの位相が入力クロックの位相よりも遅い場合、すなわち発振周波数が所望の周波数よりも低い場合、位相比較器は上記カウンタの値を増やす。このとき、従来のＰＬＬ回路では位相比較器がカウント値”１”（回路的に（ハードウェア的に）固定されている）ずつカウンタの値を増減する。
【０００３】
なお、デジタルＰＬＬ回路は例えば次の文献において紹介されている。
【０００４】
【特許文献１】
特開平１１−２２０３６５号公報
【特許文献２】
特開平８−３１６８２６号公報
【特許文献３】
米国特許第６，２２５，８４０号明細書
【特許文献４】
米国特許第６，０４９，２３８号明細書
【特許文献５】
米国特許第６，１５７，２２６号明細書
【特許文献６】
米国特許第６，３６６，１５０号明細書
【非特許文献１】
ＭｉｃｈｅｌＣｏｍｂｅｓ，ＫａｒｉｍＤｉｏｕｒｙ，ａｎｄＡｌａｉｎＧｒｅｉｎｅｒ，ＡＰｏｒｔａｂｌｅＣｌｏｃｋＭｕｌｔｉｐｌｉｅｒＧｅｎｅｒａｔｏｒＵｓｉｎｇＤｉｇｉｔａｌＣＭＯＳＳｔａｎｄａｒｄＣｅｌｌｓ，”ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３１，ＮＯ．７，ＪＵＬＹ１９９６”，ｐ．９５８−９６５
【非特許文献２】
石見幸一、澤井克典、清水一禎，低電圧化に向けたフルデジタルＰＬＬの開発，信学技報，社団法人電子情報通信学会，ｖｏｌ．９７，Ｎｏ．１６６，ｐ．２９−３６，１９９７／６
【０００５】
【発明が解決しようとする課題】
従来のデジタルＰＬＬ回路では位相比較器がリングオシレータの遅延量をカウント値”１”ずつ増減するので、発振周波数が所望値に到達するまでの時間、すなわち出力クロックが安定するまでの時間（ロック時間）が長くかかるという問題がある。また、トランジスタの微細化に伴ってトランジスタの特性のばらつきが大きくなる傾向にあり、そのようなばらつきがＰＬＬ回路の安定性を低くするという問題がある。
【０００６】
この発明は、かかる点に鑑みてなされたものであり、従来の回路に比べてロック時間が短縮化され且つ安定化されたクロック生成回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明によれば、クロック生成回路は、入力クロックの周波数を逓倍して所望の周波数を有するクロックを出力するものであり、リングオシレータと、書き換え可能なメモリと、判定部と、遅延制御部と、を含んでいる。リングオシレータは、遅延量をデジタル的に調整する可変遅延回路を含むループによって構成されている。メモリは上記遅延量を調整するための複数の調整量を格納する。ここで、上記複数の調整量は、遅延量を減少させてリングオシレータの発振周波数を増加させるための少なくとも１つの第１調整量と、遅延量を増加させて発振周波数を減少させるための少なくとも１つの第２調整量と、を含む。判定部は、所望の周波数に対する発振周波数の高低を判定するように構成されている。遅延制御部は、判定部による判定結果に基づいてメモリ内の複数の調整量のうちの１つを選択し、選択した調整量で以て発振周波数と所望の周波数との差が解消する方向に遅延量を制御するように構成されている。
【０００８】
【発明の実施の形態】
実施の形態１．
図１に実施の形態１に係るクロック生成回路１００を説明するためのブロック図を示す。クロック生成回路１００はデジタル方式のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路１０１及びバッファ１０４を含んでおり、ＰＬＬ回路１０１は逓倍回路１０２及び位相同期回路１０３を含んでいる。
【０００９】
逓倍回路１０２は、入力クロック（又はリファレンスクロック）ＩＮの周波数を所望の逓倍比Ｎで以て逓倍して逓倍クロックＮ−ＯＵＴ（又は２１１）を生成し出力するように構成されている。位相同期回路１０３は、逓倍クロックＮ−ＯＵＴをある遅延量（遅延時間）をもって遅延させてＰＬＬクロック（又はＰＬＬ出力クロック）ＰＬＬ−ＯＵＴとして出力するように構成されている。ＰＬＬクロックＰＬＬ−ＯＵＴは、バッファ１０４を通じて、クロック生成回路１００の出力クロックＰＨＩとして出力される。出力クロックＰＨＩは、これに同期して動作する他の回路へ供給されると共に、位相同期回路１０３へフィードバックされる。位相同期回路１０３は、入力クロックＩＮとフィードバックされた出力クロックＰＨＩとの位相を比較し、それらの位相差を解消するように逓倍クロックＮ−ＯＵＴに対する出力クロックＰＬＬ−ＯＵＴの遅延量を決定するように構成されている。
【００１０】
これにより、クロック生成回路１００は、入力クロックＩＮの周波数を逓倍して所望の周波数を有し、しかも入力クロックＩＮに同期した、クロックＰＨＩを生成し出力する。なお、上述の逓倍処理は逓倍回路１０２によって行われるので、少なくとも逓倍回路１０２を含んだ回路を、入力クロックＩＮの周波数を逓倍して所望の周波数を有するクロックを出力する「クロック生成回路」と呼ぶことができる。例えば逓倍回路１０２のみを「クロック生成回路」と呼ぶことができ、このとき逓倍回路１０２からの出力クロックＮ−ＯＵＴが該「クロック生成回路」の出力クロックにあたる。また、例えばＰＬＬ回路１０１のみを「クロック生成回路」と呼ぶことができ、このときＰＬＬ回路１０１からの出力クロックＰＬＬ−ＯＵＴが該「クロック生成回路」の出力クロックにあたる。
【００１１】
次に、図２のブロック図を参照して逓倍回路１０２を詳述する。図２に示すように、逓倍回路１０２は、リングオシレータ１１０と、メモリ１２０と、遅延制御部１３０と、パルスカウンタ１４０と、位相比較器（ないしは判定部）１５０と、を含んでいる。なお、逓倍比Ｎ等の各種の値は例えばキーボードやタッチパネル等の入力手段１６０を介して逓倍回路１０２へ与えられ（上記値そのものが与えられる場合及び逓倍回路１０２用のプログラム内に含めて与えられる場合を含む）、例えばレジスタ等の不図示のメモリ内に格納される。
【００１２】
リングオシレータ１１０はデジタルディレイライン（ないしは可変遅延回路）１１１及びＮＡＮＤ回路１１２を含んでおり、ＮＡＮＤ回路１１２の出力がディレイライン１１１を介して当該ＮＡＮＤ回路１１２の一方の入力に接続されている。すなわち、リングオシレータ１１０はディレイライン１１１及びＮＡＮＤ回路１１２が成すループ（説明のため太線で図示している）によって構成されている。このとき、リングオシレータ１１０は、信号がループを一巡する間にそのレベルが反転するように、負のフィードバックループとして構成されており、これによりリングオシレータ１１０は発振する。なお、ディレイライン１１１からの出力信号（ないしは発振クロック）２１１は後述のようにして逓倍比倍に調整されて逓倍クロックＮ−ＯＵＴとして取り出される。
【００１３】
ディレイライン１１１は遅延量をデジタル的に（換言すれば段階的に又は離散的に）調整可能に構成された可変遅延回路である。より具体的には、ディレイライン１１１は選択自在に縦属接続可能な複数の遅延素子を含んでおり、それの遅延量は、縦属接続される遅延素子の個数に比例してデジタル的に変えることが可能となっている。なお、ディレイライン１１１の極性は正極牲である。このような構成によりリングオシレータ１１０では遅延量が可変であり、リングオシレータ１１０の発振周期の半分すなわち半周期が、信号が一巡する間の遅延量に一致する。
【００１４】
ディレイライン１１１の遅延量は、制御回路１３１及び遅延制御用カウンタ１３２を含んだ遅延量制御部１３０によって制御される。具体的には、ディレイライン１１１の遅延量はカウンタ１３２に設定された値に対応し、ディレイライン１１１はカウンタ１３２の値が大きいほど遅延量が小さく設定されるように構成されている。遅延量が小さいほどリングオシレータ１１０の発振周期は短くなるすなわち発振周波数が高くなる。すなわち、カウンタ１３２の値が大きいほど発振周波数が高くなる、換言すればカウンタ１３２の値の増減（大小）は発振周波数の増減（大小）に対応する。カウンタ１３２の値は、制御回路１３１からの信号２３１で以て制御され、信号２３２で以てカウンタ１３２からディレイライン１１１へ伝えられる。なお、遅延制御部１３０については後に詳述する。
【００１５】
次に、図３のブロック図を参照してパルスカウンタ１４０を説明する。パルスカウンタ１４０は、ワンショット回路１４１と（第１及び第２）カウンタ１４２ｂ，１４２ｃと比較器１４３とを含んでおり、入力クロックＩＮ及びリングオシレータ１１０のＮＡＮＤ回路１１２の出力信号（ないしは発振クロック）２１２を利用して信号２４０ａ，２４０ｂ，２４０ｃを生成する。
【００１６】
なお、ここでは、後述の図４及び図５に示すように入力クロックＩＮの１周期はパルスの立ち上がりエッジ（ＬｏｗレベルからＨｉｇｈレベルへの遷移開始時）間の期間の場合を説明するが、例えばパルスの立ち下がりエッジ（ＨｉｇｈレベルからＬｏｗレベルへの遷移開始時）間の期間を１周期に設定するように逓倍回路１０２を構成することも可能である。
【００１７】
ワンショット回路１４１は入力クロックＩＮの立ち上がりエッジに同期してワンショット信号２４１を生成するように構成されている。なお、当該ワンショット信号２４１はいわゆるクロック信号又はインパルス信号である。ワンショット信号２４１はカウンタ１４２ｂへ伝えられる。
【００１８】
カウンタ１４２ｂは、ワンショット信号２４１及び発振クロック２１２を取得し、ワンショット信号２４１毎にリセットされ、発振クロック２１２のパルス数をカウントするように、構成されている。すなわち、カウンタ１４２ｂは、入力クロックＩＮの１周期内における、リングオシレータ１１０の発振クロック２１２のパルス数をカウントする。そして、カウンタ１４２ｂはカウントした値を信号２４０ｂで以て出力する。図２及び図３に示すように逓倍回路１０２では信号２４０ｂは制御回路１３１及び比較器１４３へ伝えられる。
【００１９】
他方、カウンタ１４２ｃは、入力クロックＩＮ及び発振クロック２１２を取得し、入力クロックＩＮのＨｉｇｈレベルの期間によってカウント値がリセットされ、入力クロックＩＮのＬｏｗレベルの期間内において発振クロック２１２のパルス数をカウントするように、構成されている。すなわち、カウンタ２４２は、入力クロックＩＮの１周期の後半における、リングオシレータ１１０の発振クロック２１２のパルス数をカウントする。そして、カウンタ１４２ｃはカウントした値を信号２４０ｃで以て出力する。図２及び図３に示すように逓倍回路１０２では信号２４０ｃは制御回路１３１へ伝えられる。
【００２０】
なお、信号（線）２４０ｂは複数の信号（線）の集まりであるが、図２等には１本の信号（線）で以て簡略に図示しており、信号（線）２４０ｃについても同様である。
【００２１】
また、比較器１４３は、カウンタ１４２ｂからの出力信号２４０ｂ及び逓倍比Ｎを取得し、信号２４０ｂが示す値が逓倍比Ｎと一致した場合にＬｏｗレベルの信号２４０ａを出力し、上述以外の場合にはＨｉｇｈレベルの信号２４０ａを出力するように、構成されている。図２に示すように、信号２４０ａはリングオシレータ１１０のＮＡＮＤ回路１１２の他方の入力及び位相比較器１５０へ伝えられる。
【００２２】
リングオシレータ１１０のＮＡＮＤ回路１１２がＨｉｇｈレベルの信号２４０ａを取得した場合、ＮＡＮＤ回路１１２はフィードバックされた信号２１１をレベル反転して出力し、リングオシレータ１１０の発振は持続する。これに対して、信号２４０ａがＬｏｗレベルの場合、ＮＡＮＤ回路１１２の出力はフィードバックされた信号２１１に依らず常時Ｈｉｇｈレベルになるので、ＮＡＮＤ回路１１２は発振を停止する。
【００２３】
図２に戻り、位相比較器１５０は、入力クロックＩＮと、ディレイライン１１１の出力信号２１１と、パルスカウンタ１４０からの信号２４０ａとを利用して、所望の周波数に対する発振クロック２１１の周波数（発振周波数）の高低を判定するように構成されている。そして、位相比較器１５０は、判定の結果、発振周波数が所望の周波数よりも低ければ周波数アップ信号又はカウントアップ信号２５０ｕを出力し、発振周波数が所望の周波数よりも高ければ周波数ダウン信号又はカウントダウン信号２５０ｄを出力するように構成されている。
【００２４】
具体的には、パルスカウンタ１４０からの信号２４０ａがＨｉｇｈレベルの場合、上述のようにカウンタ１４２ｂからの出力信号２４０ｂが示す値すなわち発振クロック２１２のパルス数は逓倍比Ｎに達していない。つまり発振周波数は所望の周波数よりも低いので、位相比較器１５０は周波数の高低の判定結果として周波数アップ信号２５０ｕを出力する。
【００２５】
これに対して、信号２４０ａがＬｏｗレベルの場合、すなわち発振クロック２１２のパルス数が逓倍比Ｎに一致した場合、位相比較器１５０は発振クロック２１１の位相と入力クロックＩＮの位相とを比較する。位相比較器１５０に入力される発振クロック２１１は信号２４０ａを発生させるための発振クロック２１２よりも遅延しているので、信号２４０ａがＬｏｗレベルになった以降に発振クロック２１１のパルス数が逓倍比Ｎに達する（発振クロック２１１のＮ番目のパルスが遷移する）。このため、信号２４０ａがＬｏｗレベルになった以降の発振クロック２１１の位相（すなわち発振クロック２１１のＮ番目のパルスの位相）が入力クロックＩＮの位相よりも早ければ、発振周波数は所望の周波数よりも高いので、位相比較器１５０は周波数の高低の判定結果として周波数ダウン信号２５０ｄを出力する。逆に、発振クロック２１１の位相が入力クロックＩＮの位相よりも遅ければ、発振周波数は所望の周波数よりも低いので、位相比較器１５０は周波数の高低の判定結果として周波数アップ信号２５０ｕを出力する。これらの信号２５０ｕ，２５０ｄは制御回路１３１へ送られる。
【００２６】
そして、制御回路１３１は周波数アップ信号２５０ｕを受信したならば遅延制御用カウンタ１３２の値を信号２３１によって増加させ、周波数ダウン信号２５０ｄを受信したならばカウンタ１３２の値を信号２３１によって減少させる。なお、両クロックＩＮ，２１１の位相すなわち上記両周波数が一致する場合（このとき両信号２５０ｕ，２５０ｄは共に例えばＬｏｗレベル）、制御回路１３１はカウンタ１３２の値を増減せず、これによりカウンタ１３２の値は一定に保持される。
【００２７】
このとき特に、制御回路１３１は、パルスカウンタ１４０から受信した信号２４０ｂ，２４０ｃに基づいて遅延制御用カウンタ１３２の値を制御する。かかる制御を、逓倍比Ｎ＝２０の場合を例に挙げ、図４〜図６の模式図を参照して説明する。
【００２８】
まず、図４に示すように、発振クロック２１２（又は２１１，Ｎ−ＯＵＴ）の周波数が所望値よりも低い場合、入力クロックＩＮの１周期内における発振クロック２１２のパルス数は逓倍比２０よりも少なく、図４の例では１８個である。他方、図５に示すように、発振周波数が所望の周波数よりも高い場合、入力クロックＩＮの後半における発振クロック２１２のパルス数は逓倍比Ｎの半分である１０よりも少なく、図５の例では５個である。このとき、入力クロックＩＮの１周期内及び後半内の各パルス数と逓倍比Ｎとの差分量は発振周波数と所望の周波数との差分量にあたり、従って各パルス数換言すれば対応の信号２４０ｂ，２４０ｃの各値は発振周波数と所望の周波数との差分量に関する情報を提供することがわかる。
【００２９】
かかる点に鑑みて制御回路１３１は図６に示す処理を行う。すなわち、制御回路１３１は、まず、信号２４０ｂの値と逓倍比Ｎ＝２０とを比較する（処理５１）。この比較の結果、信号２４０ｂの方が小さければメモリ１２０内のデータないしは情報を参照して遅延制御用カウンタ１３２の増加量（ないしは第１調整量）を選択し、選択した増加量だけカウンタ１３２の値を増やす（処理５３）。特にメモリ１２０内には、４つの増加量ｍ１，ｍ２，ｍ３，ｍ４（なお、１＜ｍ１＜ｍ２＜ｍ３＜ｍ４。例えばｍ１＝２，ｍ２＝３，ｍ３＝４，ｍ４＝５）が、発振周波数と所望の周波数との差分量に関する情報としての信号２４０ｂの値に関連付けられて格納されており、信号２４０ｂの値が小さいほどすなわち発振周波数と所望の周波数との差分量が大きいほど、より大きい増加量が準備されている。そして、制御回路１３１は信号２４０ｂの値に応じた増加量ｍ１，ｍ２，ｍ３又はｍ４を選択する。
【００３０】
上記比較処理５１の結果、信号２４０ｂが逓倍比Ｎ＝２０よりも小さくない場合、制御回路１３１は次に信号２４０ｃの値と逓倍比Ｎ＝２０の１／２の値である１０とを比較する（処理５２）。この比較の結果、信号２４０ｃの方が小さければメモリ１２０内のデータないしは情報を参照して遅延制御用カウンタ１３２の減少量（ないしは第２調整量）を選択し、選択した減少量だけカウンタ１３２の値を減らす（処理５３）。上述の増加量ｍ１，ｍ２，ｍ３，ｍ４と同様に、メモリ１２０内には、４つの減少量ｎ１，ｎ２，ｎ３，ｎ４（なお、１＜ｎ１＜ｎ２＜ｎ３＜ｎ４。例えばｎ１＝２，ｎ２＝３，ｎ３＝４，ｎ４＝５）が、発振周波数と所望の周波数との差分量に関する情報としての信号２４０ｃの値に関連付けられて格納されており、信号２４０ｃの値が小さいほどすなわち発振周波数と所望の周波数との差分量が大きいほど、より大きい減少量が準備されている。そして、制御回路１３１は信号２４０ｂｃ値に応じた増加量ｎ１，ｎ２，ｎ３又はｎ４を選択する。
【００３１】
また、上記比較処理５２の結果、信号２４０ｃがＮ／２＝１０よりも小さくない場合、制御回路１３１はカウンタ１３２の値を１増やす又は減らす（処理５４）。
【００３２】
なお、処理５１，５２はいずれを先に実行しても構わない。
【００３３】
遅延制御用カウンタ１３２の更新されたカウンタ値で以てディレイライン１１１の遅延量が調整されて（減らされて又は増やされて）リングオシレータ１１０の発振周波数が調整される（増加する又は減少する）。つまり、上記４つの増加量ｍ１，ｍ２，ｍ３，ｍ４はディレイライン１１１の遅延量を減少させてリングオシレータ１１０の発振周波数を増加させるための（第１）調整量であり、上記４つの減少量ｎ１，ｎ２，ｎ３，ｎ４はディレイライン１１１の遅延量を増加させてリングオシレータ１１０の発振周波数を減少させるための（第２）調整量である。これにより逓倍回路１０２は発振周波数と所望の周波数との差が解消する方向に向かう。
【００３４】
例えば制御回路１３１にマイクロコンピュータを用いれば、上述の動作はプログラムによって実現可能である。また、メモリ１２０は書き換え可能なメモリ、例えばフリップフロップ等によるレジスタや、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）や、フラッシュメモリ等で構成されており、このためメモリ１２０内に格納された増加量ｍ１，ｍ２，ｍ３，ｍ４及び減少量ｎ１，ｎ２，ｎ３，ｎ４は例えば入力手段１６０を介して又は制御回路１３１のプログラムを介して変更可能である。なお、上記処理５４での増減量”１”もメモリ１２０内に格納するように逓倍回路１０２を構成しても構わない。
【００３５】
既述の従来のＰＬＬ回路ではリングオシレータの遅延量をカウント値”１”ずつ増減するのに対して、逓倍回路１０２ではそれよりも大きい増加量ｍ１，ｍ２，ｍ３，ｍ４及び減少量ｎ１，ｎ２，ｎ３，ｎ４を利用可能なので、発振周波数が所望の周波数に到達するまでの時間（ロック時間）を従来の回路に比して短くすることができる、すなわち安定した出力をより早く得ることができる。しかもこのとき、発振周波数と所望の周波数との差分量が大きいときには大きい増加量又は減少量を用いるので速やかに差分量を減少させることができるし、差分量が小さいときには小さい増加量又は減少量を用いるので細やかに調整ができる。つまり、逓倍回路１０２によれば、ロック時間の短縮と出力の安定とを両立することができる。
【００３６】
また、ディレイライン１１１の遅延量を調整するための調整量ｍ１，ｍ２，ｍ３，ｍ４，ｎ１，ｎ２，ｎ３，ｎ４は書き換え可能なメモリ１２０内に格納されているので、これらの値を容易に変更可能である。従って、固定のカウント値”１”で以て遅延量を調整する従来の回路に比べて、種々の状況に対して、例えば逓倍比の大小に応じて、柔軟に対応できる。また、製造プロセスのばらつきに起因してトランジスタの特性にばらつきが生じえ、トランジスタの微細化に伴い特性のばらつきが大きくなる傾向にある。そのような場合であっても、例えばトランジスタ特性を測定するテスト回路をもつ半導体チップないしは半導体装置においてトランジスタ特性をもとにして上記調整量ｍ１，ｍ２，ｍ３，ｍ４，ｎ１，ｎ２，ｎ３，ｎ４を設定することにより、上述の製造プロセスのばらつきに依存しないように対応できる。つまり安定性が向上する。
【００３７】
逓倍回路１０２を含んだＰＬＬ回路１０１及びクロック生成回路１００も同様の効果を奏することは言うまでもない。
【００３８】
なお、増加量及び減少量の個数は上述の例に限定されるものではない。
【００３９】
また、図４及び図５には入力クロックＩＮのデューティファクタ（ｄｕｔｙｆａｃｔｏｒ）すなわち１周期に対するＨｉｇｈレベル期間の割合が５０％の場合を図示しているが、デューティファクタは該値に限られない。例えばデューティファクタが２５％の場合、カウンタ１４２ｃは１周期のうちで周期開始時点から１／４周期を除いた（換言すれば周期開始時点から１／４周期経過後の）残り３／４周期内における、発振クロックのパルス数をカウントすることになる。このとき、上記残りの３／４周期内のパルス数が１５個（＝逓倍比２０×３／４）よりも少なければ発振周波数が所望の周波数よりも高いという判定は可能である。
【００４０】
実施の形態２．
図７に実施の形態２に係る逓倍回路１０２Ｂを説明するためのブロック図を示す。なお、逓倍回路１０２Ｂは逓倍回路１０２に代えてクロック生成回路１００に適用可能である（図１参照）。
【００４１】
逓倍回路１０２Ｂは、図２の逓倍回路１０２においてメモリ１２０、遅延制御部１３０及びパルスカウンタ１４０をメモリ１２０Ｂ、遅延制御部１３０Ｂ及びパルスカウンタ１４０Ｂに変えた構成を有している。なお、逓倍回路１０２Ｂのその他の構成は基本的に図２の逓倍回路１０２と同様である。
【００４２】
詳細には、パルスカウンタ１４０Ｂは、図８のブロック図に示すように、図３のパルスカウンタ１４０からカウンタ１４２ｃを取り除いた構成を有しており、比較器１４３からの信号２４０ａのみを出力するように構成されている。すなわち、図２の逓倍回路１０２とは異なり、図７の逓倍回路１０２Ｂではパルスカウンタ１４０Ｂから遅延制御部１３０Ｂへは信号が送られない。このため、遅延制御部１３０Ｂの制御回路１３１Ｂは、図２の制御回路１３１とは異なる後述の動作を行う。なお、遅延制御部１３０Ｂは図２の遅延制御用カウンタ１３２を含んでいる。
【００４３】
メモリ１２０Ｂは図２のメモリ１２０と同様に書き換え可能であり、特にメモリ１２０Ｂ内には１つの増加量ｍ及び１つの減少量ｎが格納されている。なお、メモリ１２０Ｂ内の増加量ｍ及び減少量ｎの値は例えば入力手段１６０を介して又は制御回路１３１Ｂのプログラムを介して変更可能である。
【００４４】
そして、図９の模式図に示すように、制御回路１３１Ｂは、位相比較器１５０から周波数アップ信号２５０ｕを受信すると（処理５１Ｂ）、メモリ１２０内のデータを参照して増加量ｍを取得し、カウンタ１３２の値を増加量ｍだけ増やす（処理５３Ｂ）。他方、制御回路１３１Ｂは、位相比較器１５０から周波数ダウン信号２５０ｄを受信すると（処理５２Ｂ）、メモリ１２０内のデータを参照して減少量ｎを取得し、カウンタ１３２の値を減少量ｎだけ減らす（処理５３Ｂ）。なお、処理５１Ｂ，５２Ｂはいずれを先に実行しても構わない。
【００４５】
逓倍回路１０２Ｂによれば、調整量ｍ，ｎは書き換え可能なメモリ１２０Ｂ内に格納されているので、これらの値を容易に変更可能である。従って、逓倍回路１０２と同様に種々の状況に対して柔軟に対応できる。なお、逓倍回路１０２Ｂを含んだＰＬＬ回路１０１及びクロック生成回路１００も同様の効果を奏することは言うまでもない。
【００４６】
実施の形態３．
図１０に実施の形態３に係る逓倍回路１０２Ｃを説明するためのブロック図を示す。逓倍回路１０２Ｃは、図７の逓倍回路１０２Ｂのパルスカウンタ１４０Ｂを図２のパルスカウンタ１４０に変えた構成を有している。更に、逓倍回路１０２Ｃは、パルスカウンタ１４０からの信号２４０ｂ，２４０ｃ（既述のように発振周波数と所望の周波数との差分量に関する情報を提供する）を外部回路１９０Ｃへ出力するように且つ外部回路１９０Ｃがメモリ１２０Ｂへアクセスできるように、構成されている。なお、逓倍回路１０２のその他の構成は基本的に図７の逓倍回路１０２Ｂと同様である。
【００４７】
外部回路１９０Ｃは、制御回路１９１Ｃ及びメモリ１９２Ｃを含んでおり、信号２４０ｂ，２４０ｃを受信して図１１の模式図に示す処理を実行する。なお、ここでは、逓倍比Ｎ＝２０の場合を例に挙げる。
【００４８】
図１１に示すように、メモリ１９２Ｃ内には既述のメモリ１２０（図２及び図６参照）と同様のデータが格納されている。そして、制御回路１９１Ｃはパルスカウンタ１４０からの信号２４０ｂ，２４０ｃを受信し、図２の逓倍回路１０２と同様に処理５１，５２，５４を実行して１つの増加量ｍ１，ｍ２，ｍ３もしくはｍ４又は１つの減少量ｎ１，ｎ２，ｎ３もしくはｎ４を選択するように構成されている。その後、制御回路１９１Ｃは選択した増加量又は減少量を信号２９０Ｃで以て逓倍回路１０２Ｃのメモリ１２０Ｂへ格納し（書き換え）、これによりメモリ１２０Ｂ内の増加量ｍ又は減少量ｎを更新する（処理５３Ｃ）。
【００４９】
なお、外部回路１９０Ｃのメモリ１９２Ｃを書き換え可能なメモリで構成することにより、入力手段１６０や不図示の入力手段を介してメモリ１９２Ｃ内の調整量ｍ１，ｍ２，ｍ３，ｍ４，ｎ１，ｎ２，ｎ３，ｎ４を書き換えられることは言うまでもない。
【００５０】
そして、逓倍回路１０２Ｃの制御回路１３１Ｂはメモリ１２０Ｂ内のデータを参照して図９の処理を実行する。
【００５１】
逓倍回路１０２Ｃは逓倍回路１０２に代えてクロック生成回路１００に適用可能であり（図１及び図１２参照）。このとき、図１２のブロック図に示すように外部回路１９０Ｃとして例えばクロック生成回路１００の外部に設けられて出力クロックＰＨＩを受信する回路を利用することができる。このとき、逓倍回路１０２Ｃが適用されたクロック生成回路１００と、外部回路１９０Ｃの制御回路１９１Ｃ及びメモリ１９２Ｃと、を含む構成をクロック生成システム３００と呼ぶことにする。
【００５２】
逓倍回路１０２Ｃによっても既述の逓倍回路１０２，１０２Ｂと同様の効果が得られる。このとき、メモリ１２０Ｂが書き換え可能なメモリだからこそ、外部の制御回路１９１Ｃが発振周波数と所望の周波数との差分量の大小に応じて柔軟に書き換えることできる。
【００５３】
更に、逓倍回路１０２は、図２の逓倍回路１０２において処理の一部を外部の制御回路１９１Ｃに分担させた構成にあたるので、逓倍回路１０２よりも回路規模が小さく、従って小型である。
【００５４】
なお、逓倍回路１０２Ｃを含んだＰＬＬ回路１０１及びクロック生成回路１００も同様の効果を奏することは言うまでもない。
【００５５】
実施の形態４．
図１３に実施の形態４に係る逓倍回路１０２Ｄを説明するためのブロック図を示す。逓倍回路１０２Ｄは、図７の逓倍回路１０２Ｂにおいてパルスカウンタ１４０Ｂをパルスカウンタ１４０Ｄに変えた構成を有している。更に、逓倍回路１０２Ｄは、パルスカウンタ１４０Ｄからの信号２４０ｄを外部回路１９０Ｄへ出力するように且つ外部回路１９０Ｄがメモリ１２０Ｂへアクセスできるように、構成されている。なお、逓倍回路１０２Ｄのその他の構成は基本的に図７の逓倍回路１０２Ｂと同様である。
【００５６】
図１４のブロック図に示すように、パルスカウンタ１４０Ｄは図３のパルスカウンタ１４０に差分量判定回路１４４を追加した構成を有しており、差分量判定回路１４４はカウンタ１４２ｂ，１４２ｃからの信号２４０ｂ，２４０ｃ及び逓倍比Ｎを利用して、発振周波数と所望の周波数との差分量が所定値以上の場合に信号２４０ｄを出力するように、構成されている。例えば逓倍比Ｎ＝２０の例において、カウンタ１４２ｂからの信号２４０ｂの値が１６以下の場合、差分量判定回路１４４は発振周波数が所望の周波数よりも低いという情報を信号２４０ｄで以て出力する。同様に、差分量判定回路１４４は、カウンタ１４２ｃからの信号２４０ｃの値が６以下の場合、発振周波数が所望の周波数よりも高いという情報を信号２４０ｄで以て出力する。
【００５７】
外部回路１９０Ｄは制御回路１９１Ｄを含んでおり、図１５の模式図に示す処理を実行する。具体的には、制御回路１９１Ｄは発振周波数が所望の周波数よりも低いことを示す信号２４０ｄを受信したならば（処理６１）、逓倍回路１０２Ｄのメモリ１２０Ｂ内の増加量ｍを信号２９０Ｄで以てより大きい値に書き換える（処理６２）。その後、制御回路１９１Ｄは一定時間の経過後に増加量ｍ又は減少量を信号２９０Ｄで以て変更前の値又は初期値に戻す（処理６３）。信号２４０ｄが発振周波数が所望の周波数よりも高いことを示す場合も制御回路１９１Ｄは同様に動作する。
【００５８】
そして、逓倍回路１０２Ｄの制御回路１３１Ｂはメモリ１２０Ｂ内のデータを参照して図９の処理を実行する。
【００５９】
逓倍回路１０２Ｄは逓倍回路１０２に代えてクロック生成回路１００に適用可能である（図１参照）。また、逓倍回路１０２Ｄ及び外部回路１９０Ｄを逓倍回路１０２Ｃ及び外部回路１９０Ｃに代えてクロック生成システム３００に適用するこも可能である（図１２参照）。
【００６０】
逓倍回路１０２Ｄによれば既述の逓倍回路１０２Ｃと同様の効果が得られる。また、逓倍回路１０２Ｃを含んだＰＬＬ回路１０１及びクロック生成回路１００も同様の効果を奏する。
【００６１】
【発明の効果】
この発明によれば、遅延量を調整するための複数の調整量を書き換え可能なメモリ内に格納するので、調整量を容易に変更可能である。従って、固定値で以て遅延量を調整する従来のクロック生成回路に比べて、種々の状況に対して（例えば逓倍比の大小に応じて又は発振周波数と所望の周波数との差分量の大小に応じて又はトランジスタの特性ばらつきに応じて）柔軟に対応できる。このとき、従来の固定値よりも大きい調整量をメモリ内に格納することにより、発振周波数が所望の周波数に到達するまでの時間（ロック時間）を従来のクロック生成回路に比して短くすることができる、すなわち安定した出力をより早く得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係るクロック生成回路を説明するためのブロック図である。
【図２】実施の形態１に係る逓倍回路を説明するためのブロック図である。
【図３】実施の形態１に係るパルスカウンタを説明するためのブロック図である。
【図４】実施の形態１に係る逓倍回路の動作を説明するための模式図である。
【図５】実施の形態１に係る逓倍回路の動作を説明するための模式図である。
【図６】実施の形態１に係る制御回路の動作を説明するための模式図である。
【図７】実施の形態２に係る逓倍回路を説明するためのブロック図である。
【図８】実施の形態２に係るパルスカウンタを説明するためのブロック図である。
【図９】実施の形態２に係る制御回路の動作を説明するための模式図である。
【図１０】実施の形態３に係る逓倍回路を説明するためのブロック図である。
【図１１】実施の形態３に係る外部回路の動作を説明するための模式図である。
【図１２】実施の形態３に係るクロック生成システムを説明するためのブロック図である。
【図１３】実施の形態４に係る逓倍回路を説明するためのブロック図である。
【図１４】実施の形態４に係るパルスカウンタを説明するためのブロック図である。
【図１５】実施の形態４に係る外部回路の動作を説明するための模式図である。
【符号の説明】
１００クロック生成回路、１０１デジタルＰＬＬ回路（クロック生成回路）、１０２，１０２Ｂ〜１０２Ｄ逓倍回路（クロック生成回路）、１１０リングオシレータ、１１１ディレイライン（可変遅延回路）、１２０，１２０Ｂメモリ、１３０，１３０Ｂ遅延制御部、１４２ｂ，１４２ｃ（第１，第２）カウンタ、１４４差分量判定回路、１５０位相比較器（判定部）、１９１Ｃ，１９１Ｄ外部の制御回路、２１２，２１１，Ｎ−ＯＵＴ発振クロック、２４０ｂ，２４０ｃ信号（カウント値）、２４０ｄ信号、２５０ｄ周波数ダウン信号（判定結果）、２５０ｕ周波数アップ信号（判定結果）、３００クロック生成システム、ＩＮ入力クロック、Ｎ逓倍比、ＰＨＩ，ＰＬＬ−ＯＵＴ，Ｎ−ＯＵＴ，２１１出力クロック（発振クロック）、２１２発振クロック、ｍ１−ｍ４，ｍ増加量（（第１）調整量）、ｎ１−ｎ４，ｎ減少量（（第２）調整量）。

Claims

入力クロックの周波数を逓倍して所望の周波数を有するクロックを出力するクロック生成回路であって、
遅延量をデジタル的に調整する可変遅延回路を含むループによって構成されたリングオシレータと、
前記遅延量を調整するための複数の調整量を格納する書き換え可能なメモリと、を備え、
前記複数の調整量は、
前記遅延量を減少させて前記リングオシレータの発振周波数を増加させるための少なくとも１つの第１調整量と、
前記遅延量を増加させて前記発振周波数を減少させるための少なくとも１つの第２調整量と、を含み、
前記クロック生成回路は、
前記所望の周波数に対する前記発振周波数の高低を判定するように構成された判定部と、
前記判定部による判定結果に基づいて前記メモリ内の前記複数の調整量のうちの１つを選択し、選択した調整量で以て前記発振周波数と前記所望の周波数との差が解消する方向に前記遅延量を制御するように構成された遅延制御部と、を更に備える、
クロック生成回路。
請求項１に記載のクロック生成回路であって、
前記少なくとも１つの第１調整量は、前記発振周波数と前記所望の周波数との差分量に関する情報に関連づけられた複数の第１調整量を含み、
前記少なくとも１つの第２調整量は、前記差分量に関する前記情報に関連づけられた複数の第２調整量を含み、
前記遅延制御部は、前記差分量に関する前記情報に応じて前記複数の調整量のうちの１つを選択するように構成されている、
クロック生成回路。
請求項１に記載のクロック生成回路であって、
前記少なくとも１つの第１調整量は、１つの第１調整量であり、
前記少なくとも１つの第２調整量は、１つの第２調整量であり、
前記クロック生成回路は、前記発振周波数と前記所望の周波数との差分量に関する情報を外部の制御回路へ出力するように構成されていると共に、前記外部の制御回路が前記差分量に関する前記情報に基づいて前記メモリ内の前記１つの第１調整量又は前記１つの第２調整量を書き換えられるように構成されている、
クロック生成回路。
請求項２又は請求項３に記載のクロック生成回路であって、
前記入力クロックの１周期内における、前記リングオシレータの発振クロックのパルス数をカウントする第１カウンタと、
前記入力クロックの前記１周期のうちで周期開始時点から所定期間を除いた残り期間内における、前記発振クロックの前記パルス数をカウントする第２カウンタと、を更に備え、
前記差分量に関する前記情報は、前記第１及び第２カウンタによるカウント値を含む、
クロック生成回路。
請求項１に記載のクロック生成回路であって、
前記入力クロックの１周期内における、前記リングオシレータの発振クロックのパルス数をカウントする第１カウンタと、
前記入力クロックの前記１周期のうちで周期開始時点から所定期間を除いた残り期間内における、前記発振クロックの前記パルス数をカウントする第２カウンタと、
前記第１及び第２カウンタによるカウント値及び逓倍比を用いて前記発振周波数と前記所望の周波数との差分量を取得し、前記差分量が所定値以上の場合に信号を出力するように構成された差分量判定回路と、を更に備え、
前記少なくとも１つの第１調整量は、１つの第１調整量であり、
前記少なくとも１つの第２調整量は、１つの第２調整量であり、
前記クロック生成回路は、前記差分量判定回路からの前記信号を外部の制御回路へ出力するように構成されていると共に、前記外部の制御回路が前記信号の受信により前記メモリ内の前記１つの第１調整量又は前記１つの第２調整量を書き換えられるように構成されている、
クロック生成回路。