CN1501580A - 时钟生成电路 - Google Patents
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Abstract
在数字PLL电路中，缩短振荡频率到达所需值之前的时间。把与信号240b、240c之值(提供涉及环形振荡器110的振荡频率与所需频率的差分量的信息)有关的多个调整量(增大量及减小量)，存储在可改写的存储器120内。控制电路131根据信号240b、240c之值从存储器120内选择1个调整量，并把计数器132之值增减所选择的调整量。由计数器132之值调整振荡频率。
Description
技术领域
本发明涉及时钟生成电路。
背景技术
在现有数字方式的PLL(锁相环)电路中，相位比较器比较输入时钟的相位与环形振荡器振荡时钟的相位，相位比较器基于其比较结果来控制环形振荡器的延时量。详细地说，当振荡时钟的相位比输入时钟的相位领先时，即振荡频率比所需频率(输入时钟频率的倍增比倍之频率)高时，相位比较器减小用于控制环形振荡器延时量的、即用于控制振荡频率的计数器的数值。反之，当振荡时钟的相位比输入时钟的相位滞后时，即振荡频率比所需频率低时，相位比较器增大上述计数器的数值。此时，在现有PLL电路中，相位比较器每次使计数器的数值增减计数值“1”(由电路(硬件)来确定)。
再有，例如在下列文献中介绍了数字PLL电路。
专利文献1
特开平11-220365号公报
专利文献2
特开平8-316826号公报
专利文献3
美国专利第6 225 840号说明书
专利文献4
美国专利第6 049 238号说明书
专利文献5
美国专利第6 157 226号说明书
专利文献6
美国专利第6 366 150号说明书
非专利文献1
Michel Combes、Karim Dioury and Alain Greiner，A PortableClock Multiplier Generator Using Digital CMOS Standard Cells(一种利用数字CMOS标准单元的便携式时钟倍增发生器)，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL.31，NO.7，JULY 1996，P.958-965。
非专利文献2
石見幸一、澤井克典、清水一禎，低電压化に向けたフルデジルPLLの開發(着眼于低电压化的全数字PLL的开发)，信学技报，社团法人电子情报通信学会，vol.97，No.106，p.29-36，1997/6。
在现有的数字PLL电路中，由于相位比较器每次使环形振荡器的延时量增减计数值“1”，故存在着振荡频率到达所需值之前花费的时间、即输出时钟到达稳定之前花费的时间(锁定时间)较长这样的问题。此外，伴随着晶体管的微细化晶体管特性的离散性有变大的倾向，存在着这样的离散性使PLL电路的稳定性降低这样的问题。
发明内容
本发明是鉴于这样的问题而进行的，其目的在于提供与现有电路相比较能缩短锁定时间、且稳定化了的时钟生成电路。
按照本发明，时钟生成电路是把输入时钟的频率倍增、输出具有所需频率的时钟的时钟生成电路，它包含环形振荡器、可改写的存储器、判断部及延时控制部。环形振荡器由包含以数字方式来调整延时量的可变延时电路的环构成。存储器存储用于调整上述延时量的多个调整量。在此，上述多个调整量包含：用于使延时量减小以使环形振荡器的振荡频率增加的至少一个第1调整量；以及用于使延时量增大以使振荡频率减小的至少1个第2调整量。判断部以判断振荡频率对于所需频率的高低之方式来构成。延时控制部以这样的方式来构成，基于判断部的判断结果选择存储器内的多个调整量中的1个，利用所选择的调整量而且以消除振荡频率与所需频率之差的方向来控制延时量。
附图的简单说明
图1为用于说明实施例1的时钟生成电路的框图。
图2为用于说明实施例1的倍增电路的框图。
图3为用于说明实施例1的脉冲计数器的框图。
图4为用于说明实施例1的倍增电路的工作的模式图。
图5为用于说明实施例1的倍增电路的工作的模式图。
图6为用于说明实施例1的控制电路的工作的模式图。
图7为用于说明实施例2的倍增电路的框图。
图8为用于说明实施例2的脉冲计数器的框图。
图9为用于说明实施例2的控制电路的工作的模式图。
图10为用于说明实施例3的倍增电路的框图。
图11为用于说明实施例3的外部电路的工作的模式图。
图12为用于说明实施例3的时钟生成系统的框图。
图13为用于说明实施例4的倍增电路的框图。
图14为用于说明实施例4的脉冲计数器的框图。
图15为用于说明实施例4的外部电路的工作的模式图。
发明的具体实施方式
实施例1
图1示出用于说明实施例1的时钟生成电路100的框图。时钟生成电路100包含数字方式的PLL(锁相环)电路101及缓冲器104，PLL电路101包含倍增电路102及相位同步电路103。
倍增电路102以通过用所需倍增比N倍增输入时钟(或基准时钟)IN的频率，生成并输出倍增时钟N-OUT(或211)之方式来构成。相位同步电路103以使倍增时钟N-OUT以某一延时量(延时时间)延时、将其作为PLL时钟(或PLL输出时钟)PLL-OUT输出之方式来构成。PLL时钟PLL-OUT通过缓冲器104，作为时钟生成电路100的输出时钟PHI输出。把输出时钟PHI供给到与其同步工作的其它电路，同时，把它反馈给相位同步电路103。相位同步电路103以这样的方式来构成，比较输入时钟IN与反馈的输出时钟PHI的相位，确定输出时钟PLL-OUT对于倍增时钟N-OUT的延时量、以便消除该相位差。
由此，时钟生成电路100生成并输出把输入时钟IN的频率倍增而具有所需频率、而且与输入时钟IN同步的时钟PHI。再有，由于电倍增电路102进行上述的倍增处理，故可以把至少包含倍增电路102的电路称为「时钟生成电路」，它把输入时钟IN的频率倍增而输出具有所需频率的时钟。例如，光是倍增电路102就可以称为「时钟生成电路」，此时来自倍增电路102的输出时钟N-OUT相当于该「时钟生成电路」的输出时钟。此外，例如，光是PLL电路101就可以称为「时钟生成电路」，此时来自PLL电路101的输出时钟PLL-OUT相当于该「时钟生成电路」的输出时钟。
其次，参照图2的框图，详述倍增电路102。如图2所示，倍增电路102包含环形振荡器110、存储器120、延时控制部130、脉冲计数器140及相位比较器(或判断部)150。再有，通过键盘或触摸屏等输入装置160把倍增比N等各种值提供(包含：提供上述值本身的情况；以及包含在倍增电路102使用的程序内而提供的情况)给倍增电路102，将其存储在例如寄存器等未图示的存储器内。
环形振荡器110包含数字延时线(或可变延时电路)111及与非电路112，与非电路112的输出通过延时线111与该与非电路112的一个输入连接。即，环形振荡器110由延时线111及与非电路112形成的环(为了说明，用粗线图示)构成。此时，环形振荡器110作为负反馈环来构成、以使信号在沿着环转一圈的期间内其电平倒相，由此环形振荡器110振荡。再有，如后述那样，把来自延时线111的输出信号(或振荡时钟)211调整成倍增比倍，将其作为倍增时钟N-OUT取出。
延时线111是可变延时电路，它以能够以数字方式(换言之，分阶段或离散方式)调整延时量之方式来构成。更具体地说，延时线111包含多个可自由选择地级联连接的延时元件，其延时量可与级联连接的延时元件的个数成正比、以数字方式来改变。再有，延时线111的极性为正极性。利用这样的结构，在环形振荡器110中延时量是可变的，环形振荡器110振荡周期之半即半周期与信号转一圈期间的延时量一致。
延时线111的延时量由包含控制电路131及延时控制用计数器132的延时量控制部130控制。具体地说，延时线111的延时量与计数器132中设定的值对应，延时线111以计数器132的值越大、就把延时量设定得越小之方式来构成。延时量越小环形振荡器110的振荡周期就变得越短，即振荡频率变得越高。即，计数器132的值越大振荡频率就变得越高，换言之，计数器132的值的增减(大小)与振荡频率的增减(大小)对应。计数器132的值用来自控制电路131的信号231控制，用信号232将其从计数器132传送给延时线111。再有，有关延时控制部130，后面详述。
其次，参照图3的框图，说明脉冲计数器140。脉冲计数器140包含单触发电路141、(第1及第2)计数器142b、142c及比较器143，利用输入时钟IN及环形振荡器110的与非电路112的输出信号(或振荡时钟)212生成信号240a、240b及240c。
再有，在此，如后述的图4及图5所示，关于输入时钟IN的1周期说明脉冲上升沿(从低电平向高电平转变开始时)间的期间之情况，但是，也能够以把例如脉冲下降沿(从高电平向低电平转变开始时)间的期间设定为1周期之方式来构成倍增电路102。
单触发电路141以与输入时钟IN的上升沿同步而生成单触发信号241之方式来构成。再有，该单触发信号241是所谓的时钟信号或脉冲信号。把单触发信号241传送给计数器142b。
计数器142b以取得单触发信号241及振荡时钟212、由每个单触发信号241复位、对振荡时钟212的脉冲数进行计数之方式来构成。即，计数器142b对于输入时钟IN1周期内的、环形振荡器110的振荡时钟212的脉冲数进行计数。然后，计数器142b用信号240b输出已计数的值。如图2及图3所示，在倍增电路102及脉冲计数器140中，信号240b传送给控制电路131及比较器143。
另一方面，计数器142c以取得输入时钟IN及振荡时钟212、在输入时钟IN的高电平期间把计数值复位、在输入时钟IN的低电平期间内对振荡时钟212的脉冲数进行计数之方式来构成。即，计数器142c对于输入时钟IN1周期之后一半内的、环形振荡器110的振荡时钟212的脉冲数进行计数。然后，计数器142c用信号240c输出已计数的值。如图2所示，在倍增电路102中，信号240c传送给控制电路131。
再有，信号(线)240b是多个信号(线)的组，但是，在图2等中简略地用1个信号(线)图示，有关信号(线)240c也是一样的。
此外，比较器143以取得来自计数器142b的输出信号240b及倍增比N、在信号240b表示的值与倍增比N一致的情况下输出低电平的信号240a、在上述以外的情况下输出高电平的信号240a之方式来构成。如图2所示，信号240a传送给环形振荡器110的与非电路112的另一输入及相位比较器150。
在环形振荡器110的与非电路112取得了高电平的信号240a的情况下，与非电路112把已反馈的信号211电平倒相并输出，环形振荡器110的振荡持续进行。与此相反，在信号240a为低电平的情况下，由于与非电路112的输出总是高电平而不依靠已反馈的信号211，故与非电路112停止振荡。
返回到图2，相位比较器150以利用输入时钟IN、延时线111的输出信号211及来自脉冲计数器140的信号240a，判断振荡时钟211的频率(振荡频率)对所需频率的高低之方式来构成。而且，相位比较器150以如果判断的结果是振荡频率比所需频率低则输出频率提高信号或计数值增大信号250u，如果判断的结果是振荡频率比所需频率高则输出频率降低信号或计数值减小信号250d之方式来构成。
具体地说，在来自脉冲计数器140的信号240a为高电平的情况下，如上所述，来自计数器142b的输出信号240b表示的值即振荡时钟212的脉冲数未达到倍增比N。即，由于振荡频率比所需频率低，故相位比较器150作为频率高低的判断结果输出频率提高信号250u。
与此相反，在信号240a为低电平的情况下，即在振荡时钟212的脉冲数与倍增比N一致的情况下，相位比较器150比较振荡时钟211的相位与输入时钟IN的相位。由于输入到相位比较器150上的振荡时钟211比用于使信号240a发生的振荡时钟212延时了，故在信号240a变成低电平以后、振荡时钟211的脉冲数才达到倍增比N(振荡时钟211的第N个脉冲发生转变)。因此，如果在信号240a变成低电平以后、振荡时钟211的相位(即振荡时钟211的第N个脉冲的相位)比输入时钟IN的相位领先，则由于振荡频率比所需频率高故相位比较器150作为频率高低的判断结果输出频率降低信号250d。反之，如果振荡时钟211的相位比输入时钟IN的相位滞后，则由于振荡频率比所需频率低故相位比较器150作为频率高低的判断结果输出频率提高信号250u。把这些信号250u、250d传送给控制电路131。
然后，如果控制电路131接收到频率提高信号250u则使延时控制用计数器132的值增大一个信号231，如果131接收到频率降低信号250d则使计数器132的值减小一个信号231。再有，在IN、211这两个时钟的相位即上述两个频率一致的情况(此时，250u、250d这两个信号例如都是低电平)下，控制电路131使计数器132的值不增减，由此使计数器132的值保持恒定。
此时，控制电路131特别基于从脉冲计数器140接收到的信号240b、240c，控制延时控制用计数器132的值。举出倍增比N＝20的情况为例，参照图4～图6的模式图，说明这样的控制。
首先，如图4所示，在振荡时钟212(或211、N-OUT)的频率比所需值低的情况下，在输入时钟IN的1周期内的振荡时钟212的脉冲数比倍增比20少，在图4的例中为18个。另一方面，如图5所示，在振荡频率比所需频率高的情况下，在输入时钟IN之后一半内的振荡时钟212的脉冲数比作为倍增比N之一半的10少，在图5的例中为5个。此时，输入时钟IN的1周期内及后一半内的各脉冲数与倍增比N的差分量相当于振荡频率与所需频率的差分量，因而，显然：各脉冲数、换言之对应的信号240b、240c的各值提供涉及振荡频率与所需频率的差分量之信息。
鉴于这一点，控制电路131进行图6所示的处理。即，控制电路131首先比较信号240b的值与倍增比N＝20(处理51)。如果该比较的结果是信号240b这一方小则参照存储器120内的数据或信息来选择延时控制用计数器132的增大量(或第1调整量)，把计数器132的值增大所选择的增大量(处理53)。特别是，与作为涉及振荡频率与所需频率之差分量的信息的信号240b之值有关联，在存储器120内存储着4个增大量m1、m2、m3、m4(再有，1＜m1＜m2＜m3＜m4。例如m1＝2、m2＝3、m3＝4、m4＝5)，信号240b的值越小即振荡频率与所需频率的差分量越大、准备了更大的增大量。而且，控制电路131选择与信号240b之值对应的增大量m1、m2、m3、m4。
在上述比较处理51的结果是信号240b不比倍增比N＝20小的情况下，控制电路131接着比较信号240c的值与作为倍增比N＝20的V2之值的10(处理52)。如果该比较的结果是信号240c这一方小则参照存储器120内的数据或信息来选择延时控制用计数器132的减小量(或第2调整量)，把计数器132的值减小所选择的减小量(处理53)。与上述增大量m1、m2、m3、m4一样，与作为涉及振荡频率与所需频率之差分量的信息的信号240c之值有关联，在存储器120内存储着4个减小量n1、n2、n3、n4(再有，1＜n1＜n2＜n3＜n4。例如n1＝2、n2＝3、n3＝4、n4＝5)，信号240c的值越小即振荡频率与所需频率的差分量越大、准备了更大的减小量。而且，控制电路131选择与信号240c之值对应的减小量n1、n2、n3或n4。
此外，在上述比较处理52的结果是信号240c不比N/2＝10小的情况下，控制电路131把计数器132的值增大或减小1(处理54)。
再有，处理51、52哪一个先执行都没关系。
用延时控制用计数器132的更新了的计数值调整延时线111的延时量(减小或增大)，以调整环形振荡器110的振荡频率(增大或减小)。即，上述4个增大量m1、m2、m3、m4是用于使延时线111的延时量减小、以使环形振荡器110的振荡频率增大的(第1)调整量，上述4个减小量n1、n2、n 3、n4是用于使延时线111的延时量增大、以使环形振荡器110的振荡频率减小的(第2)调整量。由此，倍增电路102向着消除振荡频率与所需频率之差的方向。
例如，如果作为控制电路131使用微型计算机，则上述工作可通过程序来实现。此外，存储器120由可改写的存储器例如，利用触发器等的寄存器、DRAM(动态随机存取存储器)或阀速存储器等构成，因此，例如通过输入装置160或通过控制电路131的程序可变更存储器120内存储的增大量m1、m2、m3、m4及减小量n1、n2、n 3、n4。再有，以把上述处理54中的增减量“1”也存储在存储器120内之方式来构成倍增电路102，也没关系。
与在前述的现有PLL电路中把环形振荡器的延时量每次增减计数值“1”的情况不同，在倍增电路102中可利用比其大的增大量m1、m2、m3、m4及减小量n1、n2、n3、n4，因此，与现有的电路相比较，能够缩短到达所需频率以前的时间(锁定时间)，即能够更快地得到稳定了的输出。而且此时，不仅由于当振荡频率与所需频率的差分量大时使用大的增大量或减小量故能使差分量迅速地减小，而且由于当差分量小时使用小的增大量或减小量故还能精细地进行调整。即，按照倍增电路102能够兼顾锁定时间的缩短与输出的稳定。
此外，由于把用于调整延时线111的延时量的调整量m1、m2、m3、m4、n1、n2、n3、n4存储在可改写的存储器120内，故可容易地变更这些值。因而，与利用固定的计数值“1”来调整延时量的现有电路相比较，对于各种状况例如根据倍增比的大小都能够灵活地应付。此外，起因于制造工艺的离散在晶体管特性方面可产生离散，伴随着晶体管的微细化特性的离散有变大的倾向。即使在这样的情况下，例如在具有测定晶体管特性的测试电路的半导体芯片或半导体装置中，通过根据晶体管特性来设定上述调整量m1、m2、m3、m4、n1、n2、n3、n4就能够应付，以便不依赖于上述制造工艺的离散。即，提高稳定性。
当然，包含倍增电路102的PLL电路101及时钟生成电路100也产生同样的效果。
再有，增大量及减小量的个数不限定于上述的例子。
此外，图4及图5中示出了时钟IN的占空系数(duty factor)即高电平期间对1周期的比例为50％的情况，但占空系数不限于该值。例如在占空系数为25％的情况下，计数器142c对于在1周期内，在从周期开始瞬间起除去了1/4周期的(换言之，从周期开始瞬间起经过1/4周期后的)剩余3/4周期内的、振荡时钟的脉冲数进行计数。此时，如果上述剩余的3/4周期内的脉冲数比15个(＝倍增比×3/4)少，就可作出振荡频率比所需频率高这样的判断。
实施例2
图7示出用于说明实施例2的倍增电路102B的框图。再有，倍增电路102B可代替倍增电路102应用于时钟生成电路100中。
倍增电路102B具有在图2的倍增电路102中，把存储器120、延时控制部130及脉冲计数器140变成了存储器120B、延时控制部130B及脉冲计数器140B的结构。再有，倍增电路102B的其它结构基本上与图2的倍增电路102一样。
详细地说，如图8的框图所示，脉冲计数器140B具有从图3的脉冲计数器140中去掉了计数器142C的结构，以只输出来自比较器143的信号240a之方式来构成。即，与图2的倍增电路102不同，在图7的倍增电路102B中不从脉冲计数器140B向延时控制部130B传送信号。因此，延时控制部130B的控制电路131B进行与图2的控制电路131不同的后述的工作。再有，延时控制部130B包含图2的延时控制用计数器132。
存储器120B与图2的存储器120一样是可改写的，特别是，在存储器120B内存储着1个增大量m及1个减小量n。再有，例如通过输入装置160或通过控制电路131B的程序可变更存储器120B内的增大量m及减小量n之值。
而且，如图9的模式图所示，控制电路131B一从相位比较器150接收频率提高信号250u(处理51B)就参照存储器120B内的数据取得增大量m，把计数器132的值增大增大量m(处理53B)。另一方面，控制电路131B一从相位比较器150接收频率降低信号250d(处理52B)就参照存储器120B内的数据取得减小量n，把计数器132的值减小减小量n(处理53B)。再有，处理51B、52B哪一个先执行都没关系。
按照倍增电路102B，由于调整量m、n存储在可改写的存储器120B内，故可容易地变更这些值。因而，与倍增电路102一样，对于各种情况都能够灵活地应付。再有，当然，包含倍增电路102B的PLL电路101及时钟生成电路100也产生同样的效果。
实施例3
图10示出用于说明实施例3的倍增电路102C的框图。倍增电路102C具有把图7的倍增电路102B的脉冲计数器140B变成了图2的脉冲计数器140的结构。进而，倍增电路102C以这样的方式来构成，把来自脉冲计数器140的信号240b、240c(如前述那样，供给涉及振荡频率与所需频率的差分量的信息)输出给外部电路190c，且外部电路190c可对存储器120B进行存取。再有，倍增电路102C的其它结构基本上与图7的倍增电路102B一样。
外部电路190c包含控制电路191c及存储器192c，接收信号240b、240c时执行图11的模式图所示的处理。再有在此，举出倍增比N＝20的情况为例。
如图11所示那样，在存储器192c内存储着与前述存储器120(参照图2及图6)一样的数据。而且，控制电路191c以这样的方式来构成，接收来自脉冲计数器140的信号240b、240c，与图2的倍增电路102一样执行处理51、52、54以选择1个增大量m1、m2、m3或m4或者1个减小量n1、n2、n3或n4。其后，控制电路191c通过用信号290c把所选择的增大量或减小量存储(改写)到倍增电路102C的存储器120B中，由此来更新存储器120B内的增大量m或减小量n(处理53C)。
再有，通过用可改写的存储器构成外部电路190c的存储器192c，当然通过输入装置160或未图示的输入装置可改写存储器192c内的调整量m1、m2、m3、m4、n1、n2、n3、n4。
而且，倍增电路102C的控制电路131B参照存储器120B内的数据执行图9的处理。
倍增电路102C可代替倍增电路102应用于时钟生成电路100中(参照图1及图12)。此时，如图12的框图所示那样，作为外部电路190C可利用例如设置在时钟生成电路100的外部、接收输出时钟PHI的电路。此时，把包含应用了倍增电路102C的时钟生成电路100、外部电路190C的控制电路191C及存储器192C的结构称为时钟生成系统300。
通过倍增电路102C得到与前述倍增电路102、102B一样的效果。此时，正是由于存储器120B是可改写的存储器，故外部控制电路191C可根据振荡频率与所需频率的差分量之大小灵活地进行改写。
进而，由于倍增电路102C相当于使外部控制电路191C分担了图2倍增电路102中处理的一部分的结构，故电路规模比倍增电路102小，因而是小型的。
再有，当然，包含倍增电路102C的PLL电路101及时钟生成电路100也产生同样的效果。
实施例4
图13示出用于说明实施例4的倍增电路102D的框图。倍增电路102D具有在图7的倍增电路102B中把脉冲计数器140B变成了脉冲计数器140D的结构。进而，倍增电路102D以这样的方式来构成，把来自脉冲计数器140D的信号240d输出给外部电路190D，且外部电路190D可对存储器120B进行存取。再有，倍增电路102D的其它结构基本上与图7的倍增电路102B一样。
如图14的框图所示，脉冲计数器140D具有在图3的脉冲计数器140中附加了差分量判断电路144的结构，差分量判断电路144以利用来自计数器142b、142c的信号240b、240c及倍增比N、在振荡频率与所需频率的差分量为规定值以上的情况下输出信号240d之方式来构成。例如在倍增比N＝20的例子中，在来自计数器142b的倍号240b之值为16以下的情况下、差分量判断电路144用信号240d输出振荡频率比所需频率低这样的信息。同样，差分判断电路144在来自计数器142C的信号240c之值为6以下的情况下、用信号240d输出振荡频率比所需频率高这样的信息。
外部电路190D包含控制电路191D，执行图15的模式图所示的处理。具体地说，如果控制电路191D接收到表示振荡频率比所需频率低的情况的信号240d(处理61)，就用信号290D把倍增电路102D的存储器102B内的增大量m改写成更大的值(处理62)。其后，控制电路191D在经过恒定时间后用信号290D把增大量返回到变更前的值或初始值(处理63)。控制电路191D在信号240d表示振荡频率比所需频率高的情况的情况下，同样进行工作。
而且，倍增电路102D的控制电路131B参照存储器120B内的数据执行图9的处理。
倍增电路102D可代替倍增电路102应用于时钟生成电路100中(参照图1)。此外，也可以把倍增电路102D及外部电路190D代替倍增电路102C及外部电路190C应用到时钟生成系统300中(参照图12)。
按照倍增电路102D得到与前述倍增电路102C一样的效果。此外，包含倍增电路102D的PLL电路101及时钟生成电路100也产生同样的效果。
按照本发明，由于把用于调整延时量的多个调整量存储在可改写的存储器内，故可容易地变更调整量。因而，与利用固定值来调整延时量的现有时钟生成电路相比较，对于各种状况(例如根据倍增比的大小、或根据振荡频率与所需频率之差分量的大小、或根据晶体管特性的离散)都能够灵活地应付。此时，通过把比现有固定值大的调整量存储在存储器内，与现有的时钟生成电路相比较，能够缩短振荡频率到达所需频率以前的时间(锁定时间)，即能够更快地得到稳定了的输出。
Claims (5)
1.一种时钟生成电路，该电路是把输入时钟的频率倍增、输出具有所需频率的时钟的时钟生成电路，其特征在于，
具备：环形振荡器，它由包含以数字方式来调整延时量的可变延时电路的环构成；以及
存储器，它存储并可改写用于调整上述延时量的多个调整量，
上述多个调整量包含：至少一个第1调整量，用于使上述延时量减小以使上述环形振荡器的振荡频率增大；以及
至少一个第2调整量，用于使上述延时量增大以使上述振荡频率减小，
上述时钟生成电路还具备：判断部，以判断上述振荡频率对于上述所需频率的高低之方式来构成；以及
延时控制部，以这样的方式来构成，基于上述判断部的判断结果选择上述存储器内的上述多个调整量中的1个，利用所选择的调整量而且以消除上述振荡频率与上述所需频率之差的方向来控制上述延时量。
2.根据权利要求1中所述的时钟生成电路，其特征在于，
上述至少1个第1调整量包含多个第1调整量，它们与涉及上述振荡频率与上述所需频率的差分量的信息有关，
上述至少1个第2调整量包含多个第2调整量，它们与涉及上述差分量的上述信息有关，
上述延时控制部以根据涉及上述差分量的上述信息选择上述多个调整量中的1个之方式来构成。
3.根据权利要求1中所述的时钟生成电路，其特征在于，
上述至少1个第1调整量是1个第1调整量，
上述至少1个第2调整量是1个第2调整量，
上述时钟生成电路以把涉及上述振荡频率与上述所需频率的差分量的信息输出给外部控制电路之方式来构成，同时，上述外部控制电路以基于涉及上述差分量的上述信息改写上述存储器内的上述1个第1调整量或上述1个第2调整量之方式来构成。
4.根据权利要求2或权利要求3中所述的时钟生成电路，其特征在于，
还具备：第1计数器，它对于在上述输入时钟的1周期内的、上述环形振荡器的振荡时钟的脉冲数进行计数；以及
第2计数器，它对于在上述输入时钟的上述1周期内，在从周期开始瞬间起除去了规定期间的剩余期间内的、上述振荡时钟的上述脉冲数进行计数，
涉及上述差分量的上述信息包含上述第1及第2计数器的计数值。
5.根据权利要求1中所述的时钟生成电路，其特征在于，
还具备：第1计数器，它对于在上述输入时钟的1周期内的、上述环形振荡器的振荡时钟的脉冲数进行计数；
第2计数器，它对于在上述输入时钟的上述1周期内，在从周期开始瞬间起除去了规定期间的剩余期间内的、上述振荡时钟的上述脉冲数进行计数；以及
差分量判断电路，以使用上述第1、第2计数器的计数值、及倍增比取得上述振荡频率与上述所需频率的差分量，在上述差分量为规定值以上的情况下输出信号之方式来构成，
上述至少1个第1调整量是1个第1调整量，
上述至少1个第2调整量是1个第2调整量，
上述时钟生成电路以把来自上述差分量判断电路的上述信号输出给外部控制电路之方式来构成，同时，上述外部控制电路以根据上述信号的接收改写上述存储器内的上述1个第1调整量或上述1个第2调整量之方式来构成。
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