CN1175571C - 延迟电路、时钟生成电路及相位同步电路 - Google Patents

延迟电路、时钟生成电路及相位同步电路 Download PDF

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Abstract

现有技术中存在的课题是很难防止因制造工序中的偏差或环境变化而引起的延迟时间的变化而且不能自由地改变延迟时间。本发明的延迟电路，具有存储用于设定规定延迟时间的信息的寄存器19、及作为由来自PLL9的控制信号控制各自的延迟时间的多个延迟元件的多个反相器20，并备有多路复用器12，根据存储在寄存器19内的信息切换输入信号所通过的反相器20的级数，以便对输入信号提供规定的延迟时间。

Description

延迟电路、时钟生成电路及相位同步电路
技术领域
本发明涉及使所输入的时钟等信号延迟的延迟电路、生成时钟的时钟生成电路、及使所输入的时钟与基准信号同步的相位同步电路。
背景技术
图13是表示利用PLL(Phase Locked Loop：锁相环)生成与输入时钟同步且频率与输入时钟相同或为其倍频的输出时钟的现有时钟生成电路(或相位同步电路)的结构的框图。在图13中，1是压控振荡器(以下简称VCO)，3是对来自VCO1的频率为输入时钟频率的倍频的输出时钟进行分频的分频器，4是生成用作输入时钟的基准时钟的振荡器，6是将来自分频器3的分频时钟的相位与来自振荡器4的基准时钟的相位进行比较并向VCO1输出具有与使两个相位一致的相位差对应的值的控制电压的电荷泵，8是VCO中所包含的反相器，9是PLL。
以下，说明其动作。
VCO1，生成频率为基准时钟频率的n倍的输出时钟，并在输出的同时将其供给分频器3。分频器3，通过对该输出时钟进行分频而生成分频时钟并输出到电荷泵6。电荷泵6，将来自分频器3的分频时钟的相位与来自振荡器4的基准时钟的相位进行比较并生成具有与使两个相位一致的相位差对应的值的控制信号。具体地说，当分频时钟的相位超前时，使控制信号的值即电压升高，与此相反，当基准时钟的相位超前时，使控制信号的电压降低。当来自分频器3的分频时钟的相位与来自振荡器4的基准时钟的相位一致时，PLL9变为锁定状态。这时，由分频器3对输出时钟进行n分频后的分频时钟的周期与基准时钟的周期相等。
在PLL9内也可以设置多个分频器3，根据所要求的倍频比选择其中一个分频器3，即可切换倍频比并设定为上述所要求的倍频比。例如，当选择n分频时，PLL9生成频率为基准时钟频率的n倍的输出时钟。另外，也可以设置多个振荡器4，通过从其中选择一个振荡器4而改变基准时钟的频率。但是，在上述方法中，为改变输出时钟的周钟的周期变更上需花很多时间。因此，当要求在短时间内切换周期时，如图14所示，有一种通过设置多个振荡器4和多个PLL9而生成多个周期不同的时钟并用多路复用器12从多个时钟中选择一个所需时钟的方法。但是，这种方法的缺点是，当想要在较宽的范围精细地调节周期时，电路的规模将非常大，而在切换时钟时还存在着引起相位偏移等因而产生大的抖动的危险。
图15是表示可以调节延迟时间的现有延迟电路一例的结构的框图。在图15中，8’是反相器，12是多路复用器，19是寄存器，46是延迟电路。如图15所示，延迟电路46，具有串联连接的偶数个反相器8’。该串联的多个反相器11，被分成各为2级的多个组，设置在每2级之间的多条导线及从串联的多个反相器8’的两端引出的导线连接于多路复用器12。多路复用器12，可以根据寄存器19的内容从这些导线中选择1条导线，从而切换延迟时间。此外，通过采用备有如图15所示的延迟电路的PLL，还可以调节输出时钟的周期。但是，这种方法，存在着只能按由门延迟决定的时间步长切换延迟时间、且其延迟时间随周围温度和电源电压而变化因而不能按精确的时间步长变更周期的缺点。
图16是表示为了在较宽的范围精细地调节延迟时间而将多个延迟电路串联连接的现有延迟电路的另一例的结构的框图。如图16所示，例如，在将2个延迟电路46a、46b串联连接时，在结构上，可以粗略地设定第2延迟电路46b的延迟时间，以便使第1延迟电路46a能够精细地调节延迟时间。第1和第2延迟电路46a、46b的延迟时间，分别由寄存器19的高位、低位设定。这时，第1延迟电路46a，可以按8个等级进行调节，如设第1延迟电路46a的每2级反相器8’的延迟时间为Δd、第2延迟电路46b的每2级反相器8’的延迟时间为ΔD，则ΔD必须等于(Δd×8)。但是，由于电源电压或周围温度的变化、制造工序中的偏差等，经常使ΔD不可能等于Δd×8。如果总是不能使ΔD与Δd×8一致，则延迟电路的延迟时间变化的最小幅度将大于Δd，或虽然寄存器19的内容变化是使延迟时间增大，但相反却有可能使延迟时间减小。
图17是表示例如在特开昭59-63822号公报中公开的现有延迟电路的另一例的结构的框图。在图17中，50是将所施加的基准时钟的相位或频率与来自分频器3的分频时钟的相位或频率进行比较的相位/频率比较器，51是根据相位/频率比较器50的输出生成控制信号并向VCO1及延迟线53输出的环路滤波器及电平移动器。
以下，说明其动作。
VCO1的输出，传送到分频器3并由其进行分频。分频器3的输出即分频时钟，传送到相位/频率比较器50，由相位/频率比较器50将其与基准时钟进行比较。相位/频率比较器50的输出，传送到环路滤波器及电平移动器51。环路滤波器及电平移动器51，将控制信号输出到延迟线53。控制信号，表示基准时钟与分频时钟的相位差并随相位/频率比较器50的脉冲信号而变化。控制信号还施加于延迟线53，而延迟线53的延迟时间则根据控制信号设定为规定值。
由于现有的时钟生成电路按如上方式构成，所以在PLL中输出时钟的周期由输入时钟的倍频或分频决定，因而存在着很难在较宽的范围精细地调节周期的问题。
另外，如图15所示的现有的延迟电路，延迟时间随制造工序中的偏差或环境的变化而变化，所以不能按一定的时间步长设定延迟时间，因而存在着不能提供可以按一定的时间步长设定周期或相位差的时钟生成电路的问题。
此外，在如图16所示的将多个延迟电路串联连接从而在较宽的范围精细地调节周期的电路中，由于电源电压或周围温度的变化、制造工序中的偏差等使延迟时间不能保持恒定，所以，存在着使延迟电路的延迟时间变化的最小幅度增大或当进行使延迟时间增大的控制时却相反有可能使延迟时间减小等的问题。
另外，如图17所示的现有的延迟电路，虽然通过使延迟线53所包含的各延迟元件与VCO1所包含的各延迟元件具有相同的结构从而能防止因制造工序中的偏差或环境变化引起的延迟时间的变化，但存在着不能自由改变延迟时间的问题。
发明内容
本发明，是为解决如上所述的问题而开发的，其目的是提供一种能以与制造工艺或环境变化无关的方式按一定时间步长精确地改变延迟时间并能自由改变延迟时间的延迟电路、可以利用该延迟电路按一定时间步长精确地改变输出时钟的周期或相位的时钟生成电路、及可以利用该延迟电路按一定时间步长精确地改变输出时钟的相位并能精确地与其他时钟建立同步的相位同步电路。
本发明的延迟电路，备有：存储装置，存储用于设定规定延迟时间的信息；及延迟装置，具有由来自振荡装置的控制信号控制各自的延迟时间的多个延迟元件，并根据存储在上述存储装置内的信息切换输入信号所通过的延迟元件的级数，以便对上述输入信号提供上述的规定延迟时间。
本发明的延迟电路，备有串联连接的各自具有振荡装置、存储装置及延迟装置的多个延迟电路，各延迟电路可以按彼此不同的时间步长设定各自的规定延迟时间。
本发明的延迟电路，在各延迟电路中，按相同的半导体工艺形成振荡装置中所包含的多个延迟元件及延迟装置中所包含的多个延迟元件。
本发明的时钟生成电路，备有至少一个延迟电路及时钟生成装置，该至少一个延迟电路，分别包括：存储装置，存储用于设定规定延迟时间的信息；及延迟装置，具有由来自振荡装置的控制信号控制各自的延迟时间的多个延迟元件，并根据存储在上述存储装置内的信息决定为向输入信号提供规定的延迟时间而应使上述输入信号通过的延迟元件的级数，以便对上述输入信号提供和输出上述的规定延迟时间；该时钟生成装置，用于与至少一个上述延迟电路一起形成环路，生成具有规定的基本脉冲周期的时钟脉冲供给上述延迟电路，并通过与上述延迟电路协同动作而生成具有规定周期的时钟。
本发明的时钟生成电路，备有结构如上所述的多个延迟电路，各延迟电路可以按彼此不同的时间步长设定各自的规定延迟时间，上述多个延迟电路与时钟生成装置形成环路。
本发明的时钟生成电路，在各延迟电路中，按相同的半导体工艺形成振荡装置中所包含的多个延迟元件及延迟装置中所包含的多个延迟元件。
在本发明的时钟生成电路中，时钟生成装置，是使与其一起形成环路的串联连接的至少一个上述延迟电路的输出信号反相从而通过与上述延迟电路协同动作而生成具有规定周期的时钟的装置。
在本发明的时钟生成电路中，时钟生成装置，包含延迟装置，用于使与该时钟生成装置一起形成环路的串联连接的至少一个上述延迟电路的输出信号反相，同时将由来自时钟生成装置所包含的控制装置的控制信号控制的延迟时间提供给上述输出信号，并通过与上述延迟电路协同动作而生成具有规定周期的时钟。
在本发明的时钟生成电路中，时钟生成装置的控制装置，具有由控制信号控制各自的延迟时间并作为连接成环路状的延迟部的多个延迟元件，时钟生成装置的延迟装置，是由来自上述控制装置的上述控制信号控制各自的延迟时间的串联连接的多个延迟元件。
本发明的时钟生成电路，按相同的半导体工艺形成时钟生成装置的控制装置中所包含的多个延迟元件及时钟生成装置的延迟装置中所包含的多个延迟元件。
在本发明的时钟生成电路中，时钟生成装置的控制装置，具有作为由控制信号控制延迟时间的延迟部的数字延迟线，时钟生成装置的延迟装置，是由来自上述控制装置的上述控制信号控制延迟时间的数字延迟线。
本发明的时钟生成电路，施加于至少一个延迟电路的基准时钟的频率，与施加于时钟生成装置的基准时钟的频率相等。
本发明的时钟生成电路，备有为调节从时钟生成装置输出的具有规定周期的时钟的相位而设置的至少一个其他延迟电路，该其他延迟电路，备有：存储装置，存储用于设定规定延迟时间的信息；及延迟装置，具有由来自振荡装置本身的控制信号控制各自的延迟时间的多个延迟元件，并根据存储在上述存储装置内的信息切换输入信号所通过的延迟元件的级数，以便对上述输入信号提供上述的规定延迟时间。
本发明的相位同步电路，备有：存储装置，存储用于设定规定延迟时间的信息；及延迟装置，具有由来自振荡装置的控制信号控制各自的延迟时间的多个延迟元件，并根据存储在上述存储装置内的信息切换上述输入时钟信号所通过的延迟元件的级数，以便对上述输入时钟信号提供上述的规定延迟时间；及相位同步装置，将所施加的第2基准时钟的相位与上述延迟装置的输出时钟信号的相位进行比较，并改变存储在上述存储装置内的上述信息，以使两者的相位一致。
本发明的相位同步电路，按相同的半导体工艺形成振荡装置中所包含的多个延迟元件及延迟装置中所包含的多个延迟元件。
附图说明
图1是表示本发明实施形态1的延迟电路结构的框图。
图2是表示图1所示本发明实施形态1的延迟电路的PLL中所包含的电荷泵一例的结构的框图。
图3是表示图1所示本发明实施形态1的延迟电路的PLL中所包含的反相器一例的结构的框图。
图4是表示利用图1所示延迟电路控制AC特性的电路一例的结构的框图。
图5是表示本发明实施形态2的时钟生成电路结构的框图。
图6是表示本发明实施形态3的时钟生成电路结构的框图。
图7是表示本发明实施形态4的相位同步电路结构的框图。
图8是表示本发明实施形态5的时钟生成电路结构的框图。
图9是表示本发明实施形态6的延迟电路结构的框图。
图10是表示本发明实施形态7的时钟生成电路结构的框图。
图11是表示本发明实施形态8的时钟生成电路结构的框图。
图12是表示本发明实施形态9的相位同步电路结构的框图。
图13是表示现有的时钟生成电路一例的结构的框图。
图14是表示可以切换周期不同的多个输出时钟的现有的时钟生成电路一例的结构的框图。
图15是表示可以设定延迟时间的现有延迟电路一例的结构的框图。
图16是表示可以设定延迟时间的现有延迟电路的另一例的结构的框图。
图17是表示现有的延迟电路的另一例的结构的框图。
具体实施方式
以下，说明本发明的一实施形态。
实施形态1
图1是表示本发明实施形态1的延迟电路结构的框图。在图1中，1是压控振荡器(以下简称VCO)，4是生成基准时钟的振荡器，6是将基准时钟的相位与分频器3的输出相位进行比较并向VCO1输出具有与该相位差对应的值即电压的控制信号的电荷泵，8是VCO1中所设有的反相器(延迟元件)，9是备有上述VCO1、电荷泵6、连接成环路状的多个反相器8的PLL(振荡装置)，11是施加应延迟的输入信号的输入端子，10是设置在输入端子11和多路复用器12之间用于对施加于输入端子11的输入信号提供多个规定延迟时间从而生成多个延迟后的输出的延迟部(延迟装置)，12是从来自延迟部10的多个输出中选择一个并向输出端子13输出的多路复用器(延迟装置)，19是写入用于控制多路复用器12的信息的寄存器(存储装置)。在图1中示出5个反相器8，但反相器8的级数，并不限定于5级。此外，延迟装置由延迟部10和多路复用器12构成。分频器3，对VCO1的输出信号频率进行(1/n)分频，生成频率与基准时钟频率相等的分频时钟并向电荷泵6输出。VCO1，生成其相位由来自电荷泵6的控制信号控制的倍频时钟。而该倍频时钟的频率是基准时钟频率的n倍。另外，如图1所示，延迟部10，可以由串联连接的偶数个反相器(延迟元件)20构成。该串联的多个反相器20，被分成各为2级的多个组，设置在每2级之间的多条导线及串联的多个反相器20的两端与多路复用器12连接。此外，各反相器20与在VCO1中使用的各反相器8，最好按相同的半导体工艺制造。
图2是表示电荷泵6的结构的框图。在图2中，40是将基准时钟的相位与来自分频器3的分频时钟的相位进行比较并输出具有与该相位差对应的值的信号UPOUT和DOWOUT的相位比较器。此外，图3是表示反相器8的结构的框图。在图3中，16是其电阻随所施加的控制信号值而变化的p沟道MOS晶体管。
以下，说明其动作。
在下文的说明中，如图1所示，假定PLL9的VCO1由5级反相器8构成，并假定振荡器4生成脉冲周期为25nsec(即频率为40MHz)的基准时钟。当PLL9接收基准时钟时，PLL9的电荷泵6，将基准时钟的相位与来自分频器3的分频时钟的相位进行比较。根据该比较结果，电荷泵6改变向VCO1输出的控制信号的电压。电荷泵6，当分频时钟的相位超前时使控制信号的电压升高，当基准时钟的相位超前时使控制信号的电压降低。在VCO1的各反相器8中，该p沟道MOS晶体管16用作由控制信号控制的可变电阻。p沟道MOS晶体管16，如控制信号的电压降低则为低电阻，如控制信号的电压升高则为高电阻。因此，各反相器8的延迟时间，如控制信号的电压降低则减小，如控制信号的电压升高则增加。其结果是，当分频时钟的相位超前时，因各反相器8的延迟时间增加，所以，所输出的倍频时钟的脉冲周期变长，当基准时钟的相位超前时，因各反相器8的延迟时间减小，所以，所输出的倍频时钟的脉冲周期变短。于是，当分频时钟的相位与基准时钟的相位一致时，PLL9变为锁定状态，在这种情况下，由分频器3将倍频时钟的频率按1/n分频后的分频时钟的周期与基准时钟的周期相等。这时，VCO1生成的倍频时钟的脉冲周期，为(25/n)nsec。例如，当使输入分频器3的倍频时钟的频率变为1/20时，VCO1生成的倍频时钟的脉冲周期为1.25nsec。
作为PLL9的电荷泵6的输出的控制信号，如图1所示，在施加于VCO1的各反相器8的控制端子的同时，还施加于延迟部10的各反相器20的控制端子。由各反相器20提供的延迟时间，由PLL9控制。当PLL9变为锁定状态时，如上所述，将VCO1生成的倍频时钟分频后的时钟的相位与基准时钟的相位一致，同时，倍频时钟的脉冲周期，例如，当振荡器4生成周期为25nsec的基准时钟时为(25/n)nsec，从而将VCO1的各反相器8的延迟时间固定为规定值。其结果是，延迟部10的各反相器20的延迟时间也通过PLL9的控制而固定为上述的规定值。例如，当分频器3使来自VCO1的倍频时钟的频率变为1/20时，由VCO1生成的倍频时钟的脉冲周期为1.25nsec。当VCO1由5级的反相器8构成时，由各反相器8提供的延迟时间为0.25nsec。同样，由延迟部10的各反相器20提供的延迟时间，也是0.25nsec。因此，当延迟部10由2N个反相器20构成时，延迟部10，将按0.5nsec的增量以0～(0.5×N)nsec范围的延迟时间使通过输入端子11输入的信号延迟后的(N+1)个输出供给多路复用器12。即，由延迟部10对施加于输入端子11的输入信号提供的延迟时间的最小变化幅度，相当于反相器20的2级部分的延迟时间。多路复用器12，由写入寄存器19的信息进行控制。即，多路复用器12，根据寄存器19的内容从来自延迟部10的上述多个输出中选择一个输出。
图4是表示将本实施形态1的延迟电路设置于任意内部电路的输出端子的例的框图。如图所示，通过将延迟电路设置在输出引脚与内部电路的输出端子之间，可以按精确的规定时间步长增量对内部电路的输出信号提供从0到规定值的延迟时间。即，可以通过变更延迟电路的寄存器19的内容控制内部电路输出端子的AC特性。此外，也可以将本实施形态1的延迟电路设置在任意的内部电路的输入侧。即使在这种情况下，也同样能通过改变延迟电路的寄存器19的内容控制内部电路的输入端子的AC特性。
如上所述，按照本实施形态1，可以利用由PLL9控制的延迟部10生成按规定时间步长增量延迟0到规定延迟时间后的多个输出，并由多路复用器12从来自延迟部10的多个输出中选择1个所需要的输出。因此，可以按规定时间步长增量、例如0.5nsec的增量精确地控制图1的延迟电路18的延迟时间。这时，即使延迟部10所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此而在PLL9生成的倍频时钟分频后时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟部10对输入信号提供的延迟时间返回所要求的设定值。进一步，如上所述，由于延迟部10的多个反相器20与PLL9中所包含的多个反相器8可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的延迟时间从设定值的偏移。
实施形态2
图5是表示本发明实施形态2的时钟生成电路结构的框图。在图5中，与图1所示相同的参照符号，表示与上述实施形态1的延迟电路相同的构成要素，以下将其说明省略。从图5可以清楚地看出，本实施形态2的时钟生成电路，具有上述实施形态1的延迟电路18。此外，在图5中，21是将延迟电路18的输出端子13与输入端子11连接而形成环路的反相器(时钟生成装置)。另外，在图5所示的例中，PLL9的VCO1，由5级的反相器8构成。当然，反相器8的级数不限定于5级。
以下，说明其动作。
在下文的说明中，如图5所示，假定PLL9的VCO1由5级反相器8构成，并假定振荡器4生成脉冲脉冲周期为25nsec(即频率为40MHz)的基准时钟。延迟电路18的动作，与上述实施形态1相同。即，当PLL9接收基准时钟时，PLL9的电荷泵6，将基准时钟的相位与来自分频器3的分频时钟的相位进行比较。根据该比较结果，电荷泵6改变向VCO1输出的控制信号的电压，以使分频时钟的相位与基准时钟的相位一致。于是，当分频时钟的相位与基准时钟的相位一致时，PLL9变为锁定状态，其结果是，由分频器3将倍频时钟的频率按1/n分频后的分频时钟的周期与基准时钟的周期相等。这时，VCO1生成的倍频时钟的脉冲周期，为(25/n)nsec。例如，当分频器3使所输入的倍频时钟的频率变为1/20时，VCO1生成的倍频时钟的脉冲周期为1.25nsec。
作为PLL9的电荷泵6的输出的控制信号，如图5所示，在施加于VCO1的各反相器8的控制端子的同时，还施加于延迟部10的各反相器20的控制端子。由各反相器20提供的延迟时间，由PLL9控制。当PLL9变为锁定状态时，如上所述，VCO1生成的倍频时钟的相位与基准时钟的相位一致，同时，倍频时钟的脉冲周期，例如，当振荡器4生成周期为25nsec的基准时钟时，为(25/n)nsec，从而将VCO1的各反相器8的延迟时间固定为规定值。其结果是，延迟部10的各反相器20的延迟时间也通过PLL9的控制而固定为上述的规定值。例如，当分频器3使来自VCO1的倍频时钟的频率变为1/20时，由延迟部10的各反相器20提供的延迟时间为0.25nsec。因此，当延迟部10由2N个反相器20构成时，延迟部10，将按0.5nsec的增量使输入信号以0～(0.5×N)nsec延迟后的(N+1)个输出供给多路复用器12。即，由延迟部10对施加于输入端子11的来自反相器21的输入信号提供的延迟时间的最小变化幅度，相当于反相器20额定2级部分的延迟时间。多路复用器12，由写入寄存器19的信息进行控制。即，多路复用器12，根据寄存器19的内容从来自延迟部10的上述多个输出中选择一个输出。其结果是，本实施形态2的时钟生成电路，可以根据寄存器19的内容按0.5nsec的增量精确地改变输出时钟的脉冲周期。而输出时钟的基本脉冲周期则由反相器21的延迟时间决定。因此，在上述例中，输出时钟的周期，可以按0.5nsec的增量在从该基本脉冲周期到{基本脉冲周期+(0.5×N)}nsec的范围内改变。
如上所述，按照本实施形态2，采用可以由在PLL9控制下的延迟部10生成按规定时间步长增量延迟从0到规定延迟时间后的多个输出并由多路复用器12从来自延迟部10的多个输出中选择1个所需输出的延迟电路18，可以按规定时间步长增量精确地改变输出时钟的脉冲周期。这时，即使延迟电路18的延迟部10所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此感应产生的由PLL9生成的倍频时钟分频后的时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟电路18设定的输出时钟的脉冲周期返回所要求的设定值。进一步，如上所述，由于延迟部10的多个反相器20与PLL9中所包含的多个反相器8可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的输出时钟的脉冲周期从设定值的偏移。
实施形态3
图6是表示本发明实施形态3的时钟生成电路结构的框图。在图6中，与图1所示相同的参照符号，表示与上述实施形态1的延迟电路相同的构成要素，以下将其说明省略。从图6可以清楚地看出，本实施形态3的时钟生成电路，具有上述实施形态1的延迟电路18。此外，在图6中，24是生成第2基准时钟的振荡器，26是将第2基准时钟的相位与分频器23的输出相位进行比较并向VCO(延迟部)22输出具有与该相位差对应的值的控制信号的电荷泵，28是VCO22中所设有的反相器(延迟元件)，29是安装在VCO22的内部的多路复用部，用于对输入信号提供与设置在延迟电路18内的多路复用部12相同的延迟时间，30是由上述构成要素22、23、26构成的PLL(时钟生成装置、控制装置)，31是连接在延迟电路18的输出端子13与输入端子11之间并由来自PLL30的电荷泵26的控制信号控制延迟时间的延迟部(时钟生成装置、控制装置)，32是设在延迟部31内并由该控制信号控制延迟时间的反相器(延迟元件)。分频器23，对VCO22的输出信号频率进行(1/m)分频，生成频率与基准时钟频率相等的分频时钟并向电荷泵26输出。VCO22，生成其相位由来自电荷泵26的控制信号控制的倍频时钟。而该倍频时钟的频率是第2基准时钟频率的m倍。
另外，如图6所示，延迟部31，可以由数量与VCO22内装的反相器28相同的串联连接的多个反相器32构成。此外，在图6所示的例中，VCO22由5级反相器28构成。当然，反相器28的级数不限定于5级。另外，反相器32最好与反相器28按相同的半导体工艺制造。
以下，说明其动作。
在下文的说明中，如图6所示，假定延迟电路18的PLL9的VCO1由5级反相器8构成，同样，PLL30的VCO22由5级反相器28构成、且延迟部31由5级的反相器32构成。另外，还假定振荡器4生成脉冲周期为25nsec(即频率为40MHz)的第1基准时钟，振荡器24生成脉冲周期为20nsec(即频率为50MHz)的第2基准时钟。因延迟电路18的动作与上述实施形态1相同，在下文中将其说明省略。
与延迟电路18的PLL9一样，当PLL30接收第2基准时钟时，PLL30的电荷泵26，将第2基准时钟的相位与来自分频器23的分频时钟的相位进行比较。根据该比较结果，电荷泵26改变向VCO22输出的控制信号的电压，以使分频时钟的相位与基准时钟的相位一致。于是，当分频时钟的相位与第2基准时钟的相位一致时，PLL30变为锁定状态。其结果是，由分频器23将倍频时钟的频率按1/m分频后的分频时钟的周期与第2基准时钟的周期相等。这时，VCO22生成的倍频时钟的脉冲周期，为(20/m)nsec。例如，当分频器23使所输入的倍频时钟的频率变为1/2时，VCO22生成的倍频时钟的脉冲周期为10nsec。
作为PLL30的电荷泵26的输出的控制信号，如图6所示，在施加于VCO22的各反相器28的控制端子的同时，还施加于延迟部31的各反相器32的控制端子。由各反相器32对输入信号提供的延迟时间，由PLL30控制。当PLL30为锁定状态时，如上所述，VCO22生成的倍频时钟的相位与第2基准时钟的相位一致，同时，倍频时钟的脉冲周期，例如，当振荡器24生成周期为20nsec的第2基准时钟时，为(20/m)nsec，从而将VCO22的各反相器28的延迟时间固定为规定值。其结果是，延迟部31的各反相器32的延迟时间也通过PLL30的控制而固定为该规定值。例如，当分频器23使来自VCO22的倍频时钟的频率变为1/2时，由VCO22生成的倍频时钟的周期为10nsec。这里，VCO22内装的多个反相器28和多路复用器29的延迟时间，相当于延迟部31的延迟时间与延迟电路18的多路复用器12的延迟时间之和，所以，由延迟部31及多路复用器12对信号提供的延迟时间为10nsec。因此，输出时钟的基本周期为10nsec(即，基本频率为100MHz)。
另一方面，当延迟电路18的分频器3使来自VCO1的倍频时钟的频率变为1/20时，如在上述实施形态1中所述，由延迟部10的各反相器20提供的延迟时间为0.25nsec。因此，当延迟部10由2N个反相器20构成时，延迟部10，将按0.5nsec的增量使输入信号以0～(0.5×N)nsec延迟后的(N+1)个输出供给多路复用器12。多路复用器12，根据寄存器19的内容从来自延迟部10的上述多个输出中选择1个输出。其结果是，本实施形态3的时钟生成电路，可以根据寄存器19的内容按0.5nsec的增量精确地在从10nsec到(10+0.5×N)nsec的范围内切换输出时钟的脉冲周期。
也可以使第1和第2基准时钟具有相同的频率。例如，当振荡器4和振荡器24分别生成周期为25nsec(即频率为40MHz)的第1和第2基准时钟、且分频器3对来自VCO1的倍频时钟的频率进行1/20分频而分频器23使来自VCO22的倍频时钟的频率保持不变时，输出时钟的周期，可以根据寄存器19的内容按0.5nsec的增量在从25nsec到(25+0.5×N)nsec范围内进行切换。
如上所述，按照本实施形态3，可以利用由PLL30控制的延迟部31精确地保持输出时钟的基本脉冲周期，并用延迟电路18的多路复用器12从来自延迟部10的多个输出中选择1个所需要的输出，从而可以按规定时间步长增量改变输出时钟的脉冲周期。这时，即使由延迟部31设定的基本脉冲周期因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL30进行动作而使PLL30中产生同样的变化并使由此诱发的由PLL30生成的倍频时钟与第2基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟部31设定的输出时钟的基本脉冲周期返回所要求的设定值。进一步，即使延迟电路18的延迟部10所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此诱发的由PLL9生成的倍频时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟电路18设定的输出时钟的脉冲周期返回所要求的设定值。进一步，如上所述，由于延迟部31的多个反相器32与PLL30中所包含的多个反相器28可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的输出时钟的脉冲周期从设定值的偏移。
实施形态4
图7是表示本发明实施形态4的相位同步电路结构的框图。在图7中，与图1所示相同的参照符号，表示与上述实施形态1的延迟电路相同的构成要素，以下将其说明省略。从图7可以清楚地看出，本实施形态4的相位同步电路，具有上述实施形态1的延迟电路18。此外，在图7中，37是生成具有规定脉冲周期的时钟的振荡器。振荡器37，可以由PLL构成。而代替这种结构，振荡器37也可以是上述实施形态2或3的时钟生成电路。另外，在图7中，38是相位比较器，用于将所施加的第2基准时钟的相位与延迟电路18的输出时钟的相位进行比较并将与该相位差对应的控制信号输出到寄存器19，从而改变寄存器19的内容，以使该相位差变为0。
以下，说明其动作。
在下文的说明中，如图7所示，假定延迟电路18的PLL9的VCO1由5级反相器8构成。另外，还假定振荡器4生成脉冲周期为25nsec(即频率为40MHz)的第1基准时钟。因延迟电路18的动作与上述实施形态1相同，在下文中将其说明省略。
当延迟电路18的分频器3使来自VCO1的倍频时钟的频率变为1/20时，如在上述实施形态1中所述，由延迟部10的各反相器20对所输入的时钟提供的延迟时间，为0.25nsec。因此，当延迟部10由2N个反相器20构成时，延迟部10，将按0.5nsec的增量使输入信号以0～(0.5×N)nsec延迟后的(N+1)个输出供给多路复用器12。多路复用器12，根据寄存器19的内容从来自延迟部10的上述多个输出中选择1个输出。其结果是，本实施形态4的相位同步电路，可以根据寄存器19的内容按0.5nsec的增量精确地在0到(0.5×N)nsec的范围内延迟输出时钟的相位。
另外，当使另一个时钟即第2基准时钟与振荡电路37的输出时钟建立同步时，相位比较器38，将第2基准时钟的相位与输出时钟的相位进行比较，并将具有与该相位差对应的值的控制信号输出到寄存器19，从而改变寄存器19的内容，以使该相位差变为0。即，当输出时钟的相位超前时，相位比较器38改写寄存器19的内容，使反相器20的级数增多，而当输出时钟的相位滞后时，使反相器20的级数减少。当延迟电路18的分频器3使来自VCO1的倍频时钟的频率变为1/20时，可以改变寄存器19的内容，使输出时钟的相位相对于另一个时钟的相位按0.5nsec的增量在从0到(0.5×N)nsec的范围内精确地变化，从而使输出时钟与第2基准时钟同步。
如上所述，按照本实施形态4，可以由延迟电路18的多路复用器12从来自延迟部10的多个输出中选择所需要的1个，从而可以按规定时间步长增量改变输出时钟的相位，并根据需要与另一个时钟建立同步。这时，即使延迟电路18的延迟部10所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此诱发的由PLL9生成的倍频时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟电路18设定的对输入信号提供的相位移返回所要求的设定值。进一步，如上所述，由于延迟部10的多个反相器20与PLL9中所包含的多个反相器8可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的对输入时钟提供的相位移从设定值的偏移。
实施形态5
图8是表示本发明实施形态5的时钟生成电路结构的框图。在图8中，与图6所示相同的参照符号，表示与上述实施形态3的时钟生成电路相同的构成要素，以下将其说明省略。从图8可以清楚地看出，本实施形态5的时钟生成电路，具有与上述实施形态1的延迟电路的结构相同的多个延迟电路18a、18b、18c、18d。此外，在图8中，24是生成基准时钟的振荡器，26是将基准时钟的相位与分频器23的输出相位进行比较并向VCO22输出具有与该相位差对应的值的控制信号的电荷泵，28是VCO22中所设有的反相器，29是安装在VCO22的内部的多路复用部，用于对输入信号提供与设置在各延迟电路18a、18b内的多路复用部12相同的延迟时间，30是由上述构成要素22、23、26构成的PLL，31是由来自PLL30的电荷泵26的控制信号控制延迟时间的延迟部，32是设在延迟部31内并由该控制信号控制延迟时间的反相器。
分频器23，对VCO22的输出信号频率进行(1/m)分频，生成频率与基准时钟频率相等的分频时钟并向电荷泵26输出。VCO22，生成其相位由来自电荷泵26的控制信号控制的倍频时钟。而该倍频时钟的频率是基准时钟频率的m倍。另外，如图8所示，延迟部31，由数量与VCO22内装的反相器28相同的串联连接的多个反相器32构成，并与多个延迟电路18a、18b构成环路。另外，环路的输出端、亦即延迟部31的输出，与串联连接的多个延迟电路18c、18d连接，并将输出时钟从最末级的延迟电路18d输出。此外，在图8所示的例中，VCO22由5级反相器28构成，延迟部31也由5级反相器32构成。当然，反相器28的级数不限定于5级。另外，反相器32最好与反相器28按相同的半导体工艺制造。
以下，说明其动作。
在下文的说明中，假定振荡器24生成脉冲周期为20nsec(即频率为50MHz)的基准时钟，因延迟电路18a、18b、18c、18d的动作与上述实施形态1相同，在下文中将其详细说明省略。
图8中示出的本实施形态5的时钟生成电路，由PLL30和延迟部31设定输出时钟的基本周期，并由至少2个延迟电路18a、18b调节输出时钟的周期。此外，该时钟生成电路，可以由至少2个延迟电路18c、18d调节输出时钟的相位。这样，由于本实施形态5的时钟生成电路备有多个用于调节输出时钟的周期和相位的延迟电路18a～18d，所以，可以在更大的范围按精细的时间步长幅度改变输出时钟的脉冲周期，同时能够在较宽的范围内微细地调节其相位。
例如，在上述实施形态1说明过的方法中，通过将延迟电路18a设定为可以按0.5nsec的增量在0到10nsec的范围内调节脉冲周期，并将延迟电路18b设定为可以按10nsec的增量在0到100nsec的范围内调节脉冲周期，本时钟生成电路即可按0.5nsec的增量在0到110nsec的范围内调节输出时钟的脉冲周期。另外，也可以通过采用按同样方式设定的延迟电路18c、18d，在较宽的范围内精细地调节输出时钟的相位。
如上所述，按照本实施形态5，由于备有不仅能利用由PLL30控制的延迟部31精确地保持输出时钟的基本脉冲周期而且可以用于调节输出时钟的周期或相位的延迟电路18a～18d，所以，可以在更大的范围上按精细的时间步长改变输出时钟的脉冲周期，同时能够在较宽的范围内微细地调节其相位。这时，即使由延迟部31设定的基本脉冲周期因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL30进行动作而使PLL30中产生同样的变化并使由此诱发的由PLL30生成的倍频时钟与基准时钟之间的相位差变为0，所以能很容易地立即使由延迟部31设定的输出时钟的基本脉冲周期返回所要求的设定值。进一步，这时即使各延迟电路18a、18b、18c、或18d的延迟部所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于各延迟电路内部所装有的PLL进行动作而使PLL中产生同样的变化并使由此诱发的由PLL生成的倍频时钟与基准时钟之间的相位差变为0，所以能很容易地立即使由各延迟电路设定的对输入时钟提供的相位移返回所要求的设定值。另外，由于延迟部31的多个反相器32与PLL30中所包含的多个反相器28可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的对输入时钟提供的相位移从设定值的偏移。
实施形态6
图9是表示本发明实施形态6的延迟电路结构的框图。在图9中，36是压控振荡器(以下简称VCO)，4是生成基准时钟的振荡器，6是将基准时钟的相位与分频器3的输出相位进行比较并向VCO36输出具有与该相位差对应的值的控制信号的电荷泵，33是VCO1中所设有的多路复用器，9是包含上述电荷泵6、VCO36及分频器3的PLL，11是施加应延迟的输入信号的输入端子，34是设置在输入端子11和输出端子13之间用于对施加于输入端子11的输入信号提供规定延迟时间的延迟部，35是延迟部34所设有的多路复用器，19是写入用于控制延迟部34的多路复用器35的信息的寄存器，41是延迟电路。
分频器3，对VCO36的输出信号频率进行(1/n)分频，生成频率与基准时钟频率相等的分频时钟并向电荷泵6输出。VCO36，生成其相位由来自电荷泵6的控制信号控制的倍频时钟。而该倍频时钟的频率是基准时钟频率的n倍。另外，如图9所示，延迟部34，可以由串联连接的偶数个多路复用器35构成。除了最靠近输入端子11的2个多路复用器35以外，在其他各组的2个多路复用器35的输入侧施加来自寄存器19的选择控制信号。此外，各多路复用器35最好与在VCO36中使用的各多路复用器33按相同的半导体工艺制造。
以下，说明其动作。
在下文的说明中，如图9所示，假定PLL9的VCO36由5级多路复用器33构成，并假定振荡器4生成脉冲周期为25nsec(即频率为40MHz)的基准时钟。当PLL9接收基准时钟时，PLL9的电荷泵6，将基准时钟的相位与来自分频器3的分频时钟的相位进行比较。根据该比较结果，电荷泵6改变向VCO36输出的控制信号的电压。电荷泵6，当分频时钟的相位超前时，使控制信号的电压升高，当基准时钟的相位超前时，使控制信号的电压降低。VCO36的各多路复用器33的延迟时间，如控制信号的电压降低则减小，如控制信号的电压升高则增加。其结果是，当分频时钟的相位超前时，因各多路复用器33的延迟时间增加，所以，所输出的倍频时钟的脉冲周期变长，当基准时钟的相位超前时，因各多路复用器33的延迟时间减小，所以，所输出的倍频时钟的脉冲周期变短。于是，当分频时钟的相位与基准时钟的相位一致时，PLL9变为锁定状态，在这种情况下，由分频器3将倍频时钟的频率按1/n分频后的分频时钟的周期与基准时钟的周期相等。这时，VCO36生成的倍频时钟的脉冲周期，为(25/n)nsec。例如，当分频器3使所输入的倍频时钟的频率变为1/20时，VCO36生成的倍频时钟的脉冲周期为1.25nsec。
作为PLL9的电荷泵6的输出的控制信号，如图9所示，在施加于VCO36的各多路复用器33的控制端子的同时，还施加于延迟部34的各多路复用器35的控制端子。由各多路复用器35提供的延迟时间，由PLL9控制。当PLL9变为锁定状态时，如上所述，VCO36生成的倍频时钟的相位与基准时钟的相位一致，同时，倍频时钟的脉冲周期，例如，当振荡器4生成周期为25nsec的基准时钟时为(25/n)nsec，从而将VCO36的各多路复用器33的延迟时间固定为规定值。其结果是，延迟部34的各多路复用器35的延迟时间也通过PLL9的控制而固定为上述的规定值。
例如，当分频器3使来自VCO36的倍频时钟的频率变为1/20时，由VCO36生成的倍频时钟的脉冲周期为1.25nsec。当VCO36由5级多路复用器33构成时，由各多路复用器33提供的延迟时间为0.25nsec。同样，由延迟部34的各多路复用器35提供的延迟时间，也是0.25nsec。因此，当延迟部34由2N个多路复用器35构成时，延迟部34，可以按0.5nsec的增量对输入信号提供0～(0.5×N)nsec的延迟时间。即，由延迟部34对施加于输入端子11的输入信号提供的延迟时间的步长幅度，相当于多路复用器35的2级部分的延迟时间。除了最靠近输入端子11的2个多路复用器35以外，2个为一组的各组的多路复用器35的输入侧由写入寄存器19的信息控制。例如，当根据寄存器19的的内容控制最靠近输出端子13的一组的输入侧的多路复用器35使其对来自输入端子11的输入进行选择时，延迟部34对输入信号提供0.5nsec的延迟时间。
如上所述，按照本实施形态6，通过由寄存器19对已由PLL9控制了延迟时间的步长幅度的延迟部34进行进一步的控制，可以按所控制的时间步长增量对输入信号提供其范围为从与时间步长相当的延迟时间到处于规定延迟时间的范围内的延迟时间。因此，可以按规定的时间步长增量、例如0.5nsec的增量精确地控制图9的延迟电路41的延迟时间。这时，即使延迟部34所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此而在PLL9生成的倍频时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟部34对输入信号提供的延迟时间返回到所要求的设定值。进一步，如上所述，由于延迟部34的多个多路复用器35与PLL9中所包含的多个多路复用器33可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的延迟时间从设定值的偏移。
实施形态7
图10是表示本发明实施形态7的时钟生成电路结构的框图。在图10中，与图9所示相同的参照符号，表示与上述实施形态6的延迟电路相同的构成要素，以下将其说明省略。从图10可以清楚地看出，本实施形态7的时钟生成电路，具有上述实施形态6的延迟电路41。此外，在图10中，21是将延迟电路41的输出端子13与输入端子11连接而形成环路的反相器。另外，在图10所示的例中，PLL9的VCO36，由5级多路复用器33构成。当然，多路复用器33的级数不限定于5级。
以下，说明其动作。
在下文的说明中，如图10所示，假定PLL9的VCO36由5级多路复用器33构成，并假定振荡器4生成脉冲周期为25nsec(即频率为40MHz)的基准时钟。延迟电路41的动作，与上述实施形态6相同。即，当PLL9接收基准时钟时，PLL9的电荷泵6，将基准时钟的相位与来自分频器3的分频时钟的相位进行比较。根据该比较结果，电荷泵6改变向VCO36输出的控制信号的电压，以使分频时钟的相位与基准时钟的相位一致。于是，当分频时钟的相位与基准时钟的相位一致时，PLL9变为锁定状态，其结果是，由分频器3将倍频时钟的频率按1/n分频后的分频时钟的周期与基准时钟的周期相等。这时，VCO36生成的倍频时钟的脉冲周期，为(25/n)nsec。例如，当分频器3使所输入的倍频时钟的频率变为1/20时，VCO36生成的倍频时钟的脉冲周期为1.25nsec。
作为PLL9的电荷泵6的输出的控制信号，如图10所示，在施加于VCO36的各多路复用器33的控制端子的同时，还施加于延迟部34的各多路复用器35的控制端子。由各多路复用器35提供的延迟时间，由PLL9控制。当PLL9变为锁定状态时，如上所述，VCO36生成的倍频时钟的相位与基准时钟的相位一致，同时，倍频时钟的脉冲周期，例如，当振荡器4生成周期为25nsec的基准时钟时为(25/n)nsec，从而将VCO36的各多路复用器33的延迟时间固定为规定值。其结果是，延迟部34的各多路复用器35的延迟时间也通过PLL9的控制而固定为上述的规定值。
例如，当分频器3使来自VCO36的倍频时钟的频率变为1/20时，由延迟部34的各多路复用器35提供的延迟时间为0.25nsec。因此，当延迟部34由2N个多路复用器35构成时，延迟部34，可以按0.5nsec的增量对输入信号提供其范围为0～(0.5×N)nsec的延迟时间。即，由延迟部34对施加于输入端子11的输入信号提供的延迟时间的步长幅度，相当于多路复用器35的2级部分的延迟时间。除了最靠近输入端子11的2各多路复用器35以外，各组的多路复用器35的输入侧由写入寄存器19的信息控制。其结果是，本实施形态7的时钟生成电路，可以根据寄存器19的内容按0.5nsec的增量在从基本脉冲周期到(基本脉冲周期+0.5×(N-1))的范围内精确地切换输出时钟的脉冲周期。输出时钟的基本脉冲周期，等于反相器21的延迟时间与0.5nsec之和。
如上所述，按照本实施形态7，通过利用由PLL9控制的延迟部34按规定的时间步长增量在从与该时间步长相当的延迟时间到规定延迟时间的范围内延迟输入信号，可以改变输出时钟的脉冲周期。这时，即使延迟电路41的延迟部34所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此而在PLL9生成的倍频时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟电路41设定的输出时钟的脉冲周期返回所要求的设定值。进一步，如上所述，由于延迟部34的多个多路复用器35与PLL9中所包含的多个多路复用器33可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的从输出时钟的脉冲周期的设定值的偏移。
实施形态8
图11是表示本发明实施形态8的时钟生成电路结构的框图。在图11中，与图9所示相同的参照符号，表示与上述实施形态6的延迟电路相同的构成要素，以下将其说明省略。从图11可以清楚地看出，本实施形态8的时钟生成电路，具有上述实施形态6的延迟电路41。此外，在图11中，24是生成第2基准时钟的振荡器，42是控制电路，用于将第2基准时钟的相位与数字延迟线(延迟部)44的输出相位进行比较并生成与该相位差对应的控制信号，从而决定数字延迟线44的延迟时间，同时用图中未示出的计数器决定由数字延迟线44生成的倍频时钟的倍频比，43是由上述构成要素42、44构成的数字PLL(时钟生成装置、控制装置)，45是连接在延迟电路41的输出端子13与输入端子11之间并由来自数字PLL43的控制电路42的控制信号控制延迟时间的数字延迟线(时钟生成装置、控制装置)，该数字延迟线45的延迟时间，与数字延迟线44的延迟时间相等(即，数字延迟线45的延迟时间与数字PLL43生成的倍频时钟的周期相等)。数字延迟线44，生成其相位由来自控制电路42的控制信号控制的倍频时钟。而该倍频时钟的频率是第2基准时钟频率的m倍。另外，数字延迟线45，最好与数字延迟线44在相同的条件下制造。
以下，说明其动作。
在下文的说明中，如图11所示，假定延迟电路41的PLL9的VCO36由5级多路复用器33构成，并假定延迟部34由2N个多路复用器35构成。另外，还假定振荡器4生成脉冲周期为25nsec(即频率为40MHz)的第1基准时钟，振荡器24生成脉冲周期为20nsec(即频率为50MHz)的第2基准时钟。因延迟电路41的动作与上述实施形态6相同，在下文中将其详细说明省略。
与延迟电路41的PLL9一样，当数字PLL43接收第2基准时钟时，PLL43的控制电路42，将第2基准时钟的相位与来自数字延迟线44的倍频时钟的相位进行比较。该倍频时钟其频率为第二基准时钟的频率的m倍。根据该比较结果，控制电路42改变向数字延迟线44输出的控制信号的电压，以使倍频时钟的相位与第2基准时钟的相位一致。于是，当分频时钟的相位与第2基准时钟的相位一致时，数字PLL43变为锁定状态，这时，数字延迟线44生成的倍频时钟的脉冲周期，为(20/m)nsec。例如，当数字延迟线44生成二倍频时钟时，该倍频时钟的周期为10nsec。
作为数字PLL43的控制电路42的输出的控制信号，如图11所示，在施加于数字延迟线44的控制端子的同时，还施加于数字延迟线45的控制端子。其结果是，由数字延迟线45对输入信号提供的延迟时间，由控制电路42控制。当数字PLL43变为锁定状态时，如上所述，数字延迟线44生成的倍频时钟的相位与第2基准时钟的相位一致，同时，倍频时钟的脉冲周期，例如，当振荡器24生成周期为20nsec的第2基准时钟时为(20/m)nsec，从而将数字延迟线44的延迟时间固定为规定值。其结果是，数字延迟线45的延迟时间也通过控制电路42的控制而固定为该规定值。例如，当数字延迟线44生成二倍频时钟时，数字延迟线45的延迟时间为10nsec。
另一方面，当延迟电路41的分频器3使来自VCO36的倍频时钟的频率变为1/20时，由延迟部34的各多路复用器35提供的延迟时间为0.25nsec。因此，当延迟部34由2N个多路复用器35构成时，延迟部34，按0.5nsec的增量对输入信号提供其范围为0～(0.5×N)nsec的延迟时间。其结果是，本实施形态8的时钟生成电路，可以根据寄存器19的内容按0.5nsec的增量在从基本脉冲周期到(基本脉冲周期+0.5×(N-1))的范围内精确地切换输出时钟的脉冲周期。在上述的例中，输出时钟的基本脉冲周期为10.5nsec。
也可以使第1和第2基准时钟具有相同的频率。例如，当振荡器4和振荡器24分别生成周期为25nsec(即频率为40MHz)的第1和第2基准时钟、且分频器3对来自VCO36的倍频时钟的频率进行1/20分频而数字延迟线44生成一倍频时钟时，输出时钟的周期，可以按0.5nsec的增量在25.5nsec到(25+0.5×N)nsec范围内进行切换。
如上所述，按照本实施形态8，可以利用由数字PLL43控制的数字延迟线45精确地保持输出时钟的基本脉冲周期，进一步，通过利用由PLL9控制的延迟部34按规定的时间步长增量在从与该时间步长相当的延迟时间到规定延迟时间的范围内延迟输入信号，可以改变输出时钟的脉冲周期。这时，即使由数字延迟线45设定的基本脉冲周期因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL43进行动作而使数字PLL43中产生同样的变化并使由此而在数字PLL43生成的倍频时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由数字延迟线45设定的输出时钟的基本脉冲周期返回到所要求的设定值。进一步，即使延迟电路41的延迟部34所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此而在PLL9生成的倍频时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟电路41设定的输出时钟的脉冲周期返回到所要求的设定值。进一步，如上所述，由于数字延迟线45可以与数字延迟线44在相同的条件下形成，所以不会产生因制造工序中的偏差而导致的输出时钟的基本脉冲周期从设定值的偏移。
实施形态9
图12是表示本发明实施形态9的相位同步电路结构的框图。在图12中，与图9所示相同的参照符号，表示与上述实施形态6的延迟电路相同的构成要素，以下将其说明省略。从图12可以清楚地看出，本实施形态9的相位同步电路，具有上述实施形态6的延迟电路41。此外，在图12中，37是生成具有规定脉冲周期的时钟的振荡器。振荡器37，可以由PLL构成。而代替这种结构，振荡器37也可以是上述实施形态2或3、或者上述实施形态7或8的时钟生成电路。另外，在图12中，38是相位比较器，用于将所施加的第2基准时钟的相位与延迟电路41的输出时钟的相位进行比较并将与该相位差对应的控制信号输出到寄存器19，从而改变寄存器19的内容，以使该相位差变为0。
以下，说明其动作。
在下文的说明中，如图12所示，假定延迟电路41的PLL9的VCO1由5级多路复用器33构成。另外，还假定振荡器4生成脉冲周期为25nsec(即频率为40MHz)的第1基准时钟。因延迟电路41的动作与上述实施形态6相同，在下文中将其详细说明省略。
当延迟电路41的分频器3使来自VCO36的倍频时钟的频率变为1/20时，如在上述实施形态6中所述，由延迟部34的各多路复用器35对所输入的时钟提供的延迟时间为0.25nsec。因此，当延迟部34由2N个多路复用器35构成时，延迟部34，可以按0.5nsec的增量对输入信号提供其范围为0～(0.5×N)nsec的延迟时间。即，由延迟部34对施加于输入端子11的输入信号提供的延迟时间的步长幅度，相当于多路复用器35的2级部分的延迟时间。除了最靠近输入端子11的2各多路复用器35以外，各组的多路复用器35的输入侧由写入寄存器19的信息控制。例如，当根据寄存器19的的内容控制最靠近输出端子13的一组的输入侧的多路复用器35使其对来自输入端子11的输入进行选择时，延迟部34对输入时钟提供0.5nsec的延迟时间。
另外，当使另一个时钟即第2基准时钟与振荡电路37的输出时钟建立同步时，相位比较器38，将第2基准时钟的相位与输出时钟的相位进行比较，并将与该相位差对应的控制信号输出到寄存器19，从而改变寄存器19的内容以使该相位差变为0。即，当输出时钟的相位超前时，相位比较器38改写寄存器19的内容，使多路复用器35的级数增多，而当输出时钟的相位滞后时，相位比较器38改写寄存器19的内容，使多路复用器35的级数减少。当延迟电路41的分频器3使来自VCO36的倍频时钟的频率变为1/20时，可以改变寄存器19的内容，使输出时钟的相位相对于另一个时钟的相位按0.5nsec的增量精确地在0到(0.5×N)nsec的范围内变化，从而使输出时钟与另一时钟同步。因此，在将输出时钟作为半导体电路的内部基准时钟使用时，可以由寄存器19控制该半导体电路的AC特性。
如上所述，按照本实施形态9，通过由在PLL9控制下的延迟部34按规定的时间步长增量在从与该时间步长相当的延迟时间到规定延迟时间的范围内延迟输入时钟，可以按规定幅度的步长增量改变输出时钟的相位，并根据需要与另一个时钟建立同步。这时，即使延迟电路41的延迟部34所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于PLL9进行动作而使PLL9中产生同样的变化并使由此而在PLL9生成的倍频时钟与基准时钟的相位差变为0，所以能很容易地立即使由延迟电路41设定的对输入时钟提供的相位移返回到所要求的设定值。进一步，如上所述，由于延迟部34的多个多路复用器35与VCO36中所包含的多个多路复用器33可按相同的半导体工艺形成，所以不会产生因制造工序中的偏差而导致的对输入时钟提供的相位移从设定值的偏移。
如上所述，按照本发明，在结构上备有存储用于设定规定延迟时间的信息的存储装置及具有由来自振荡装置的控制信号控制各自的延迟时间的多个延迟元件并根据存储在上述存储装置内的信息切换上述输入信号所通过的延迟元件的级数以便对上述输入信号提供上述规定延迟时间的延迟装置，所以具有能够按规定的时间步长增量精确地控制延迟时间的效果。另外，还具有如下的效果，即，即使延迟装置所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于振动装置进行动作而使振动装置中产生同样的变化并使由此而在振动装置生成的时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟装置对输入信号提供的延迟时间返回到所要求的设定值。
本发明的延迟电路，在结构上，备有串联连接的各自具有振荡装置、存储装置及延迟装置的多个延迟电路，各延迟电路可以按彼此不同的时间步长设定各自的规定延迟时间，所以，具有可以在更大的范围上按精细的时间步长改变对输入信号提供的延迟时间的效果。
本发明的延迟电路，在各延迟电路中，按相同的半导体工艺形成振荡装置中所包含的多个延迟元件及延迟装置中所包含的多个延迟元件，所以具有不会因制造工序中的偏差而使延迟时间从设定值偏移的效果。
本发明的时钟生成电路，在结构上备有至少一个延迟电路及时钟生成装置，该至少一个延迟电路，分别包括存储用于设定规定延迟时间的信息的存储装置及具有由来自振荡装置的控制信号控制各自的延迟时间的多个延迟元件并根据存储在上述存储装置内的信息决定为向输入信号提供规定的延迟时间而应使上述输入信号通过的延迟元件的级数从而对上述输入信号提供和输出上述规定延迟时间的延迟装置；该时钟生成装置，与至少一个上述延迟电路一起形成环路，生成具有规定的基本脉冲周期的时钟脉冲供给上述延迟电路，并通过与上述延迟电路协同动作而生成具有规定周期的时钟，所以具有能够按规定的时间步长增量精确地改变输出时钟的脉冲周期的效果。另外，还具有如下的效果，即，即使延迟电路的延迟装置所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于振动装置进行动作而使延迟电路的振动装置中产生同样的变化并使由此而在振动装置生成的时钟与基准时钟之间引起的相位差变为0，所以能很容易地立即使由延迟装置设定的输出时钟的脉冲周期返回到所要求的设定值。
本发明的时钟生成电路，备有结构如上所述的多个延迟电路，各延迟电路可以按彼此不同的时间步长设定各自的规定延迟时间，上述多个延迟电路与时钟生成装置形成环路，所以，具有不仅能精确地保持输出时钟的基本脉冲周期而且可以在更大的范围按精细的时间步长改变输出时钟的周期的效果。
本发明的时钟生成电路，在各延迟电路中，按相同的半导体工艺形成振荡装置中所包含的多个延迟元件及延迟装置中所包含的多个延迟元件，所以具有不会因制造工序中的偏差而使输出时钟的脉冲周期从设定值偏移的效果。
在本发明的时钟生成电路中，时钟生成装置，是使与其一起形成环路的串联连接的至少一个上述延迟电路的输出信号反相从而通过与上述延迟电路协同动作而生成具有规定周期的时钟的装置，所以具有能够按规定的时间步长增量精确地改变输出时钟的脉冲周期的效果。
在本发明的时钟生成电路，由于在结构上包括延迟装置所说的延迟装置使时钟生成装置将与该时钟生成装置一起形成环路的串联连接的至少一个上述延迟电路的输出信号反相，同时将由来自时钟生成装置所包含的控制装置的控制信号控制的延迟时间提供给上述输出信号，并通过与上述延迟电路协同动作而生成具有规定周期的时钟，所以，具有可以利用由控制装置控制的延迟装置精确地保持输出时钟的基本脉冲周期并能按规定的时间步长增量精确地改变输出时钟的脉冲周期的效果。
在本发明的时钟生成电路中，时钟生成装置的控制装置，在结构上具有由控制信号控制各自的延迟时间并作为连接成环路状的延迟部的多个延迟元件，时钟生成装置的延迟装置，是根据来自上述控制装置的上述控制信号控制各自的延迟时间的串联连接的多个延迟元件，所以，具有可以精确地保持输出时钟的基本脉冲周期并能按规定的时间步长增量精确地改变输出时钟的脉冲周期的效果。
本发明的时钟生成电路，按相同的半导体工艺形成时钟生成装置的控制装置中所包含的多个延迟元件及时钟生成装置的延迟装置中所包含的多个延迟元件，所以具有不会因制造工序中的偏差而使输出时钟的脉冲周期从设定值偏移的效果。
在本发明的时钟生成电路中，时钟生成装置的控制装置，在结构上具有作为由控制信号控制延迟时间的延迟部的数字延迟线，时钟生成装置的延迟装置，是根据来自上述控制装置的上述控制信号控制延迟时间的数字延迟线，所以，具有可以精确地保持输出时钟的基本脉冲周期并能按规定的时间步长增量精确地改变输出时钟的脉冲周期的效果。
本发明的时钟生成电路，在结构上使施加于至少一个延迟电路的基准时钟的频率与施加于时钟生成装置的基准时钟的频率相等，所以，具有可以用1个基准时钟精确地保持输出时钟的基本脉冲周期并能按规定的时间步长增量精确地改变输出时钟的脉冲周期的效果。
本发明的时钟生成电路，在结构上备有为调节从时钟生成装置输出的具有规定周期的时钟的相位而设置的至少一个其他延迟电路，该其他延迟电路，备有存储用于设定规定延迟时间的信息的存储装置及具有由来自振荡装置本身的控制信号控制各自的延迟时间的多个延迟元件并根据存储在上述存储装置内的信息切换上述输入信号所通过的延迟元件的级数以便对输入信号提供上述规定延迟时间的延迟装置，所以，具有不仅能精确地保持输出时钟的基本脉冲周期而且可以在较宽的范围上精细地调节输出时钟的相位的效果。
本发明的相位同步电路，在结构上备有存储用于设定规定延迟时间的信息的存储装置、具有由来自振荡装置的控制信号控制各自的延迟时间的多个延迟元件并根据存储在上述存储装置内的信息切换上述输入时钟信号所通过的延迟元件的级数以便对上述输入信号提供上述规定延迟时间的延迟装置及将所施加的第2基准时钟的相位与上述延迟装置的输出时钟信号的相位进行比较并改变存储在上述存储装置内的上述信息以使两者的相位一致的相位同步装置，所以，具有按规定的时间步长长增量改变输出时钟的相位并根据需要与其他时钟建立同步的效果。另外，还具有如下的效果，即，即使延迟装置所设定的延迟时间因使用环境的周围温度或电源电压等的变化而发生了变化，也由于振动装置进行动作而使振动装置中产生同样的变化并使由此而在振动装置生成的倍频时钟与基准时钟的相位差变为0，所以能很容易地立即使由延迟装置设定的对输入时钟提供的相位移返回到所要求的设定值。
本发明的相位同步电路，按相同的半导体工艺形成振荡装置中所包含的多个延迟元件及延迟装置中所包含的多个延迟元件，所以具有不会因制造工序中的偏差而使输出时钟的相位移从设定值偏移的效果。

Claims (17)

1.一种延迟电路，备有：
锁相环装置，将所施加的基准时钟的相位与比较用的另一时钟的相位进行比较，生成具有与上述基准时钟和上述另一时钟间的相位差对应的值的控制信号，至少利用由上述控制信号控制各自的延迟时间并连接成环路状的多个第一延迟元件生成上述另一时钟，并改变上述控制信号的值，以使上述另一时钟的相位与上述基准时钟的相位一致；
存储装置，存储用于设定预定延迟时间的信息；及
延迟装置，连接到所述存储装置，并且具有各自提供一个由来自上述锁相环装置的上述控制信号控制延迟时间的输入的多个第二延迟元件，并根据存储在上述存储装置内的信息确定输入信号要通过的第二延迟元件的级数，以便对上述输入信号提供上述的预定延迟时间。
2.根据权利要求1所述的延迟电路，其特征在于：还备有串联连接的各自具有上述锁相环装置、上述存储装置及上述延迟装置的多个延迟电路，上述各延迟电路，可以按彼此不同的时间步长改变要提供给所应用的输入的预定延迟时间。
3.根据权利要求1或2所述的延迟电路，其特征在于：在各延迟电路中，按相同的半导体工艺形成上述锁相环装置中所包含的多个延迟元件及上述延迟装置中所包含的多个延迟元件。
4.一种时钟生成电路，备有至少一个延迟电路及时钟生成装置，该至少一个延迟电路，分别包括：锁相环装置，将所施加的基准时钟的相位与比较用的另一时钟的相位进行比较，生成具有与上述基准时钟和上述另一时钟间的相位差对应的值的控制信号，至少利用由上述控制信号控制各自的延迟时间并连接成环路状的多个第一延迟元件生成上述另一时钟，并改变上述控制信号的值，以使上述另一时钟的相位与上述基准时钟的相位一致；存储装置，存储用于设定预定延迟时间的信息；及延迟装置，连接到所述存储装置，并且具有各自提供一个由来自上述锁相环装置的上述控制信号控制延迟时间的输入的多个第二延迟元件，并根据存储在上述存储装置内的信息确定输入信号要通过的第二延迟元件的级数，以便对上述输入信号提供上述的预定延迟时间；及
该时钟生成装置，用于与至少一个上述延迟电路一起形成环路，生成具有规定的基本脉冲周期的时钟脉冲供给上述延迟电路，并通过与上述延迟电路协同动作而生成具有预定脉冲周期的时钟。
5.根据权利要求4所述的时钟生成电路，其特征在于：还备有多个串联连接的上述延迟电路，
上述各延迟电路，可以按彼此不同的时间步长改变要提供给所应用的输入的某个延迟时间，上述多个延迟电路，与时钟生成装置一起形成环路。
6.根据权利要求4或5所述的时钟生成电路，其特征在于：在各延迟电路中，按相同的半导体工艺形成上述锁相环装置中所包含的多个第一延迟元件及上述延迟装置中所包含的多个第二延迟元件。
7.根据权利要求4所述的时钟生成电路，其特征在于：上述时钟生成装置，是使与其一起形成环路的上述延迟电路的输出信号反相从而通过与上述延迟电路协同动作而生成具有预定脉冲周期的时钟的装置。
8.根据权利要求5所述的时钟生成电路，其特征在于：上述时钟生成装置，是使与其一起形成环路的串联连接的其中一个上述延迟电路的输出信号反相从而通过与上述多个延迟电路协同动作而生成具有预定脉冲周期的时钟的装置。
9.根据权利要求4所述的时钟生成电路，其特征在于：还包含：控制装置，将所施加的基准时钟的相位与比较用的另一时钟的相位进行比较，生成具有与上述基准时钟和上述另一时钟间的相位差对应的值的控制信号，利用由上述控制信号控制延迟时间并形成环路状的第一延迟装置生成上述另一时钟，并改变上述控制信号的值，以使上述另一时钟的相位与上述基准时钟的相位一致；及第二延迟装置，使与该时钟生成装置一起形成环路的上述延迟电路的输出信号反相，同时将由来自上述控制装置的上述控制信号控制的延迟时间提供给上述输出信号，以便通过与上述延迟电路协同动作而生成具有规定脉冲周期的时钟。
10.根据权利要求5所述的时钟生成电路，其特征在于：还包含：控制装置，将所施加的基准时钟的相位与比较用的另一时钟的相位进行比较，生成具有与上述基准时钟和上述另一时钟间的相位差对应的值的控制信号，利用由上述控制信号控制延迟时间并形成环路状的第一延迟装置生成上述另一时钟，并改变上述控制信号的值，以使上述另一时钟的相位与上述基准时钟的相位一致；及第二延迟装置，使与该时钟生成装置一起形成环路的串联连接的其中一个延迟电路的输出信号反相，同时将由来自上述控制装置的上述控制信号控制的延迟时间提供给上述输出信号，以便通过与上述多个延迟电路协同动作而生成具有规定脉冲周期的时钟。
11.根据权利要求10所述的时钟生成电路，其特征在于：上述控制装置，具有由控制信号控制各自的延迟时间并作为形成环路状的第一延迟装置的串联连接的多个第三延迟元件，并且其中上述时钟生成装置的上述第二延迟装置，具有由来自上述控制装置的上述控制信号控制各自的延迟时间的串联连接的多个第四延迟元件。
12.根据权利要求11所述的时钟生成电路，其特征在于：按相同的半导体工艺形成上述控制装置中所包含的多个第三延迟元件及上述时钟生成装置的上述第二延迟装置中所包含的多个第四延迟元件。
13.根据权利要求10所述的时钟生成电路，其特征在于：上述控制装置，具有作为由控制信号控制延迟时间的第一延迟装置的第一数字延迟线，并且其中上述时钟生成装置的上述第二延迟装置，具有由来自上述控制装置的上述控制信号控制延迟时间的第二数字延迟线。
14.根据权利要求11～13中的任何一项所述的时钟生成电路，其特征在于：施加于上述第一和第二延迟电路的其中一个的基准时钟的频率，与施加于上述时钟生成装置的基准时钟的频率相等。
15.根据权利要求9所述的时钟生成电路，其特征在于：还备有为调节从上述时钟生成装置输出的具有预定脉冲周期的时钟的相位的至少另一延迟电路，上述另一延迟电路，备有：锁相环装置，将所施加的基准时钟的相位与比较用的另一时钟的相位进行比较，生成具有与上述基准时钟和上述另一时钟间的相位差对应的值的控制信号，至少利用由上述控制信号控制各自的延迟时间并连接成环路状的多个第一延迟元件生成上述另一时钟，并改变上述控制信号的值，以使上述另一时钟的相位与上述基准时钟的相位一致；存储装置，存储用于设定预定延迟时间的信息；及延迟装置，具有各自提供一个由来自上述锁相环装置的上述控制信号控制延迟时间的输入的多个第二延迟元件，并根据存储在上述存储装置内的信息确定输入信号要通过的第二延迟元件的级数，以便对上述输入信号提供上述的预定延迟时间。
16.一种相位同步电路，备有：
锁相环装置，将所施加的第一基准时钟的相位与比较用的另一时钟的相位进行比较，生成具有与上述第一基准时钟和上述另一时钟间的相位差对应的值的控制信号，至少利用由上述控制信号控制各自的延迟时间并连接成环路状的多个第一延迟元件生成上述另一时钟，并改变上述控制信号的值，以使上述另一时钟的相位与上述第一基准时钟的相位一致；
存储装置，存储用于设定预定延迟时间的信息；
延迟装置，具有各自提供一个由来自上述锁相环装置的上述控制信号控制延迟时间的输入的多个第二延迟元件，并改变输入时钟信号要通过的第二延迟元件的级数，以便对上述输入时钟信号提供上述的预定延迟时间；及
相位同步装置，连接到上述存储装置，将所施加的第二基准时钟的相位与上述延迟装置的输出时钟信号的相位进行比较，并改变存储在上述存储装置内的信息，以使第二基准时钟的相位与输出时钟信号的相位一致。
17.根据权利要求16所述的相位同步电路，其特征在于：按相同的半导体工艺形成上述锁相环装置中所包含的多个第一延迟元件及上述延迟装置中所包含的多个第二延迟元件。
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