CN1216324C - 多相时钟发生电路 - Google Patents

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Abstract

一种多相时钟发生电路，包括时钟发生电路，第一分频器电路，第一时钟选择电路，第二至第n分频器电路，第二至第n时钟选择电路，和时钟选择控制部。时钟发生电路产生2n(n是正整数)个具有相同频率和不同相位的参考时钟信号。分频器电路对参考时钟信号之一进行2分频，产生彼此异相180°的时钟信号；第一时钟选择电路在各时钟信号和相应的参考时钟信号中选择一个，并输出所选信号作为时钟脉冲。每一第二至第n分频器电路对时钟脉冲分频，产生彼此异相180°的时钟信号。每一第二至第n时钟选择电路，在各时钟信号和参考时钟信号的相应之一中，选择一个，然后输出所选信号作为时钟脉冲。时钟选择控制部根据设置的分频比，控制第一至第n时钟选择电路。

Description

多相时钟发生电路
技术领域
本发明涉及用于产生多相时钟脉冲的多相时钟发生电路，特别是涉及通过对时钟信号分频，产生多相时钟信号的多相时钟发生电路。
背景技术
近来，随着因特网和各种通信网络的发展，通信业务量已急剧增加。为了适应极大的信息量，要求处理这种信息的通信设备如路由器和服务器能在半导体元件、半导体器件(芯片)或构成通信设备的单元之间实现高速互连。为实现这种高速互连，使用了高速串行传输技术，使通信LSI(大规模集成电路)中每个通道的传输速度增加到几千兆位的量级。
一般，用于这种高速串行传输的通信LSI，称为CDR(时钟数据恢复)电路(用于恢复时钟信号)，这种电路被用于恢复。
为了恢复时钟数据，必须从接收的数据中提取与数据同步的时钟，并对数据重新定时。因此，必须事先在CDR电路中准备好不同相位的多相时钟。通常，利用PLL(锁相环)电路产生这种多相时钟信号。
图12表示PLL电路的简要配置。PLL电路101基本包括参考时钟信号104，相位比较电路107，其从1/N分频器电路105接收分频输出，并互相比较它们的相位，和VCD(电压控制振荡器)110，其根据相位比较电路107来的比较结果108，改变输出信号109的频率，再送至1/N分频器电路105。当估算从相位比较电路107来的比较结果108表示的相位差时，频率变得稳定并N倍于参考时钟信号104的频率。
从PLL电路101输出的多相时钟信号112被提供至时钟恢复电路113。
高速传输用的某种通信LSI设计成能根据传输距离或应用LSI的装置的情况，切换串行数据的传输速度。例如，高速串行数据传输电路的工作频率在宽范围内切换，例如至625MHz(兆赫)，1.25GHz(千兆赫)，和2.5GHz。为了适应所要求的各种不同的传输速度，电压控制振荡器110的振荡频率必须根据多相时钟信号112的工作频率的变化而改变。
在此情况下，如果多相时钟信号112的工作频率以超高速在一个较宽的范围内变化，那么设计获得稳定性能的PLL电路101是很困难的，特别是电压控制振荡器110。
图13表示多相时钟发生电路的简要配置，这个电路被建议用来解决这个问题。与图12中相同的参考号码指示图13中的相同部分，将适当省略对它们的描述。所建议的多相时钟发生电路121，将图12中的PLL电路101的输出123输入到多相时钟分频器电路124，对该输出分频，以产生多相时钟信号125。然后多相时钟发生电路121将这个信号提供给时钟恢复电路113。
所提出的多相时钟发生电路121使电压控制振荡器110按预定的频率振荡，在用多相时钟分频器电路124分频之后，获得多相时钟信号125。
图14表示用作图13中所示多相时钟分频器电路的常规方案的第一示例。披露在日本专利公报No.2001-318731中的多相时钟发生电路141，包括第一相至第八相共8相时钟输出端1421至1428，和与输出端子相应的第一至第八D触发器电路1431至1438的串联电路。
8倍时钟发生电路144，向第一至第八D触发器电路1431至1438的时钟输入端CK提供8倍时钟信号145。8倍时钟信号145是将从第一相至第八相的8相时钟输出端1421至1428输出的时钟信号的频率乘以8而得到。
8倍时钟信号145输入至1/8分频器电路146，从1/8分频器电路146输出有原始频率的时钟信号147。
时钟信号147输入至位于上述串联电路的第一级的第一D触发器电路1431的输入端D。第一时钟信号1491从第一D触发器电路1431的输出端Q输出至第一相时钟输出端1421。这个信号也输入至第二D触发器电路1432的输入端D。
接下来，同样地，第n时钟信号149n从第nD触发器电路143n的输出端Q输出至第n相时钟输出端142n。这个信号也输入至第(n+1)D触发器电路143n+1的输入端D。
在多相时钟发生电路141中，第一至第七D触发器电路1431至1437，使时钟信号彼此间偏移一个时钟脉冲，并向下一级的D触发器电路1432至1438提供结果信号。结果是，具有所希望的频率并且彼此异相45°的第一至第八时钟信号1491至1498，从第一相至第八相8相时钟输出端1421至1428获得。
但是，所建议的这个多相时钟发生电路，需要8倍时钟发生电路144或通常需要n倍时钟发生电路144。如上所述，时钟信号的频率已大大地提升。在这种情况下，使频率再增加n倍是很困难的。
图15表示建议用来解决这一问题的另一多相时钟分频器电路。与图14中相同的参考号码指示图15中的相同部分，将适当地省略对它们的描述。披露在日本专利公报No.2001-318731中的多相时钟发生电路161，将参考时钟发生电路162输出的参考时钟信号163输入至2倍乘法器电路164，以产生双倍频的时钟信号165。
参考时钟信号163是具有与从第一相至第八相共8相时钟输出端1421至1428最终得到的信号相同频率的信号。从2倍乘法器电路164输出的时钟信号165，输入至n/4相时钟电路166。n/4相时钟电路166的值n表示相位的数目。既然是这样，由于产生的是8相时钟信号1491至1498，所以值n是8。这个电路用作2相时钟电路。
2相时钟电路166产生总计有两个相位的第一和第二时钟167和168。第二时钟168相对于第一时钟167以延迟时间输出，这个延迟时间等于8相位时钟信号1491至1498输出时的相位之间的周期(相当于45°)。
第一时钟167的状态经第一反相器169反相，第三时钟172作为后者的输出，提供给第三和第七D触发器电路1433和1437的时钟输入端CK。第二时钟168的状态经第二反向器170反相，第四时钟173作为后者的输出，提供给第四和第八D触发器电路1434和1438的时钟输入端CK。
第一时钟167在反相之前提供至第一和第五D触发器电路1431和1435的时钟输入端CK。第二时钟在反相之前提供至第二和第六D触发器电路1432和1436的时钟输入端CK。第二时钟168还输入至1/2分频器电路175进行2分频。1/2分频器电路175的输出176被提供给第一D触发器电路1431的输入端D。第一至第八D触发器电路1431至1438如图14中的多相时钟发生电路141那样串联。第一至第八时钟信号1491至1498分别从第一至第八D触发器电路1431至1438的输出端Q获得。
图15中所示的多相时钟发生电路161示例出n/4相时钟电路166的值n为“8”(8相)时的电路配置。
在这些常规技术中，存在下列问题。
问题之一是单个电路不能输出不同分频数的多相时钟。这是因为多相时钟是用移位寄存器发生的。假定移位寄存器用在图14所示的多相时钟发生电路141中。就n相时钟来说，使用1/n分频器电路进行1/n分频所得时钟必须提供至移位寄存器。
在图15所示的多相时钟发生电路161中，就n相时钟来说，要求n/4相时钟发生电路和1/2分频器电路。因此，单个电路不能输出多相时钟，而同时任意切换分频数例如2，4和8。
图16表示基于图15所示的建议而设计的多相时钟发生电路，用于在切换分频数2，4和8的同时产生多相时钟。
在多相时钟发生电路181中，备有由图15所示多相时钟发生电路161中的PLL电路所表示的参考时钟发生电路162，接着，从电路162输出的参考时钟信号输入至1/2分频器电路部182、1/4分频器电路部183和1/8分频器电路部184。
1/2分频器电路部182包括1/2分频器电路1802A，2倍乘法器电路1802B，和保留的图15中所示的电路或相应的电路。1/4分频器电路部183包括1/4分频器电路1804A，2倍乘法器电路1804B，和保留的图15中所示的电路或相应的电路。1/8分频器电路部184包括1/8分频器电路1808A，2倍乘法器电路1808B，和保留的图15中所示的电路或相应的电路。
1/2分频器电路部182，1/4分频器电路部183，和1/8分频器电路部184，分别向选择器188输出1/2分频的时钟发生电路185，1/4分频器电路频的时钟发生电路186，和1/8分频的时钟发生电路187。相数选择信号189提供至选择器188。然后选择器188选择并输出与希望的分频数相应的多相时钟信号190。
如上所述，为了在图15所示的多相时钟发生电路161中，以不同的分频数选择多相时钟中的一个，需要例如图16中所示的电路配置，结果引起电路规模尺寸的增加。
发明内容
本发明的一个目的是提供一种多相时钟发生电路，其能以相对简单的电路配置，选择多相时钟的分频比和相位。
为了达到上述目的，根据本发明的一方面提供的一种多相时钟发生电路，其中包括：
参考时钟信号发生装置，其用于产生2n个具有相同频率的参考时钟信号，这些多个参考时钟信号具有不同的相位，其中n是正整数；
第一分频装置，其用于对所述来自参考时钟信号发生装置的多个参考时钟信号之一进行2分频，以产生在分频输出条件下彼此异相180°的第一和第二时钟信号；
第一时钟选择装置，其用于从来自所述第一分频装置的第一和第二时钟信号的每一个中并从与所述第一和第二时钟信号中的每一个相对应的参考时钟信号中分别选择一个，并输出所选信号作为第一和第二时钟脉冲；
第二至第n分频装置，它们各对来自所述第一时钟选择装置至第(n-1)时钟选择装置的时钟脉冲分频，以产生在分频输出条件下彼此异相180°的第(2n-1)至第(2n+1-2)时钟信号；
第二至第n时钟选择装置，它们各从来自所述第二至第n分频装置的每一时钟信号中并从与来自所述第二至第n分频装置的所述每一时钟信号相对应的一个参考时钟信号中分别选择一个，然后输出所选的信号作为第(2n-1)至第(2n+1-2)时钟脉冲；和
时钟选择控制装置，其用于根据设置的分频数，控制所述第一至第n时钟选择装置。
根据本发明另一方面提供了一种多相时钟发生电路，其中包括：
参考时钟信号发生装置，其用于产生2n个具有相同频率的参考时钟信号，这些多个参考时钟信号具有不同的相位；
第一至第n分频装置，它们各对输入的参考时钟信号之一进行2分频，以产生在分频输出条件下彼此异相180°的第(2n-1)至(2n+1-2)时钟信号；
第一至第n时钟选择装置，它们中的每一个分别在来自所述第一至第n分频装置的每一时钟信号和与来自所述第一至第n分频装置的所述每一时钟信号相对应的一个参考时钟信号中选择一个信号，然后输出所选的信号作为第(2n-1)至(2n+1-2)时钟；和
时钟选择控制装置，其用于根据设置的分频数，控制所述第一至第n时钟选择装置。
附图说明
图1示出根据本发明的第一实施例的多相时钟发生电路的示意配置方块图；
图2A至2H示出从本发明实施例中的时钟发生电路输出的第一相至第八相时钟信号的波形图；
图3示出本发明实施例中的第一分频器电路和第一时钟选择电路的详细方块图；
图4示出本发明实施例中的第二分频器电路和第二时钟选择电路的详细方块图；
图5示出本发明实施例中的第三分频器电路和末级时钟选择电路的详细方块图；
图6示出本发明实施例中的用于控制第一和第二时钟选择电路和末级时钟选择电路中的各个开关的开关控制电路以及一个开关的方块图。
图7A至7D8示出控制根据本发明实施例的多相时钟发生电路的各个开关而输出的时钟信号的波形图；
图8示出根据本发明第二实施例的多相时钟发生电路的示意配置方块图；
图9示出第二实施例中的第一级分频器电路和配置在下一级的第一分频器电路的详细方块图；
图10示出根据本发明第三实施例的多相时钟发生电路的示意配置方块图；
图11示出第一和第二时钟选择电路和用于选择第二分频电路输出侧的第二时钟选择电路的详细方块图；
图12示出使用PLL电路的常规多相时钟发生电路的简要配置方块图；
图13示出对图12所示电路加以改进后的常规多相时钟发生电路的简要配置方块图；
图14示出常规方案的用作图13所示多相时钟分频器电路的电路第一示例的方块图；
图15示出对图14所示电路加以改进后的常规多相时钟发生电路的示意配置方块图；
图16示出使用图15所示电路产生多相时钟的多相时钟发生电路的示意配置方块图。
具体实施方式
下面，将详细说明本发明实施例。
图1示出根据本发明第一实施例的多相时钟发生电路。
像参考图16所述的电路那样，第一实施例的多相时钟发生电路201对8相时钟进行8、4和2分频。多相时钟发生电路201由下列电路组成：时钟发生电路202，其用于产生多相时钟信号；分频器电路部203，其用于对时钟发生电路202输出的时钟信号进行分频；和末级时钟选择电路204，其用于选择分频之后的时钟信号。
多相时钟发生电路201还包括时钟选择控制部270，其用于控制由分频器电路部203分频的时钟信号的选择处理。
这些部件当中，时钟发生电路202由PLL电路202a形成。分频器电路部203配置在时钟发生电路202的输出侧与末级时钟选择电路204之间。在分频器电路部203中，分频器电路211，用于选择分频器电路211输出端的时钟选择电路212，分频器电路213，用于选择分频器电路213输出端的时钟选择电路214，和分频器电路215，从时钟发生电路202的输出侧相继配置至末级时钟选择电路204。
时钟发生电路202输出第一相至第八相参考时钟信号221至228。
从时钟发生电路202输出的参考时钟信号221至228当中的参考时钟信号224至228，输入至分频器电路211，并且2相时钟信号2251和2552从分频器电路211输出。
时钟选择电路212输出由分频器电路211输入的参考时钟信号224至228和2相时钟2561和2562。
分频器电路213输出：从时钟发生电路202输入的参考时钟信号222和223，从时钟选择电路212输入的参考时钟信号224至228，和4相时钟信号2661、2662、2663和2664。
时钟选择电路214输出：从分频器电路213输入的参考时钟信号222至228，和四相时钟2671、2672、2673和2674。
时钟选择电路215输出：从时钟发生电路202输入的参考时钟信号221，从时钟选择电路214输入的参考时钟信号222至228，和8相时钟信号231至238。
分频器电路215的输出端由末级时钟选择电路204进行选择。末级时钟选择电路204将输出时钟241至248输出。本实施例中构成时钟发生电路202的电路元件，仅包括多个D触发器电路和多个反相器。因此这个配置允许高速操作。
时钟选择控制部270包括设置分频数的分频数设置部270a，其用于从n个时钟选择电路中选择和输出时钟信号。
时钟发生电路202输出第一相至第八相参考时钟信号221至228。时钟发生电路202通过例如用PLL电路202a输出第一相至第八相参考时钟信号221至228来实现。类似的电路也可不用PLL电路202a形成。
从时钟发生电路202输出的第一相参考时钟信号221没有任何变化地输入至末级时钟选择电路204。然后，末级时钟选择电路204不是选择参考时钟信号221，就是选择从分频器电路215来的第一相输出信号231，并从第一时钟输出端输出所选择的信号，作为第一输出时钟241。
第二相参考时钟信号222没有任何变化地输入至末级时钟选择电路204。然后，末级时钟选择电路204不是选择参考时钟信号222，就是选择从分频器电路215来的第二相输出信号232，并从第二时钟输出端输出所选择的信号，作为第二输出时钟242。
接着，以同样的方式，第八相参考时钟信号228没有任何变化地输入至末级时钟选择电路204。然后，末级时钟选择电路204不是选择参考时钟信号228，就是选择从分频器电路215来的第八相的输出信号238，并从第八时钟输出端输出所选择的信号，作为第八输出时钟248。
图2A至2H示出从时钟发生电路202输出的第一相至第八相时钟信号的波形。图2A示出第一相参考时钟信号221，其是用作参考的0°相位时钟信号。图2B至2H相继示出第二相至第八相参考时钟信号222至228，它们相互间异相45°，即总计为315°。时钟发生电路202的PLL电路202a和类似电路，事先将第一相至第八相参考时钟信号221至228调整到最后要得到的时钟信号(第一至第八输出时钟241至248的全部或部分)的频率。
在本实施例的多相时钟发生电路201中，当图1所示的末级时钟选择电路204选择从时钟发生电路202输出的全部第一相至第八相参考时钟信号221至228时，图1所示的8相参考时钟信号221至228没有任何变化地输出，作为第一至第八输出时钟241至248，如后面将要描述的。
与此相比，当进行1/8分频时，从时钟发生电路202输出的第一相至第八相参考时钟信号221至228中，只有一个任意信号提供给第一分频器电路211。
在1/4分频的情况下，从时钟发生电路202输出的第一相至第八相参考时钟信号221至228的两个任意信号提供给第二分频器电路213。
在1/2分频情况下，从时钟发生电路202输出的第一相至第八相中的四个任意信号提供给第三分频器电路215。
图3详细地示出分频器电路211和用于选择分频器电路211输出端的时钟选择电路212。分频器电路211由D触发器电路2511、D触发器电路2512和反相器252组成。
第七相参考时钟信号227作为上述一个任意信号，提供给D触发器电路2511和2512的时钟输入端CK。D触发器电路2512的输出端Q和反相器252的输入端连接至D触发器电路2511的输出端D。反相器252的输出端连接至D触发器电路2512的输入端D。
时钟选择电路212由开关2531和2532组成。开关2531接收第四相参考时钟信号224和从D触发器电路2511的输出端Q输出的第一2相时钟信号2551，选择它们中的一个，并将所选的信号作为二相时钟2561发送至分频器电路213。
开关2532接收第八相参考时钟信号228和从D触发器电路2512的输出端Q输出的2相时钟信号2552，选择它们中的一个，并将所选的信号作为二相第二时钟2562发送至分频器电路213。
分频器电路211用D触发器电路2511和2512和对第七相参考时钟信号227进行2分频，并将彼此异相180°的二相时钟2551和2552输出至时钟选择电路212。
图4详细地示出分频器电路213和用于选择分频器电路213输出端的时钟选择电路214。分频器电路213包括D触发器电路2611至2614和反相器262至264。
从图3中所示的时钟选择电路212输出的二相第一时钟2561，输入至D触发器电路2611和2613的时钟输入端CK。从时钟选择电路212输出的二相第二时钟2562输入至D触发器电路2612和2614的时钟输入端CK。
反相器262的输入端连接至D触发器电路2612的输出端Q。反相器262的输出端连接至D触发器电路2611的输入端D。
反相器263的输入端连接至D触发器电路2613的输出端Q。反相器263的输出端连接至D触发器电路2612的输入端D。
反相器264的输入端连接至D触发器电路2614的输出端Q。反相器264的输出端连接至D触发器电路2613和2614的输入端D。
时钟选择电路214由开关2651至2654组成。开关2651接收从图1中的时钟发生电路202输出的第二相参考时钟信号222，和从D触发器电路2611输出端Q输出的第一4相时钟信号2661，选择它们当中的一个，并将所选的信号作为四相第一时钟2671发送至分频器电路215(图1)。
开关2652接收从图1中时钟发生电路202输出的第四相位参考时钟信号224，和从D触发器电路2612的输出端Q输出的四相位第二时钟信号2662，选择它们当中的一个，并将所选的信号作为四相第二时钟2672发送至分频器电路215(图1)。
开关2653接收从图1中时钟发生电路202输出的第六相位参考时钟信号226，和从D触发器电路2613的输出端Q输出的第三4相时钟信号2663，选择它们当中的一个，并将所选的信号作为四相第三时钟2673发送至分频器电路215(图1)。
开关2654接收从图1中时钟发生电路202输出的第八相位参考时钟信号228，和从D触发器电路2614的输出端Q输出的第四4相时钟信号2664，选择它们当中的一个，并将所选的信号作为四相第四时钟2674发送至分频器电路215(图1)。
分频器电路213接收由图3中时钟选择电路212选择的彼此异相180°的二相时钟2561和2562，并对它们进行2分频，向时钟选择电路214输出彼此异相90°的四相时钟2661至2664。
图5详细地示出分频器电路215和用于选择分频器电路215输出端的末级末级时钟选择电路204。分频器电路215包括D触发器电路2711至2718和反相器272至278。
从图4中所示的时钟选择电路214输出的四相第一时钟2671，输入至D触发器电路2711和2715的时钟输入端CK。从时钟选择电路214输出的四相第二时钟2672，输入至D触发器电路2712和2716的时钟输入端CK。
同样地，从时钟选择电路214输出的四相第三时钟2673，输入至D触发器电路2713和2717的时钟输入端CK。从时钟选择电路214输出的四相第四时钟2674，输入至D触发器电路2714和2718的时钟输入端CK。
反相器272的输入端连接至D触发器电路2712的输出端Q。反相器272的输出端连接至D触发器电路2711的输入端D。反相器273的输入端连接至D触发器电路2713的输出端Q。反相器273的输出端连接至D触发器电路2712的输入端D。使用的其余反相器同上。但是，注意，反相器278的输入端连接至D触发器电路2718的输出端Q，而反相器278的输出端连接至D触发器电路2717和2718的输入端D。
末级时钟选择电路204由开关2791至2798组成。
开关2791接收从图1中的时钟发生电路202输出的第一相参考时钟信号221和从D触发器电路2711的输出端Q输出的第一8相时钟信号231，选择它们当中的一个，并将所选的信号作为第一输出时钟241，输出至第一输出端281。
开关2792接收从图1中的时钟发生电路202输出的第二相参考时钟信号222和从D触发器电路2712的输出端Q输出的第二8相时钟信号231，选择它们当中的一个，并将所选的信号作为第二输出时钟242，输出至第二输出端282。
继续下去，以与上述相同的方式，开关2798接收从图1中的时钟发生电路202输出的第八相参考时钟信号228和从D触发器电路2718的输出端Q输出的第八8相时钟信号238，选择它们当中的一个，并将所选的信号作为第八输出时钟248，输出至第八输出端288。
分频器电路215接收由图4时钟选择电路214选择的彼此异相90°的四相时钟2671至2674，并对它们进行2分频，向末级时钟选择电路204输出彼此异相45°的8相时钟231至238。
图6示出控制第一时钟选择电路和末级时钟选择电路中各个开关的开关控制电路300，以及一个开关。下面将代表性地描述开关2531和开关控制电路300。
时钟选择电路212和214和末级时钟选择电路204中的其余开关2532、2651至2654和开关2791至2798，都与开关2531有相同的电路配置。因此，将省略对这些电路的图解和描述。
开关2531包括2输入NAND(“与非”)电路301至303。
2输入NAND电路301的第一输入端接收从图2中时钟发生电路202输出的第四相参考时钟信号224。2输入NAND电路302的第一输入端接收第一2相时钟信号2551。开关ON/OFF控制信号311和312基于从时钟选择电路270来的指令，从开关控制电路300，提供给2输入NAND电路301和302的第二输入端。
从2输入NAND电路301和302的输出，输入至2输入NAND电路303。从2输入NAND电路303输出二相第一时钟2561。
当输出第四相参考时钟信号224作为二相的第一时钟2561时，开关控制电路300设置开关ON/OFF控制信号311为高电平，设置另一开关ON/OFF控制信号312为低电平。与此相反，当第一2相时钟信号2551被输出作为第一2相时钟2561时，设置开关ON/OFF控制信号312为高电平，设置开关ON/OFF控制信号311为低电平。
当时钟被停止，也就是说既没有第四相参考时钟信号224，也没有第一2相时钟信号2551输出至2561时，同时设置开关ON/OFF控制信号311和312为低电平。在这种情况下，至2561的时钟停止并保持低电平。
一对ON/OFF控制信号(未示)提供至开关控制电路300，用于时钟选择电路212和214和末级时钟选择电路204中其余每个开关2532、2651至2654和2791至2798。这使得能从多相时钟发生电路201输出各种不同的多相时钟。除此以外，如果各个开关控制电路以相同的方式操作，它们就能集成为单个电路。
图7A至7D8示出当本实施例的多相时钟发生电路进行1/8分频时，时钟信号的输出波形。图7A示出参考时钟信号221至228。图7B1和7B2示出由1/2分频得到的时钟信号2551和2552。图7C1和7C4示出由1/4分频得到的时钟信号2661至2664。图7D1和7D8示出由1/8分频得到的时钟信号231和238。
当要进行一分频时，图1中所示的末级时钟选择电路204受到控制，以选择从图1中时钟发生电路202输出的信号221至228。然后，这些信号输出至输出端281至288。结果，得到图2中所示的参考时钟信号221至228，它们彼此异相45°。
在进行一分频时，时钟选择电路212和214能停止要提供给分频器电路213和215的时钟。这能节省功率消耗。
考虑下一1/2分频。为了进行1/2分频，时钟选择电路214的开关2651至2654受到控制，以选择从时钟发生电路202输出的四种参考时钟信号222、224、226和228。这些信号作为四相第一至第四时钟2671至2674输入至分频器电路215。
由1/2分频得到的时钟信号231至238通过末级时钟选择电路204的开关2791至2798进行选择，输出至输出端281至288。用这种操作，对从时钟发生电路202输出的参考时钟信号进行2分频，以得到彼此异相45°的8相时钟。
在进行1/2分频时，功率消耗能通过切断本操作不使用的电路部件的时钟而节省。在这种情况下，为了节省功率消耗，时钟选择电路212停止要提供给分频器电路213的时钟。
下面考虑1/4分频。为了进行1/4分频，时钟选择电路212的开关2531和2532受到控制，以选择从时钟发生电路202输出的两种参考时钟信号224和228。然后，这些信号作为二相第一至第二时钟2561和2562输入至分频器电路213。
除此之外，时钟选择电路214中的开关2651至2654受到控制，以选择从分频器电路213输出的4相时钟信号2661、2662、2663和2664。然后，这些信号作为四相第一至第四时钟2671至2674输入至分频器电路215。
由上述时钟分频得到的时钟信号231至238，通过末级时钟选择电路204的开关2791至2798进行选择，并输出至输出端281至288。用这种操作，对从时钟发生电路202输出的参考时钟信号进行4分频，以得到彼此异相45°的8相时钟。
考虑下一1/8分频。
为了进行1/8分频，开关控制可这样进行，即从分频器电路211开始，分频相继通过分频器电路进行，最终的分频输出通过时钟选择电路212和214以及末级时钟选择电路204来选择。用这样操作，异相180°的1/2分频通过分频器电路211获得。分频器电路213进一步对这些输出进行2分频，以获得彼此异相90°的1/4分频。最后，分频器电路215进一步对输出进行2分频，以获得到彼此异相45°的1/8分频。这就能从第一至第八输出端281至288输出彼此异相45°的1/8分频的时钟信号，如图7D1至7D8所示。
同样在这种情况下，因为时钟选择电路212只选择从图1中的时钟发生电路202输出的第一相至第八相参考时钟信号221至228中的一个时钟信号(本实施例为第七参考时钟信号227)，所以与分频器电路211选择全部第一相至第八相参考时钟信号221至228的情况相比，能够节省功率损耗。
如果有必要变化本实施例的多相时钟发生电路201中从第一至第八输出端281至288输出的1/8分频的时钟信号的相位，则分频器电路211选择和接收参考时钟信号221至228中所希望的一个，作为用于选择输入的参考。
时钟发生电路202可包括参考时钟信号选择部202b，其用于任意选择首先输入的参考时钟信号。这种配置与多相时钟发生电路包括处理全部参考时钟的电路部件的情况相比，能够容易地设置所希望的相位，并使电路规模和功率消耗减小。
另外，时钟选择控制部270可包括时钟停止部270b，其用于停止至少一些输入到分频不需要的电路部件的时钟。使得能够停止至少一些输入至根据分频数设置部270a设置的分频数不使用的分频装置的时钟。因此，可进一步节省功率消耗。
下面，将参考图8，描述根据第二实施例的多相时钟发生电路。
与图1中相同的参考号码表示图8中相同的部件，将适当地省略对它们的描述。在第二实施例的多相时钟发生电路中，分频器电路402配置在分频器电路211与时钟发生电路202之间。
图9详细示出分频器电路402和配置在分频器电路402的输出级的分频器电路211。分频器电路402包括D触发器电路411和反相器412。从图8中的时钟发生电路202输出的第五相参考时钟信号225，输入至D触发器电路411的时钟输入端CK。
从D触发器电路411的输出端Q输出的时钟信号413，通过反相器412输入至D触发器电路411的输入端D。这个信号也输入至D触发器电路2511和2512的时钟输入端CK。
在前面的实施例中，分频器电路211接收从图1中的时钟发生电路202来的第七相参考时钟信号227。与此相比，在第二实施例中，分频器电路211接收作为从分频器电路402输出的时钟信号413。如上所述，因为分频器电路402处在多相时钟发生电路401的第一级，所以在第一级被2分频的时钟信号进一步由分频器电路211和后面的分频器电路进行分频。与图1中所示的第一实施例相比，这使得分频数能够增加。
下面，将参考图10，描述根据第三实施例的多相时钟发生电路。与图1中相同的参考号码表示图10中相同的部件，将适当地省略对它们的描述。在第三实施例的多相时钟发生电路501中，在时钟选择电路211与时钟选择电路214之间的分频器电路213A具有比图1和4中的分频器电路213更复杂的电路结构。
图11详细地示出分频器电路213，分频器电路213A，和选择分频器电路213A的输出端的时钟选择电路214。分频器电路213A包括D触发器电路5111至5117和反相器512至517。
从时钟选择电路212输出的二相时钟2561输入至D触发器电路5111、5114和5115的时钟输入端CK。从时钟选择电路212输出的二相第二时钟2562，输入至D触发器电路5112、5113、5116和5117。
反相器512的输入端连接至D触发器电路5112的输出端Q。反相器512的输出端连接至D触发器电路5111的输入端D。
反相器513的输入端连接至D触发器电路5113的输出端Q。反相器513的输出端连接至D触发器电路5112的输入端D。接下去，以相同的方式，反相器517的输入端连接至D触发器电路5117的输出端Q。反相器517的输出端连接至D触发器电路5116和5117的输入端D。
时钟选择电路214的开关2651接收从图10的时钟发生电路202输出的第二相参考时钟信号222和从D触发器电路5111的输出端Q输出的第一4相时钟信号5211，选择它们当中之一，并将所选的信号作为四相第一时钟2671发送至分频器电路215(图10)。
开关2652接收从图10中时钟发生电路202输出的第四相参考时钟信号224和从D触发器电路5113的输出端Q输出的第二4相时钟信号5212，选择它们当中的一个，并将所选的信号作为四相的第二时钟2672发送至分频器电路215(图10)。
开关2653接收从图10中时钟发生电路202输出的第六相参考时钟信号226和从D触发器电路5115的输出端Q输出的第三4相时钟信号5213，选择它们当中的一个，并将所选的信号作为四相的第三时钟2673发送至分频器电路215(图10)。
开关2654接收从图10中时钟发生电路202输出的第八相参考时钟信号228和从D触发器电路5117的输出端Q输出的第四4相时钟信号5214，选择它们当中的一个，并将所选的信号作为四相的第四时钟2674发送至分频器电路215(图10)。
如上所述，在第三实施例的多相时钟发生电路中，分频器电路213A中D触发器电路的数目是七个，其比图1和4中分频器电路213的D触发器电路数多三个。
在上述第一实施例中，捕获从D触发器电路261输出的数据，也就是利用其他的时钟输入，以从时钟选择电路212输出的二相时钟2561和2562之一，再次捕获输出的数据，是困难的。这是因为当分频器电路在高至GHz或更高频率操作时，时钟之间的周期间隔变得很短。
因此，在第三实施例中，如图11所示，第四4相时钟信号5214作为从D触发器电路5117的输出数据，再次以与输入至D触发器电路5117的二相时钟2562相同的时钟被D触发器电路5116捕获。这提供一种允许高速操作的操作速度空间范围。
因此，第三实施例的多相时钟发生电路501，能进行高至GHz或更高频率的锁定分频。
在本实施例中，分频器电路211选择第七相参考时钟信号227。但是，用于选择第一相至第八相参考时钟信号221至228中的一个所希望的相位的开关电路，可配置在时钟发生电路202与分频器电路211之间。这适用于第二实施例中在时钟发生电路202与第一级分频器电路402之间的配置。
第一至第三实施例举例说明的情况是，时钟发生电路202产生第一相至第八相参考时钟信号221至228(2n中的n数值是3)。但是很明显，n的数值可以取不同于上述的任意整数值。
如上面已经描述的，根据本发明，能获得如下效果。
参考时钟信号发生装置产生2n(n是正整数)个参考时钟信号，其具有不同相位和相同的用作参考频率的频率。第一分频器电路装置接收参考时钟中的一个，并对它进行2分频，以产生两种不同的彼此异相180°的时钟信号。这些时钟信号输入至第一时钟选择电路，它不是选择输入时钟信号中的一个，就是选择参考时钟中相对应的一个。
第二分频器电路装置对每一选择的时钟信号对进行2分频，类似于第一分频器电路装置，产生两种不同的彼此异相180°的时钟信号。第二时钟选择装置不是选择这些输入时钟信号中的一个，就是选择参考时钟中的相对应的一个。接下去，以相同的方式，在这个电路配置中，分频和时钟选择，采用相应于几何级数中的n级的倍数进行。时钟选择控制装置控制每一时钟选择装置，以选择参考时钟或根据要求的分频比进行分频之后的时钟。
本发明包括：参考时钟信号发生装置，其用于产生2n(n是正整数)个具有相同频率和不同相位的参考时钟信号；第一至第n分频器电路装置，它们各对输入参考时钟信号和一个时钟当中的一个进行分频，以产生第(2n-1-1)至第(2n+1-2)(n为等于或大于1的正整数)个在分频输出条件下彼此异相180°的时钟信号；第一至第n时钟选择装置，它们每一个，不是选择从第一至第n分频器电路装置(211、213、215)来的时钟信号当中的一个，就是选择参考时钟信号中相对应的一个，并输出所选的信号，作为第(2n-1-1)至第(2n+1-2)时钟信号当中的一个；和时钟选择控制装置，其用于根据设置的分频比，控制第一至第n时钟选择装置。
用这种配置，具有所希望的分频比的时钟信号，可从末级时钟选择装置得到，具有所希望的相位的时钟信号，可从所得到的时钟信号中选择。时钟选择控制装置控制每一时钟选择装置，不是选择参考时钟信号，就是选择根据所要求的分频比进行分频之后的时钟。因此，，可从末级时钟选择装置得到具有所希望分频比的时钟信号，可从所得到的时钟信号中选择具有所希望相位的时钟信号。
除此之外，根据本发明，因为第一级分频装置选择一个参考时钟，并且电路的配置以几何级数方式进行扩展，所以能实现没有任何不必要的部件的单一电路配置。这有助于电路规模和功率消耗的减小。
当PLL电路用于产生参考时钟信号时，所希望的时钟信号能通过分频得到，而没有任何必要去调整电压控制振荡器。这有利于PLL电路的设计。
根据本发明，参考时钟信号发生装置产生2n(n是正整数)个具有相同频率和不同相位的参考时钟信号，并将参考时钟信号当中的一个输入第一级分频装置，对时钟进行2分频。通过1/2发频得到的时钟信号输入至第一分频装置，对每一信号进行2分频，以产生两种不同的彼此异相180°的时钟信号。这些时钟信号输入至第一时钟选择装置，该装置依次地不是选择时钟信号中的一个，就是选择参考时钟信号中的相对应的一个。
类似于第一分频装置，第二分频装置基于每一信号对两个所选的时钟信号当中的每一个进行2分频，以产生两种不同的异相180°的时钟信号。然后，第二时钟选择装置不是选择这些时钟信号中的一个，就是选择参考时钟信号中的相对应的一个。接下去，以相同的方式，在这种电路配置中，分频和时钟的选择采用几何级数中相应于n级的倍数进行。
时钟选择控制装置控制每一时钟选择装置，不是选择参考时钟信号，就是选择根据所要求的分频比分频之后的时钟。用这种操作，具有所希望的分频比的时钟信号可从末级时钟选择装置得到，具有所希望的相位的时钟信号可从所得到的时钟信号中进行选择。
除此之外，根据本发明，因为在第一级分频装置之后的电路配置可用几何级数的方式进行扩展，所以可以实现没有任何不必要部件的简单的电路配置。
还有，因为第一级分频装置配置在第一分频装置之前，所以通过对参考时钟信号进行2分频得到的时钟信号被输入至第一级分频装置。这能够容易地提高分频数。
根据本发明，电路即第一至第(2n+1-2)(n为正整数)分频装置和第一级分频装置由D触发器电路和反相器构成。这种配置能提高电路操作的速度。
随着时钟速度上升和时钟周期缩短，捕获从D触发器电路输出的数据，也就是利用其他的时钟输入，以给定的时钟捕获输出数据，变得很困难。因此，在本发明中，通过逐组地增加D触发器电路的数目来实现高速处理。
更详细地说，多相时钟发生电路是这样设计的，作为从构成分频装置的多个D触发器电路中的预定D触发器电路输出的数据，时钟信号被构成分频装置的多个D触发器电路中的另一D触发器电路，用与输入至预定D触发器电路相同的时钟再次捕获。这能加速在多相时钟发生电路中处理的参考时钟。
根据本发明，每一分频装置是通过以几何级数形式的电路配置形成的，以节省功率消耗。如果本发明进一步包括时钟停止装置，其至少停止对于按所要求的分频比不用于操作的电路部分的时钟输入，这样就能进一步节省功率消耗。时钟停止装置停止对于按时钟选择控制装置设置的分频数不需要使用的分频装置的时钟输入。
另外，根据本发明，因为参考时钟信号发生装置是由PLL电路形成的，所以输出参考时钟的频率容易改变。通过任意选择要输入至第一分频装置和第一级分频装置的参考时钟信号，能为输出时钟设置所希望的相位。更详细地说，如果本发明包括参考时钟信号选择装置，用来任意选择首先输入的参考时钟信号，就能设置所希望的相位，与本发明包括处理所有相位参考时钟的电路部分的情况相比，能实现电路规模和功率消耗的减小。

Claims (11)

1.一种多相时钟发生电路，其特征在于包括：
参考时钟信号发生装置(202)，其用于产生2n个具有相同频率的参考时钟信号，这些多个参考时钟信号具有不同的相位，其中n是正整数；
第一分频装置(211)，其用于对所述来自参考时钟信号发生装置(202)的多个参考时钟信号之一进行2分频，以产生在分频输出条件下彼此异相180°的第一和第二时钟信号；
第一时钟选择装置(212)，其用于从来自所述第一分频装置(211)的第一和第二时钟信号的每一个中并从与所述第一和第二时钟信号中的每一个相对应的参考时钟信号中分别选择一个，并输出所选信号作为第一和第二时钟脉冲；
第二至第n分频装置(213、215)，它们各对来自所述第一时钟选择装置(212)至第n-1时钟选择装置的时钟脉冲分频，以产生在分频输出条件下彼此异相180°的第2n-1至第2n+1-2时钟信号；
第二至第n时钟选择装置(214、204)，它们各从来自所述第二至第n分频装置(213、215)的每一时钟信号中并从与来自所述第二至第n分频装置(213、215)的所述每一时钟信号相对应的一个参考时钟信号中分别选择一个，然后输出所选的信号作为第2n-1至第2n+1-2时钟脉冲；和
时钟选择控制装置(270)，其用于根据设置的分频数，控制所述第一至第n时钟选择装置(212、214、204)。
2.根据权利要求1所述的电路，其特征在于：
所述时钟选择控制装置(270)包括分频数设置装置(270a)，其用于设置从预定的时钟选择装置输出的时钟信号的分频数。
3.根据权利要求1所述的电路，其特征在于：
所述电路进一步包括第一级分频装置(402)，其用于从多个参考时钟信号中的任何一个中产生一时钟信号；和
所述第一分频装置(211)通过对产生的时钟信号进行2分频，产生彼此异相180°的第一和第二时钟信号。
4.根据权利要求1所述的电路，其特征在于：
所述第一至第n分频装置(211、213、215)中的每一个包括D触发器电路(2511、2512、2611、2612、2613、2614、2711、2712、2713、2714、2715、2716、2717、2718)和反相器(252、262、263、264、272、273、274、275、276、277、278)。
5.根据权利要求4所述的电路，其特征在于：D触发器电路的预定D触发器电路的输出端(Q)与形成同一所述分频装置的另一D触发器电路的输入端(D)连接。
6.根据权利要求5所述的电路，其特征在于：从预定的D触发器电路输出的时钟信号和输入至另一D触发器电路的时钟信号，有相同的定时。
7.根据权利要求1所述的电路，其特征在于：进一步包括时钟停止装置(270b)，其用于停止向不在使用中的所述第一至第n时钟选择装置输入脉冲。
8.根据权利要求3所述的电路，其特征在于：所述第一级分频装置(402)包括：
D触发器电路(411)；和
反相器(412)。
9.根据权利要求1所述的电路，其特征在于：所述参考时钟信号发生装置(202)包括锁相环电路(202a)。
10.根据权利要求1所述的电路，其特征在于：进一步包括参考时钟信号选择装置(202b)，其用于从多个参考时钟信号中选择任一个输入至所述第一分频装置(211)的参考时钟信号。
11.根据权利要求3所述的电路，其特征在于：进一步包括参考时钟信号选择装置(202b)，其用于从多个参考时钟信号中选择任一个输入至所述第一级分频装置(402)的参考时钟信号。
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