JP2001318731A - 多相クロック発生回路 - Google Patents
多相クロック発生回路Info
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Abstract
(57)【要約】
【課題】多数の遅延素子を使用せずに基準クロックの周
波数を低くして、簡単な回路で実装面積を縮小し、安価
に提供できる多相クロック発生回路を提供すること。 【解決手段】ｎ相の多相クロックの周波数（ｆｏ）に等
しい基準クロックを発生する基準クロック発生回路１０
１と、基準クロックを２逓倍して２逓倍クロックを発生
する２逓倍回路１０２と、２逓倍クロックからｎ／４相
クロックを作成するｎ／４相クロック発生回路１０３
と、ｎ／４相クロックを反転するインバータ１０７、１
０８と、ｎ／４相クロックを２分周してシフトレジスタ
に出力する２分周回路１０４とを備え、ｎ／４相クロッ
クの第１相クロックとそれをＴ／ｎ遅延した第２相クロ
ックとインバータで反転したｎ／４相クロックとにより
シフトレジスタをクロックすることにより多相クロック
を発生する。
波数を低くして、簡単な回路で実装面積を縮小し、安価
に提供できる多相クロック発生回路を提供すること。 【解決手段】ｎ相の多相クロックの周波数（ｆｏ）に等
しい基準クロックを発生する基準クロック発生回路１０
１と、基準クロックを２逓倍して２逓倍クロックを発生
する２逓倍回路１０２と、２逓倍クロックからｎ／４相
クロックを作成するｎ／４相クロック発生回路１０３
と、ｎ／４相クロックを反転するインバータ１０７、１
０８と、ｎ／４相クロックを２分周してシフトレジスタ
に出力する２分周回路１０４とを備え、ｎ／４相クロッ
クの第１相クロックとそれをＴ／ｎ遅延した第２相クロ
ックとインバータで反転したｎ／４相クロックとにより
シフトレジスタをクロックすることにより多相クロック
を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には多相ク
ロック発生回路に関し、詳しくは高速の多相クロックを
発生するようにした多相クロック発生回路に関する。
ロック発生回路に関し、詳しくは高速の多相クロックを
発生するようにした多相クロック発生回路に関する。
【０００２】
【従来の技術】従来、この種の多相クロック発生回路と
しては、特開昭６１−２０４２０号公報に記載された遅
延素子を利用した多相クロック発生回路が開示され、ま
た、特開昭６３−１２２３１１号公報に記載されたシフ
トレジスタを使用した多相クロック発生回路が知られて
いる。
しては、特開昭６１−２０４２０号公報に記載された遅
延素子を利用した多相クロック発生回路が開示され、ま
た、特開昭６３−１２２３１１号公報に記載されたシフ
トレジスタを使用した多相クロック発生回路が知られて
いる。
【０００３】図５を参照して、上記従来の遅延素子を利
用した多相クロック発生回路を説明する。図５におい
て、基準クロック発生回路５０１からの基準クロックｆ
ｏを複数の直列に接続された遅延素子５０２〜５０８を
通して多相クロックを出力するようにしたものである。
この方法によると、各遅延素子５０２〜５０８の接続点
からクロック出力をとることにより多相クロックを出力
することができる。
用した多相クロック発生回路を説明する。図５におい
て、基準クロック発生回路５０１からの基準クロックｆ
ｏを複数の直列に接続された遅延素子５０２〜５０８を
通して多相クロックを出力するようにしたものである。
この方法によると、各遅延素子５０２〜５０８の接続点
からクロック出力をとることにより多相クロックを出力
することができる。
【０００４】次に、図６を参照して、上記従来のシフト
レジスタを使用した多相クロック発生回路を説明する。
図６において、複数のＤ型フリップフロップ（以下、Ｄ
−ＦＦと呼称する）６０３〜６１０を直列に接続し、ｎ
（ｎは整数、以下同じ）逓倍クロック発生回路６０１か
らｎ逓倍されたクロックを各Ｄ−ＦＦ６０３〜６１０に
供給し、またｎ逓倍されたクロックを１／ｎ分周回路６
０２でｎ分周して最初のＤ−ＦＦ６０３のＤ入力に供給
するよう構成される。従って、各Ｄ−ＦＦ６０３〜６１
０の出力から各相のクロックを出力するようにしておけ
ば、１／ｎ分周回路６０２からの１クロック出力毎にシ
フトレジスタ６１３（Ｄ−ＦＦ６０３〜６１０で構成さ
れる）から多相のクロックを出力することができる。し
かし、この場合、シフトレジスタ６１３に供給するクロ
ックは、ｎ相クロックの場合、ｎ逓倍されたクロックを
供給する必要がある。
レジスタを使用した多相クロック発生回路を説明する。
図６において、複数のＤ型フリップフロップ（以下、Ｄ
−ＦＦと呼称する）６０３〜６１０を直列に接続し、ｎ
（ｎは整数、以下同じ）逓倍クロック発生回路６０１か
らｎ逓倍されたクロックを各Ｄ−ＦＦ６０３〜６１０に
供給し、またｎ逓倍されたクロックを１／ｎ分周回路６
０２でｎ分周して最初のＤ−ＦＦ６０３のＤ入力に供給
するよう構成される。従って、各Ｄ−ＦＦ６０３〜６１
０の出力から各相のクロックを出力するようにしておけ
ば、１／ｎ分周回路６０２からの１クロック出力毎にシ
フトレジスタ６１３（Ｄ−ＦＦ６０３〜６１０で構成さ
れる）から多相のクロックを出力することができる。し
かし、この場合、シフトレジスタ６１３に供給するクロ
ックは、ｎ相クロックの場合、ｎ逓倍されたクロックを
供給する必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の最初の多相クロック発生回路においては、遅延素子
を利用しているため、遅延素子は相数に相当する個数が
必要であり、反転クロックを使用しても必要とする相数
の半分の個数の遅延素子が必要となる。さらに遅延素子
固有の遅延時間のばらつきや温度特性による遅延量の変
化により多相クロックの相間の遅延時間にばらつきが生
じたり、また必要とする相数分の遅延素子を設けた結
果、遅延素子の個数が増えることによる実装面積の拡大
やコストアップになるという問題があった。
来の最初の多相クロック発生回路においては、遅延素子
を利用しているため、遅延素子は相数に相当する個数が
必要であり、反転クロックを使用しても必要とする相数
の半分の個数の遅延素子が必要となる。さらに遅延素子
固有の遅延時間のばらつきや温度特性による遅延量の変
化により多相クロックの相間の遅延時間にばらつきが生
じたり、また必要とする相数分の遅延素子を設けた結
果、遅延素子の個数が増えることによる実装面積の拡大
やコストアップになるという問題があった。
【０００６】次の、シフトレジスタを使用した多相クロ
ック発生回路においては、ｎ相クロックを実現するため
には、ｎ逓倍したクロックが必要となる。しかし、求め
られる多相クロックの周波数は高く、更に相数が大きい
場合、必然的にシフトレジスタに入力するクロックが高
速となり、このクロックの高速化を実現するには発振回
路の高速化はもちろん、回路を構成するディスクリート
部品や半導体のプロセスの高速化が求められ、素子の高
速化が実現できない場合があったり、高速化のためコス
トアップになるという問題があった。
ック発生回路においては、ｎ相クロックを実現するため
には、ｎ逓倍したクロックが必要となる。しかし、求め
られる多相クロックの周波数は高く、更に相数が大きい
場合、必然的にシフトレジスタに入力するクロックが高
速となり、このクロックの高速化を実現するには発振回
路の高速化はもちろん、回路を構成するディスクリート
部品や半導体のプロセスの高速化が求められ、素子の高
速化が実現できない場合があったり、高速化のためコス
トアップになるという問題があった。
【０００７】本発明は、上記従来の問題を解決するため
になされたもので、遅延時間のばらつきがなく、基準ク
ロックの周波数が低くし、多数の遅延素子を使用せずに
回路を簡単にして、実装面積を縮小し、安価に提供する
ことができる多相クロック発生回路を提供するものであ
る。
になされたもので、遅延時間のばらつきがなく、基準ク
ロックの周波数が低くし、多数の遅延素子を使用せずに
回路を簡単にして、実装面積を縮小し、安価に提供する
ことができる多相クロック発生回路を提供するものであ
る。
【０００８】
【課題を解決するための手段】本発明における多相クロ
ック発生回路は、ｎ（ｎは整数）相の多相クロックの周
波数（ｆｏ）に等しい基準クロックを発生する基準クロ
ック発生回路と、前記基準クロック発生回路から出力し
た基準クロックを２逓倍して２逓倍クロックを発生する
２逓倍回路と、前記２逓倍回路から出力した２逓倍クロ
ックからｎ／４相クロックを作成するｎ／４相クロック
発生回路と、前記ｎ／４相クロック発生回路から発生し
たｎ／４相クロックを反転するインバータと、前記ｎ／
４相クロック発生回路の出力をｎ／４分周してシフトレ
ジスタに出力するｎ／４分周回路とを備え、前記ｎ／４
相クロック発生回路から発生したｎ／４相クロックの第
２相クロックは第１相クロックよりＴ／ｎ遅延し、前記
第１相クロックと前記第２相クロックと前記インバータ
で反転したｎ／４相クロックとにより前記シフトレジス
タをクロックすることにより多相クロックを発生すると
いう構成を有している。この構成により、基準クロック
が所望の多相クロックの周波数の２倍ですみ、基準クロ
ック発生回路の発振器の周波数を低減し、周辺素子の高
速化が避けられ、シフトレジスタのクロックの相数を減
少して回路を簡略化することができる。
ック発生回路は、ｎ（ｎは整数）相の多相クロックの周
波数（ｆｏ）に等しい基準クロックを発生する基準クロ
ック発生回路と、前記基準クロック発生回路から出力し
た基準クロックを２逓倍して２逓倍クロックを発生する
２逓倍回路と、前記２逓倍回路から出力した２逓倍クロ
ックからｎ／４相クロックを作成するｎ／４相クロック
発生回路と、前記ｎ／４相クロック発生回路から発生し
たｎ／４相クロックを反転するインバータと、前記ｎ／
４相クロック発生回路の出力をｎ／４分周してシフトレ
ジスタに出力するｎ／４分周回路とを備え、前記ｎ／４
相クロック発生回路から発生したｎ／４相クロックの第
２相クロックは第１相クロックよりＴ／ｎ遅延し、前記
第１相クロックと前記第２相クロックと前記インバータ
で反転したｎ／４相クロックとにより前記シフトレジス
タをクロックすることにより多相クロックを発生すると
いう構成を有している。この構成により、基準クロック
が所望の多相クロックの周波数の２倍ですみ、基準クロ
ック発生回路の発振器の周波数を低減し、周辺素子の高
速化が避けられ、シフトレジスタのクロックの相数を減
少して回路を簡略化することができる。
【０００９】本発明における多相クロック発生回路は、
ｎ相の多相クロック周波数（ｆｏ）の２倍周波数（２ｆ
ｏ）に等しい基準クロックを発生する基準クロック発生
回路と、前記基準クロック発生回路から出力した基準ク
ロックからｎ／４相クロックを作成するｎ／４相クロッ
ク発生回路と、前記ｎ／４相クロック発生回路から発生
したｎ／４相クロックを反転するインバータと、前記ｎ
／４相クロック発生回路の出力をｎ／４分周してシフト
レジスタに出力するｎ／４分周回路とを備え、前記ｎ／
４相クロック発生回路から発生したｎ／４相クロックの
第２相クロックは第１相クロックよりＴ／ｎ遅延し、前
記第１相クロックと前記第２相クロックと前記インバー
タで反転したｎ／４相クロックとにより前記シフトレジ
スタをクロックすることにより多相クロックを発生する
という構成を有している。この構成により、２逓倍回路
を省略したため、回路構成を簡略化することができる。
ｎ相の多相クロック周波数（ｆｏ）の２倍周波数（２ｆ
ｏ）に等しい基準クロックを発生する基準クロック発生
回路と、前記基準クロック発生回路から出力した基準ク
ロックからｎ／４相クロックを作成するｎ／４相クロッ
ク発生回路と、前記ｎ／４相クロック発生回路から発生
したｎ／４相クロックを反転するインバータと、前記ｎ
／４相クロック発生回路の出力をｎ／４分周してシフト
レジスタに出力するｎ／４分周回路とを備え、前記ｎ／
４相クロック発生回路から発生したｎ／４相クロックの
第２相クロックは第１相クロックよりＴ／ｎ遅延し、前
記第１相クロックと前記第２相クロックと前記インバー
タで反転したｎ／４相クロックとにより前記シフトレジ
スタをクロックすることにより多相クロックを発生する
という構成を有している。この構成により、２逓倍回路
を省略したため、回路構成を簡略化することができる。
【００１０】本発明における多相クロック発生回路は、
前記シフトレジスタを構成するフリップフロップの正転
出力と反転出力とから多相クロックを出力するという構
成を有している。この構成により、シフトレジスタの個
数を半減させ、回路規模を縮小することができる。
前記シフトレジスタを構成するフリップフロップの正転
出力と反転出力とから多相クロックを出力するという構
成を有している。この構成により、シフトレジスタの個
数を半減させ、回路規模を縮小することができる。
【００１１】本発明における多相クロック発生回路は、
前記ｎ／４相クロック発生回路に代わり遅延素子を備
え、前記遅延素子から前記第１相クロックよりＴ／ｎ遅
延した第２相クロックを発生するという構成を有してい
る。この構成により、ｎ／４相クロック発生回路を遅延
素子に替えて回路を簡略化することができる。
前記ｎ／４相クロック発生回路に代わり遅延素子を備
え、前記遅延素子から前記第１相クロックよりＴ／ｎ遅
延した第２相クロックを発生するという構成を有してい
る。この構成により、ｎ／４相クロック発生回路を遅延
素子に替えて回路を簡略化することができる。
【００１２】本発明における多相クロック発生回路は、
前記遅延素子をディスクリート半導体で構成するという
構成を有している。この構成により、ディスクリート半
導体の遅延を利用することにより、通常の遅延素子より
遅延量の微少設定および温度差による変動幅の縮小が可
能となる。
前記遅延素子をディスクリート半導体で構成するという
構成を有している。この構成により、ディスクリート半
導体の遅延を利用することにより、通常の遅延素子より
遅延量の微少設定および温度差による変動幅の縮小が可
能となる。
【００１３】本発明における多相クロック発生回路は、
前記遅延素子をモノリシック半導体で構成するという構
成を有している。この構成により、他の回路と同一の半
導体上で構成することができワンチップ化が可能とな
る。
前記遅延素子をモノリシック半導体で構成するという構
成を有している。この構成により、他の回路と同一の半
導体上で構成することができワンチップ化が可能とな
る。
【００１４】本発明における多相クロック発生回路は、
前記遅延素子をハイブリッド半導体で構成するという構
成を有している。この構成により、遅延量の問題等によ
りモノリシック半導体で構成できない場合、ハイブリッ
ド半導体上で遅延素子を構成することによりワンチップ
化が可能となる。
前記遅延素子をハイブリッド半導体で構成するという構
成を有している。この構成により、遅延量の問題等によ
りモノリシック半導体で構成できない場合、ハイブリッ
ド半導体上で遅延素子を構成することによりワンチップ
化が可能となる。
【００１５】本発明における多相クロック発生回路は、
前記遅延素子をプリント基板上で構成するという構成を
有している。この構成により、遅延素子をプリント基板
上でのマイクロストリップ線路等で構成することによ
り、遅延素子を削減することができる。
前記遅延素子をプリント基板上で構成するという構成を
有している。この構成により、遅延素子をプリント基板
上でのマイクロストリップ線路等で構成することによ
り、遅延素子を削減することができる。
【００１６】
【発明の実施の形態】以下、図１ないし図４に基づき、
本発明の第１乃至第４の実施の形態を詳細に説明する。
まず、図１を参照して、本発明の第１の実施の形態にお
ける多相クロック発生回路について説明する。図１にお
いて、複数のＤ型フリップフロップ（以下、Ｄ−ＦＦと
呼称する）１１１〜１１８を直列に接続してシフトレジ
スタ１２１（Ｄ−ＦＦ１１１〜１１８で構成される）を
構成する。基準クロック発生回路１０１は基準クロック
ｆｏを発生する。２逓倍回路１０２は基準クロックｆｏ
の周期を２逓倍してクロック２ｆｏを発生する。ｎ／４
相クロック発生回路１０３はクロック２ｆｏによりｎ／
４相クロック、この実施の形態の説明ではｎ＝８とする
から、２相クロックを発生する。
本発明の第１乃至第４の実施の形態を詳細に説明する。
まず、図１を参照して、本発明の第１の実施の形態にお
ける多相クロック発生回路について説明する。図１にお
いて、複数のＤ型フリップフロップ（以下、Ｄ−ＦＦと
呼称する）１１１〜１１８を直列に接続してシフトレジ
スタ１２１（Ｄ−ＦＦ１１１〜１１８で構成される）を
構成する。基準クロック発生回路１０１は基準クロック
ｆｏを発生する。２逓倍回路１０２は基準クロックｆｏ
の周期を２逓倍してクロック２ｆｏを発生する。ｎ／４
相クロック発生回路１０３はクロック２ｆｏによりｎ／
４相クロック、この実施の形態の説明ではｎ＝８とする
から、２相クロックを発生する。
【００１７】２相クロックの一方の第１クロック１０５
は、Ｄ−ＦＦ１１１、１１５のＣＫ入力（クロック入
力）に供給され、第１クロック１０５よりＴ／ｎ（Ｔ／
８）遅延した２相クロックの他方の第２クロック１０６
はＤ−ＦＦ１１２、１１６のＣＫ入力に供給される。イ
ンバータ１０７は２相クロックの一方の第１クロック１
０５を反転し、第３クロック１０９としてＤ−ＦＦ１１
３、１１７のＣＫ入力に供給し、インバータ１０８は２
相クロックの他方の第２クロック１０６を反転し、第４
クロック１１０としてＤ−ＦＦ１１４、１１８のＣＫ入
力に供給する。ｎ／４分周回路（この実施の形態では２
分周回路という）１０４は２相クロックの第２クロック
１０６を２分周（ｎ／４分周）してＤ−ＦＦ１１１のＤ
入力に出力する。
は、Ｄ−ＦＦ１１１、１１５のＣＫ入力（クロック入
力）に供給され、第１クロック１０５よりＴ／ｎ（Ｔ／
８）遅延した２相クロックの他方の第２クロック１０６
はＤ−ＦＦ１１２、１１６のＣＫ入力に供給される。イ
ンバータ１０７は２相クロックの一方の第１クロック１
０５を反転し、第３クロック１０９としてＤ−ＦＦ１１
３、１１７のＣＫ入力に供給し、インバータ１０８は２
相クロックの他方の第２クロック１０６を反転し、第４
クロック１１０としてＤ−ＦＦ１１４、１１８のＣＫ入
力に供給する。ｎ／４分周回路（この実施の形態では２
分周回路という）１０４は２相クロックの第２クロック
１０６を２分周（ｎ／４分周）してＤ−ＦＦ１１１のＤ
入力に出力する。
【００１８】次に、図１を参照して、本発明の第１の実
施の形態における多相クロック発生回路の動作を説明す
る。まず、基準クロック発生回路１０１は所望のクロッ
ク周波数に等しいクロックｆｏを発生し、２逓倍回路１
０２で２倍周波数のクロック２ｆｏとする。ｎ／４相ク
ロック発生回路１０３はクロック２ｆｏを入力し、ここ
で、所望の相の数（ｎ）が例えば８相であれば、８／４
相であるから２相の第１クロック１０５と第２クロック
１０６を発生させる。ただし、ここで、２相の第１クロ
ック１０５と第２クロック１０６は、出力する所望の８
相（ｎ相）クロックの相間の周期Ｔ／ｎ（ここでは、Ｔ
／８）に等しい遅延時間差を持つ２つのクロックであ
る。
施の形態における多相クロック発生回路の動作を説明す
る。まず、基準クロック発生回路１０１は所望のクロッ
ク周波数に等しいクロックｆｏを発生し、２逓倍回路１
０２で２倍周波数のクロック２ｆｏとする。ｎ／４相ク
ロック発生回路１０３はクロック２ｆｏを入力し、ここ
で、所望の相の数（ｎ）が例えば８相であれば、８／４
相であるから２相の第１クロック１０５と第２クロック
１０６を発生させる。ただし、ここで、２相の第１クロ
ック１０５と第２クロック１０６は、出力する所望の８
相（ｎ相）クロックの相間の周期Ｔ／ｎ（ここでは、Ｔ
／８）に等しい遅延時間差を持つ２つのクロックであ
る。
【００１９】次に、２相の第１クロック１０５と第２ク
ロック１０６をそれぞれインバータ１０７、１０８で反
転させ、第３クロック１０９と第４クロック１１０を発
生する。従って、第１〜第４クロック１０５〜１１０
は、全体として、１周期Ｔ（周波数ｆｏ）で相間の遅延
が所望の多相クロック（ｎ相）の相間の遅延（Ｔ／ｎ）
と同一のクロック群を構成する。また、第１〜第４クロ
ック１０５〜１１０は、１周期で２回発生するクロック
であって、最初のクロックでＤ−ＦＦ１１１〜１１４を
オンし、２回目のクロックでＤ−ＦＦ１１５〜１１８を
オンする。すなわち、最初の第１クロック１０５でＤ−
ＦＦ１１１のＣＫ入力を動作し、最初の第２クロック１
０６でＤ−ＦＦ１１２のＣＫ入力を動作し、最初の第３
クロック１０９でＤ−ＦＦ１１３のＣＫ入力を動作し、
最初の第４クロック１１０でＤ−ＦＦ１１４のＣＫ入力
を動作する。
ロック１０６をそれぞれインバータ１０７、１０８で反
転させ、第３クロック１０９と第４クロック１１０を発
生する。従って、第１〜第４クロック１０５〜１１０
は、全体として、１周期Ｔ（周波数ｆｏ）で相間の遅延
が所望の多相クロック（ｎ相）の相間の遅延（Ｔ／ｎ）
と同一のクロック群を構成する。また、第１〜第４クロ
ック１０５〜１１０は、１周期で２回発生するクロック
であって、最初のクロックでＤ−ＦＦ１１１〜１１４を
オンし、２回目のクロックでＤ−ＦＦ１１５〜１１８を
オンする。すなわち、最初の第１クロック１０５でＤ−
ＦＦ１１１のＣＫ入力を動作し、最初の第２クロック１
０６でＤ−ＦＦ１１２のＣＫ入力を動作し、最初の第３
クロック１０９でＤ−ＦＦ１１３のＣＫ入力を動作し、
最初の第４クロック１１０でＤ−ＦＦ１１４のＣＫ入力
を動作する。
【００２０】また、同様にして、２回目の第１クロック
１０５でＤ−ＦＦ１１５のＣＫ入力を動作し、２回目の
第２クロック１０６でＤ−ＦＦ１１６のＣＫ入力を動作
し、２回目の第３クロック１０９でＤ−ＦＦ１１７のＣ
Ｋ入力を動作し、２回目の第４クロック１１０でＤ−Ｆ
Ｆ１１８のＣＫ入力を動作する。さらに、第２クロック
１０６を２分周回路１０４によりクロックｆｏとし、こ
れをＤ−ＦＦ１１１のＤ入力に入力する。このようにし
て、各Ｄ−ＦＦ１１１〜１１８のＱ出力から周波数ｆｏ
の８相クロック１１９が出力される。
１０５でＤ−ＦＦ１１５のＣＫ入力を動作し、２回目の
第２クロック１０６でＤ−ＦＦ１１６のＣＫ入力を動作
し、２回目の第３クロック１０９でＤ−ＦＦ１１７のＣ
Ｋ入力を動作し、２回目の第４クロック１１０でＤ−Ｆ
Ｆ１１８のＣＫ入力を動作する。さらに、第２クロック
１０６を２分周回路１０４によりクロックｆｏとし、こ
れをＤ−ＦＦ１１１のＤ入力に入力する。このようにし
て、各Ｄ−ＦＦ１１１〜１１８のＱ出力から周波数ｆｏ
の８相クロック１１９が出力される。
【００２１】以上のように、本発明の第１の実施の形態
によると、ｎ／４相クロック発生回路から発生したそれ
ぞれＴ／ｎ遅延差がある２倍周期の第１および第２クロ
ックとそれを反転した第３および第４クロックとによ
り、ｎ個のＤ−ＦＦをクロックするようにしたことによ
り、所望のクロックのｎ／４倍（この説明の例では２
倍）の基準クロックで多相クロックを実現することがで
きる。
によると、ｎ／４相クロック発生回路から発生したそれ
ぞれＴ／ｎ遅延差がある２倍周期の第１および第２クロ
ックとそれを反転した第３および第４クロックとによ
り、ｎ個のＤ−ＦＦをクロックするようにしたことによ
り、所望のクロックのｎ／４倍（この説明の例では２
倍）の基準クロックで多相クロックを実現することがで
きる。
【００２２】次に、図２を参照して、本発明の第２の実
施の形態における多相クロック発生回路について説明す
る。図２において、複数のＤ−ＦＦ２１０〜２１７を直
列に接続してシフトレジスタ２１９（Ｄ−ＦＦ２１０〜
２１７で構成される）を構成する。基準クロック発生回
路２０１は所望の周波数の２倍の基準クロック２ｆｏを
発生する。ｎ／４相クロック発生回路２０２は基準クロ
ック２ｆｏによりｎ／４相クロック、この実施の形態の
説明ではｎ＝８とするから、２相クロックを発生する。
２相クロックの一方の第１クロック２０４は、Ｄ−ＦＦ
２１０、２１４のＣＫ入力に供給され、第１クロック２
０４よりＴ／ｎ（Ｔ／８）遅延した２相クロックの他方
の第２クロック２０５はＤ−ＦＦ２１１、２１５のＣＫ
入力に供給される。
施の形態における多相クロック発生回路について説明す
る。図２において、複数のＤ−ＦＦ２１０〜２１７を直
列に接続してシフトレジスタ２１９（Ｄ−ＦＦ２１０〜
２１７で構成される）を構成する。基準クロック発生回
路２０１は所望の周波数の２倍の基準クロック２ｆｏを
発生する。ｎ／４相クロック発生回路２０２は基準クロ
ック２ｆｏによりｎ／４相クロック、この実施の形態の
説明ではｎ＝８とするから、２相クロックを発生する。
２相クロックの一方の第１クロック２０４は、Ｄ−ＦＦ
２１０、２１４のＣＫ入力に供給され、第１クロック２
０４よりＴ／ｎ（Ｔ／８）遅延した２相クロックの他方
の第２クロック２０５はＤ−ＦＦ２１１、２１５のＣＫ
入力に供給される。
【００２３】インバータ２０６は２相クロックの一方の
第１クロック２０４を反転し、第３クロック２０８とし
てＤ−ＦＦ２１２、２１６のＣＫ入力に供給し、インバ
ータ２０７は２相クロックの他方の第２クロック２０５
を反転し、第４クロック２０９としてＤ−ＦＦ２１３、
２１７のＣＫ入力に供給する。ｎ／４分周回路（この実
施の形態では２分周回路という）２０３は２相クロック
の第２クロック２０５を２分周（ｎ／４分周）してＤ−
ＦＦ２１０のＤ入力に出力する。そして、各Ｄ−ＦＦ１
１１〜１１８のＱ出力から周波数ｆｏの８相クロック１
１９が出力される。
第１クロック２０４を反転し、第３クロック２０８とし
てＤ−ＦＦ２１２、２１６のＣＫ入力に供給し、インバ
ータ２０７は２相クロックの他方の第２クロック２０５
を反転し、第４クロック２０９としてＤ−ＦＦ２１３、
２１７のＣＫ入力に供給する。ｎ／４分周回路（この実
施の形態では２分周回路という）２０３は２相クロック
の第２クロック２０５を２分周（ｎ／４分周）してＤ−
ＦＦ２１０のＤ入力に出力する。そして、各Ｄ−ＦＦ１
１１〜１１８のＱ出力から周波数ｆｏの８相クロック１
１９が出力される。
【００２４】以上の説明から分かるように、本発明の第
２の実施の形態における多相クロック発生回路において
は、基準クロックの周波数を２倍（２ｆｏ）にして、２
逓倍回路を省略した点、第１の実施の形態の構成と相違
している。すなわち、基準クロック発生回路２０１が周
波数ｆｏの２倍周波数の基準クロック２ｆｏを出力する
ことにより、２逓倍回路を省略したのみで、他の構成は
第１の実施の形態におけるものと同様である。従って、
第１クロック２０４〜第４クロック２０９により各Ｄ−
ＦＦ２１０〜２１７に対するクロックの仕方は同一であ
るから、動作の説明は省略する。第２の実施の形態によ
れば、２逓倍回路を省略して回路を簡単にすることがで
きるという効果が得られる。
２の実施の形態における多相クロック発生回路において
は、基準クロックの周波数を２倍（２ｆｏ）にして、２
逓倍回路を省略した点、第１の実施の形態の構成と相違
している。すなわち、基準クロック発生回路２０１が周
波数ｆｏの２倍周波数の基準クロック２ｆｏを出力する
ことにより、２逓倍回路を省略したのみで、他の構成は
第１の実施の形態におけるものと同様である。従って、
第１クロック２０４〜第４クロック２０９により各Ｄ−
ＦＦ２１０〜２１７に対するクロックの仕方は同一であ
るから、動作の説明は省略する。第２の実施の形態によ
れば、２逓倍回路を省略して回路を簡単にすることがで
きるという効果が得られる。
【００２５】次に、図３を参照して、本発明の第３の実
施の形態における多相クロック発生回路について説明す
る。図３において、複数のＤ−ＦＦ３０６〜３０９を直
列に接続してシフトレジスタ３１１（Ｄ−ＦＦ３０６〜
３０９で構成される）を構成する。基準クロック発生回
路３０１は所望の周波数の２倍の基準クロック２ｆｏを
発生する。ｎ／４相クロック発生回路３０２は基準クロ
ック２ｆｏによりｎ／４相クロック、この実施の形態の
説明ではｎ＝８とするから、２相クロックを発生する。
２相クロックの一方の第１クロック３１２は、Ｄ−ＦＦ
３０６のＣＫ入力に供給され、第１クロック３１２より
Ｔ／ｎ（Ｔ／８）遅延した２相クロックの他方の第２ク
ロック３１３はＤ−ＦＦ３０７のＣＫ入力に供給され
る。
施の形態における多相クロック発生回路について説明す
る。図３において、複数のＤ−ＦＦ３０６〜３０９を直
列に接続してシフトレジスタ３１１（Ｄ−ＦＦ３０６〜
３０９で構成される）を構成する。基準クロック発生回
路３０１は所望の周波数の２倍の基準クロック２ｆｏを
発生する。ｎ／４相クロック発生回路３０２は基準クロ
ック２ｆｏによりｎ／４相クロック、この実施の形態の
説明ではｎ＝８とするから、２相クロックを発生する。
２相クロックの一方の第１クロック３１２は、Ｄ−ＦＦ
３０６のＣＫ入力に供給され、第１クロック３１２より
Ｔ／ｎ（Ｔ／８）遅延した２相クロックの他方の第２ク
ロック３１３はＤ−ＦＦ３０７のＣＫ入力に供給され
る。
【００２６】インバータ３０４は２相クロックの一方の
第１クロック３１２を反転し、クロック３１４としてＤ
−ＦＦ３０８のＣＫ入力に供給し、インバータ３０５は
２相クロックの他方の第２クロック３１３を反転し、第
４クロック３１５としてＤ−ＦＦ３０９のＣＫ入力に供
給する。ｎ／４分周回路（この実施の形態では２分周回
路という）３０３は２相クロックの第２クロック３１３
を２分周（ｎ／４分周）してＤ−ＦＦ３０６のＤ入力に
出力する。そして、各Ｄ−ＦＦ３０６〜３０９のＱおよ
びｎＱ出力から周波数ｆｏの８相クロック３１０が出力
される。
第１クロック３１２を反転し、クロック３１４としてＤ
−ＦＦ３０８のＣＫ入力に供給し、インバータ３０５は
２相クロックの他方の第２クロック３１３を反転し、第
４クロック３１５としてＤ−ＦＦ３０９のＣＫ入力に供
給する。ｎ／４分周回路（この実施の形態では２分周回
路という）３０３は２相クロックの第２クロック３１３
を２分周（ｎ／４分周）してＤ−ＦＦ３０６のＤ入力に
出力する。そして、各Ｄ−ＦＦ３０６〜３０９のＱおよ
びｎＱ出力から周波数ｆｏの８相クロック３１０が出力
される。
【００２７】以上の説明から分かるように、本発明の第
３の実施の形態における多相クロック発生回路は、Ｄ−
ＦＦの数を１／２にしたことが第２の実施の形態におけ
る多相クロック発生回路と異なる点である。すなわち、
Ｄ−ＦＦの数を１／２にして、第１および第２の実施の
形態の場合と同様に、２相クロックの第１クロック３１
２〜第４クロック３１５を各Ｄ−ＦＦ３０６〜３０９の
ＣＫ入力に供給する。しかしその際、第１〜第４クロッ
ク３１２〜３１５は、１周期で２回発生するクロックで
あって、最初のクロックでＤ−ＦＦ３０６〜３０９をオ
ンして、そのＱ出力からそれぞれ１相〜４相のクロック
を発生し、２回目のクロックでＤ−ＦＦ３０６〜３０９
をオフして、そのｎＱ出力からそれぞれ５相〜８相のク
ロックを発生する。その他の点については、第１および
第２の実施の形態の場合と同様のため、説明を省略す
る。第３の実施の形態によれば、Ｄ−ＦＦの数を半分に
削減することができるという効果が得られる。
３の実施の形態における多相クロック発生回路は、Ｄ−
ＦＦの数を１／２にしたことが第２の実施の形態におけ
る多相クロック発生回路と異なる点である。すなわち、
Ｄ−ＦＦの数を１／２にして、第１および第２の実施の
形態の場合と同様に、２相クロックの第１クロック３１
２〜第４クロック３１５を各Ｄ−ＦＦ３０６〜３０９の
ＣＫ入力に供給する。しかしその際、第１〜第４クロッ
ク３１２〜３１５は、１周期で２回発生するクロックで
あって、最初のクロックでＤ−ＦＦ３０６〜３０９をオ
ンして、そのＱ出力からそれぞれ１相〜４相のクロック
を発生し、２回目のクロックでＤ−ＦＦ３０６〜３０９
をオフして、そのｎＱ出力からそれぞれ５相〜８相のク
ロックを発生する。その他の点については、第１および
第２の実施の形態の場合と同様のため、説明を省略す
る。第３の実施の形態によれば、Ｄ−ＦＦの数を半分に
削減することができるという効果が得られる。
【００２８】次に、図４を参照して、本発明の第４の実
施の形態における多相クロック発生回路について説明す
る。図４において、複数のＤ−ＦＦ４０６〜４０９を直
列に接続してシフトレジスタ４１１（Ｄ−ＦＦ４０６〜
４０９で構成される）を構成する。基準クロック発生回
路４０１は所望の周波数の２倍の基準クロック２ｆｏを
発生し、その基準クロックは第１クロック４１２として
出力される。遅延素子４０２はＴ／ｎ（この例では、Ｔ
／８）の遅延量を有し、第１クロック４１２よりＴ／ｎ
遅延した第２クロック４１３を出力する。従って、この
実施の形態の説明ではｎ＝８とするから、第１クロック
４１２と第２クロック４１３とにより遅延差Ｔ／８の２
相クロックを構成する。そして、第１クロック４１２
は、Ｄ−ＦＦ４０６のＣＫ入力に供給され、第２クロッ
ク４１３はＤ−ＦＦ４０７のＣＫ入力に供給される。
施の形態における多相クロック発生回路について説明す
る。図４において、複数のＤ−ＦＦ４０６〜４０９を直
列に接続してシフトレジスタ４１１（Ｄ−ＦＦ４０６〜
４０９で構成される）を構成する。基準クロック発生回
路４０１は所望の周波数の２倍の基準クロック２ｆｏを
発生し、その基準クロックは第１クロック４１２として
出力される。遅延素子４０２はＴ／ｎ（この例では、Ｔ
／８）の遅延量を有し、第１クロック４１２よりＴ／ｎ
遅延した第２クロック４１３を出力する。従って、この
実施の形態の説明ではｎ＝８とするから、第１クロック
４１２と第２クロック４１３とにより遅延差Ｔ／８の２
相クロックを構成する。そして、第１クロック４１２
は、Ｄ−ＦＦ４０６のＣＫ入力に供給され、第２クロッ
ク４１３はＤ−ＦＦ４０７のＣＫ入力に供給される。
【００２９】また、インバータ４０４は第１クロック４
１２を反転し、第３クロック４１４としてＤ−ＦＦ４０
８のＣＫ入力に供給し、インバータ４０５は第２クロッ
ク４１３を反転し、第４クロック４１５としてＤ−ＦＦ
４０９のＣＫ入力に供給する。２分周回路４０３は第２
クロック４１３を２分周してＤ−ＦＦ４０６のＤ入力に
出力する。そして、各Ｄ−ＦＦ４０６〜４０９のＱおよ
びｎＱ出力から周波数ｆｏの８相クロック４１０が出力
される。
１２を反転し、第３クロック４１４としてＤ−ＦＦ４０
８のＣＫ入力に供給し、インバータ４０５は第２クロッ
ク４１３を反転し、第４クロック４１５としてＤ−ＦＦ
４０９のＣＫ入力に供給する。２分周回路４０３は第２
クロック４１３を２分周してＤ−ＦＦ４０６のＤ入力に
出力する。そして、各Ｄ−ＦＦ４０６〜４０９のＱおよ
びｎＱ出力から周波数ｆｏの８相クロック４１０が出力
される。
【００３０】以上の説明から分かるように、本発明の第
４の実施の形態における多相クロック発生回路は、ｎ／
４相クロック発生回路を遅延素子に置き換えた点が第３
の実施の形態における多相クロック発生回路と異なる点
である。すなわち、第３の実施の形態におけるｎ／４相
クロック発生回路３０２から出力する第１クロック３１
２は、第４の実施の形態では基準クロック発生回路４０
１から直接取り出し、第２クロック４１２は遅延素子４
０２から取り出すようにしている。その他の点について
は、第３の実施の形態の場合と同様のため、説明を省略
する。
４の実施の形態における多相クロック発生回路は、ｎ／
４相クロック発生回路を遅延素子に置き換えた点が第３
の実施の形態における多相クロック発生回路と異なる点
である。すなわち、第３の実施の形態におけるｎ／４相
クロック発生回路３０２から出力する第１クロック３１
２は、第４の実施の形態では基準クロック発生回路４０
１から直接取り出し、第２クロック４１２は遅延素子４
０２から取り出すようにしている。その他の点について
は、第３の実施の形態の場合と同様のため、説明を省略
する。
【００３１】第４の実施の形態によれば、８相のクロッ
クが所望の場合でも、遅延素子１個を使用するのみで実
現することができ、遅延素子を削減して、回路を簡単に
することができるという効果が得られる。
クが所望の場合でも、遅延素子１個を使用するのみで実
現することができ、遅延素子を削減して、回路を簡単に
することができるという効果が得られる。
【００３２】第４の実施の形態における遅延素子はディ
スクリート半導体で構成することができる。この構成に
よれば、遅延素子では実現不可能な微少な遅延量の設定
や、遅延素子で発生する温度や遅延素子のばらつきによ
る遅延量の変化を押さえるという効果が得られる。
スクリート半導体で構成することができる。この構成に
よれば、遅延素子では実現不可能な微少な遅延量の設定
や、遅延素子で発生する温度や遅延素子のばらつきによ
る遅延量の変化を押さえるという効果が得られる。
【００３３】第４の実施の形態における遅延素子はモノ
リシック半導体で構成することができる。この構成によ
れば、多相クロック発生回路のワンチップ化が可能にな
るという効果が得られる。
リシック半導体で構成することができる。この構成によ
れば、多相クロック発生回路のワンチップ化が可能にな
るという効果が得られる。
【００３４】第４の実施の形態における遅延素子はハイ
ブリッド半導体で構成することができる。この構成によ
れば、遅延素子をモノリシック半導体で構成できない場
合ハイブリッドとすることで可能となり、これにより、
ワンチップ化が可能になるという効果が得られる。
ブリッド半導体で構成することができる。この構成によ
れば、遅延素子をモノリシック半導体で構成できない場
合ハイブリッドとすることで可能となり、これにより、
ワンチップ化が可能になるという効果が得られる。
【００３５】第４の実施の形態における遅延素子はプリ
ント基板上で構成することができる。この構成によれ
ば、プリント基板のマイクロストリップ線路を利用して
この遅延を構成することにより、遅延素子を削減するこ
とができるという効果が得られる。
ント基板上で構成することができる。この構成によれ
ば、プリント基板のマイクロストリップ線路を利用して
この遅延を構成することにより、遅延素子を削減するこ
とができるという効果が得られる。
【００３６】以上説明した本発明の実施の形態による
と、基準クロックの周波数が所望の多相クロックの周波
数の２倍の周波数２ｆｏで済み、回路の高速動作が要求
されず、出力する多相クロックは直接遅延素子等を通過
しないため、遅延時間のばらつきや温度特性に影響され
ず、ｎ／４相クロック発生回路を遅延素子で構成して
も、遅延素子が１個または数個で済み、実装面積の縮小
やコストダウンに優れた多相クロック発生回路を提供す
ることができる。
と、基準クロックの周波数が所望の多相クロックの周波
数の２倍の周波数２ｆｏで済み、回路の高速動作が要求
されず、出力する多相クロックは直接遅延素子等を通過
しないため、遅延時間のばらつきや温度特性に影響され
ず、ｎ／４相クロック発生回路を遅延素子で構成して
も、遅延素子が１個または数個で済み、実装面積の縮小
やコストダウンに優れた多相クロック発生回路を提供す
ることができる。
【００３７】
【発明の効果】本発明における多相クロック発生回路
は、上記のように構成され、特にｎ／４相クロック発生
回路または遅延素子を使用して、２倍周期の第１クロッ
クと、第１クロックよりＴ／ｎ遅延した第２クロック
と、第１および第２クロックを反転した第３および第４
クロックとにより、ｎ個のＤ−ＦＦをクロックするよう
にしたことにより、基準クロックの周波数が２倍です
み、遅延素子も１個または数個ですむ優れた多相クロッ
ク発生回路を提供することができる。
は、上記のように構成され、特にｎ／４相クロック発生
回路または遅延素子を使用して、２倍周期の第１クロッ
クと、第１クロックよりＴ／ｎ遅延した第２クロック
と、第１および第２クロックを反転した第３および第４
クロックとにより、ｎ個のＤ−ＦＦをクロックするよう
にしたことにより、基準クロックの周波数が２倍です
み、遅延素子も１個または数個ですむ優れた多相クロッ
ク発生回路を提供することができる。
【図１】本発明の第１の実施の形態における多相クロッ
ク発生回路のブロック図
ク発生回路のブロック図
【図２】本発明の第２の実施の形態における多相クロッ
ク発生回路のブロック図
ク発生回路のブロック図
【図３】本発明の第３の実施の形態における多相クロッ
ク発生回路のブロック図
ク発生回路のブロック図
【図４】本発明の第４の実施の形態における多相クロッ
ク発生回路のブロック図
ク発生回路のブロック図
【図５】従来の多相クロック発生回路のブロック図
【図６】従来の多相クロック発生回路のブロック図
１０１、２０１、３０１、４０１、５０１ 基準クロッ
ク発生回路 １０２ ２逓倍回路 １０３、２０２、３０２ ｎ／４相クロック発生回路 １０４、２０３、３０３、４０３ ２分周回路 １０５、２０４、３１２、４１２ 第１クロック １０６、２０５、３１３、４１３ 第２クロック １０９、２０８、３１４、４１４ 第３クロック １１０、２０９、３１５、４１５ 第４クロック １０７、１０８、２０６、２０７、３０４、３０５、４
０４、４０５ インバータ １２１、２１９、３１１、４１１、６１３ シフトレジ
スタ １１１〜１１８、２１０〜２１７、３０６〜３０９、４
０６〜４０９、６０３〜６１０ Ｄ−ＦＦ １１９、２１８、３１０、４１０、５０９、６１１ 多
相クロック出力 ４０２、５０２〜５０８ 遅延素子 ６０１ ｎ逓倍クロック発生回路 ６０２ １／ｎ分周回路
ク発生回路 １０２ ２逓倍回路 １０３、２０２、３０２ ｎ／４相クロック発生回路 １０４、２０３、３０３、４０３ ２分周回路 １０５、２０４、３１２、４１２ 第１クロック １０６、２０５、３１３、４１３ 第２クロック １０９、２０８、３１４、４１４ 第３クロック １１０、２０９、３１５、４１５ 第４クロック １０７、１０８、２０６、２０７、３０４、３０５、４
０４、４０５ インバータ １２１、２１９、３１１、４１１、６１３ シフトレジ
スタ １１１〜１１８、２１０〜２１７、３０６〜３０９、４
０６〜４０９、６０３〜６１０ Ｄ−ＦＦ １１９、２１８、３１０、４１０、５０９、６１１ 多
相クロック出力 ４０２、５０２〜５０８ 遅延素子 ６０１ ｎ逓倍クロック発生回路 ６０２ １／ｎ分周回路
Claims (8)
- 【請求項１】ｎ（ｎは整数）相の多相クロックの周波数
（ｆｏ）に等しい基準クロックを発生する基準クロック
発生回路と、前記基準クロック発生回路から出力した基
準クロックを２逓倍して２逓倍クロックを発生する２逓
倍回路と、前記２逓倍回路から出力した２逓倍クロック
からｎ／４相クロックを作成するｎ／４相クロック発生
回路と、前記ｎ／４相クロック発生回路から発生したｎ
／４相クロックを反転するインバータと、前記ｎ／４相
クロック発生回路の出力をｎ／４分周してシフトレジス
タに出力するｎ／４分周回路とを備え、前記ｎ／４相ク
ロック発生回路から発生したｎ／４相クロックの第２相
クロックは第１相クロックよりＴ／ｎ遅延し、前記第１
相クロックと前記第２相クロックと前記インバータで反
転したｎ／４相クロックとにより前記シフトレジスタを
クロックすることにより多相クロックを発生することを
特徴とする多相クロック発生回路。 - 【請求項２】ｎ相の多相クロック周波数（ｆｏ）の２倍
周波数（２ｆｏ）に等しい基準クロックを発生する基準
クロック発生回路と、前記基準クロック発生回路から出
力した基準クロックからｎ／４相クロックを作成するｎ
／４相クロック発生回路と、前記ｎ／４相クロック発生
回路から発生したｎ／４相クロックを反転するインバー
タと、前記ｎ／４相クロック発生回路の出力をｎ／４分
周してシフトレジスタに出力するｎ／４分周回路とを備
え、前記ｎ／４相クロック発生回路から発生したｎ／４
相クロックの第２相クロックは第１相クロックよりＴ／
ｎ遅延し、前記第１相クロックと前記第２相クロックと
前記インバータで反転したｎ／４相クロックとにより前
記シフトレジスタをクロックすることにより多相クロッ
クを発生することを特徴とする多相クロック発生回路。 - 【請求項３】前記シフトレジスタを構成するフリップフ
ロップの正転出力と反転出力とから多相クロックを出力
することを特徴とする請求項１または２記載の多相クロ
ック発生回路。 - 【請求項４】前記ｎ／４相クロック発生回路に代わり遅
延素子を備え、前記遅延素子から前記第１相クロックよ
りＴ／ｎ遅延した第２相クロックを発生することを特徴
とする請求項１ないし３のいずれかに記載の多相クロッ
ク発生回路。 - 【請求項５】前記遅延素子をディスクリート半導体で構
成することを特徴とする請求項４記載の多相クロック発
生回路。生回路。 - 【請求項６】前記遅延素子をモノリシック半導体で構成
することを特徴とする請求項４記載の多相クロック発生
回路。 - 【請求項７】前記遅延素子をハイブリッド半導体で構成
することを特徴とする請求項４記載の多相クロック発生
回路。 - 【請求項８】前記遅延素子をプリント基板上で構成する
ことを特徴とする請求項４記載の多相クロック発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139341A JP2001318731A (ja) | 2000-05-12 | 2000-05-12 | 多相クロック発生回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139341A JP2001318731A (ja) | 2000-05-12 | 2000-05-12 | 多相クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001318731A true JP2001318731A (ja) | 2001-11-16 |
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ID=18646801
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|---|---|---|---|
| JP2000139341A Pending JP2001318731A (ja) | 2000-05-12 | 2000-05-12 | 多相クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001318731A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003308133A (ja) * | 2002-02-18 | 2003-10-31 | Matsushita Electric Ind Co Ltd | 多相クロック伝送回路及び多相クロック伝送方法 |
| US6844765B2 (en) | 2002-07-19 | 2005-01-18 | Nec Corporation | Multi-phase clock generation circuit |
| JP2009022002A (ja) * | 2007-07-10 | 2009-01-29 | Yazaki North America Inc | 等位相間隔の閉ループリレードライバ |
| JP2009159296A (ja) * | 2007-12-26 | 2009-07-16 | Panasonic Corp | クロック信号生成装置及び方法 |
| US7675340B2 (en) | 2004-09-16 | 2010-03-09 | Fujitsu Microelectronics Limited | Multiphase clock generator circuit |
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