KR100593308B1 - 다상 클록 생성 회로 - Google Patents

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KR100593308B1
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사사키츠토무
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닛본 덴끼 가부시끼가이샤
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals

Abstract

클록 생성 회로, 제 1 분주 회로, 제 1 클록 선택 회로, 제 2 내지 제 n 분주 회로, 제 2 내지 제 n 클록 선택 회로, 및 클록 선택 제어부를 포함하는 다상 클록 생성 회로이다. 클록 생성 회로는 동일한 주파수 및 다른 위상을 갖는 2n(n은 양의 정수)의 기준 클록 신호를 생성한다. 분주 회로는 기준 클록 신호 중 하나를 2로 분주하여 서로 위상이 180° 다른 클록 신호를 생성한다. 제 1 클록 선택 회로는 각 클록 신호 중 하나 및 대응하는 기준 클록 신호를 선택하고 그 선택 신호를 클록 펄스로서 출력한다. 제 2 내지 제 n 분주 회로 각각은 클록 펄스를 분주하여 서로 위상이 180° 다른 클록 신호를 생성한다. 제 2 내지 제 n 클록 선택 회로 각각은 각 클록 신호 중 하나 및 기준 클록 신호 중 대응하는 하나를 선택하고 그 선택 신호를 클록 펄스로서 출력한다. 클록 선택 제어부는 설정된 분주비에 따라 제 1 내지 제 n 클록 선택 회로를 제어한다.
다상 클록 생성 회로, 분주 회로, 클록 선택 회로, 스위치 제어 회로

Description

다상 클록 생성 회로{MULTI-PHASE CLOCK GENERATION CIRCUIT}
도 1은 본 발명의 제 1 실시예에 의한 다상 클록 생성 회로의 개요를 나타내는 블록도.
도 2의 (a) 내지 (h)는 본 발명의 실시예에서 클록 생성 회로로부터 제 1 상 내지 제 8 상의 클록 신호 출력의 파형을 나타내는 차트.
도 3은 본 발명의 실시예에서 제 1 분주 회로 및 제 1 클록 선택 회로를 구체적으로 나타내는 블록도.
도 4는 본 발명의 실시예에서 제 2 분주 회로 및 제 2 클록 선택 회로를 구체적으로 나타내는 블록도.
도 5는 본 발명의 실시예에서 제 3 분주 회로 및 최종단 클록 선택 회로를 구체적으로 나타내는 블록도.
도 6은 본 발명의 실시예에서 제 1 및 제 2 클록 선택 회로 그리고 최종단 클록 선택 회로 내의 각 스위치를 제어하는 스위치 제어 회로와 스위치의 하나를 나타내는 블록도.
도 7의 (a) 내지 (d8)은 본 발명의 실시예에 있어서 다상 클록 생성 회로의 각 스위치 제어에 의한 클록 신호 출력의 파형을 나타내는 차트.
도 8은 본 발명의 제 2 실시예에 의한 다상 클록 생성 회로의 개요를 나타내 는 블록도.
도 9는 제 2 실시예에서 초단 분주 회로 및 그 다음 단에 배치된 제 1 분주 회로를 구체적으로 나타내는 블록도.
도 10은 본 발명의 제 3 실시예에 의한 다상 클록 생성 회로의 개요를 나타내는 블록도.
도 11은 제 1 클록 선택 회로 및 제 2 분주 회로의 출력측을 선택하는 제 2 클록 선택 회로를 구체적으로 나타내는 블록도.
도 12는 PLL회로를 이용하여 종래의 다상 클록 생성 회로의 개요를 나타내는 블록도.
도 13은 도 12의 회로를 개선한 종래의 다상 클록 생성 회로의 개요를 나타내는 블록도.
도 14는 도 13에 나타낸 다상 클록 분주 회로로서 종래에 제안된 회로의 제 1 예를 나타내는 블록도.
도 15는 도 14에 나타낸 회로를 개선한 종래의 다상 클록 생성 회로의 개요를 나타내는 블록도.
도 16은 도 15에 나타낸 회로를 이용하여 복수의 다상 클록을 생성하는 다상 클록 생성 회로의 개요를 나타내는 블록도.
※도면의 주요부분에 대한 부호의 설명※
201, 401, 501 … 다상 클록 생성 회로
202 … 클록 생성 회로
204 … 최종단 클록 선택 회로
211 … 제 1 분주 회로
212 … 제 1 클록 선택 회로
213, 213A … 제 2 분주 회로
214 … 제 2 클록 선택 회로
215 … 제 3 분주 회로
221 … 제 1 상의 기준 클록 신호
222 … 제 2 상의 기준 클록 신호
223 … 제 3 상의 기준 클록 신호
224 … 제 4 상의 기준 클록 신호
225 … 제 5 상의 기준 클록 신호
226 … 제 6 상의 기준 클록 신호
227 … 제 7 상의 기준 클록 신호
228 … 제 8 상의 기준 클록 신호
300 … 스위치 제어 회로
402 … 초단 분주 회로
본 발명은 다상(multi-phase) 클록을 생성하는 다상 클록 생성 회로에 관한 것으로, 더 구체적으로는 클록 신호를 분주(frequency dividing)하여 다상 클록 신호를 생성하는 다상 클록 생성 회로에 관한 것이다.
최근, 인터넷과 각종 통신망의 보급으로 통신량이 폭발적으로 증가하였다. 막대한 정보량에 대응하기 위해, 그와 같은 정보를 처리하는 라우터 및 서버 등의 통신 장치는 이 통신 장치를 구성하는 반도체 소자, 반도체 장치(칩) 또는 하우징 간에 고속 통신이 요구되고 있다. 이와 같은 고속 통신을 실현하기 위해 통신용 LSI(대규모 집적 회로) 내에 채널 당 전송 속도를 멀티 기가비트 정도로 증가시킨 고속 시리얼 전송기술이 사용되고 있다.
일반적으로 이와 같은 고속 시리얼 전송을 위한 통신용 LSI에는, 클록을 복원하기 위한 CDR(Clock Data Recovery) 회로로 불리는 회로가 복원을 위해 사용된다.
클록 데이터를 복원하기 위해서는 수신 데이터로부터 그 데이터에 동기되는 클록을 추출하여 데이터를 리타이밍할 필요가 있다. 이런 이유로 CDR 회로에는 여러 다른 위상으로 이루어진 다상 클록을 미리 준비할 필요가 있다. 종래에는 이와 같은 다상 클록 신호가 PLL(Phase Locked Loop) 회로를 이용하여 생성되었다.
도 12는 PLL 회로의 개요를 나타내는 도면이다. PLL 회로(101)는 근본적으로 기준 클록 신호(104), 1/N 분주 회로(105)의 분주 출력을 수신하여 그 위상을 서로 비교하는 위상 비교 회로(107), 및 그 위상 비교 회로(107)의 비교 결과(108)에 따라 1/N 분주 회로(105)로의 출력 신호(109) 주파수를 변화하는 VCO(Voltage Controlled Oscillator)(110)을 포함하고 있다. 위상 비교 회로(107)의 비교 결과(108)로 나타나는 위상차가 제거되는 경우, 주파수는 안정되고 기준 클록 신호(104) 주파수의 N배가 된다.
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PLL 회로(101)로부터 출력되는 다상 클록 신호(112)는 클록 복원 회로(113)에 공급된다.
얼마의 고속 전송용의 통신용 LSI는 시리얼 데이터의 전송 속도를 전송 거리 또는 LSI가 적용되는 장치의 상태에 따라 전환할 수 있도록 설계된다. 예를 들면 고속 시리얼 데이터 전송 회로의 동작 주파수는 625MHz(메가헤르츠), 1.25GHz(기가헤르츠) 및 2.5GHz로 광범위하게 전환된다. 이와 같이 다양하게 요구되는 전송 속도에 대응하기 위해, 전압 제어 발진기(110)의 발진 주파수는 다상 클록 신호(112)의 동작 주파수의 변화에 따라 변화되어야 한다.
이 경우, 다상 클록 신호(112)의 동작 주파수가 상술한 경우에서와 같이 초고속으로 광범위하게 변화되는 경우, PLL 회로(101) 특히 안정된 성능을 얻기 위한 전압 제어 발진기(110)를 설계하는 것은 매우 어려운 일이다.
도 13은 상술한 문제를 해결하기 위해 제안된 다상 클록 생성 회로의 개요를 나타내는 도면이다. 도 12에서 사용된 동일한 참조 부호가 도 13의 동일한 부분을 표시하며 그의 설명은 적절히 생략한다. 상기 제안된 다상 클록 생성 회로(121)는 도 12의 PLL 회로(101)의 출력(123)을 다상 클록 분주 회로(124)에 입력하고 그 출력을 분주하여 다상 클록 신호(125)를 생성한다. 다음 다상 클록 생성 회로(121)는 이 신호를 클록 복원 회로(113)에 공급한다.
상기 제안된 다상 클록 생성 회로(121)는 전압 제어 발진기(110)를 소정의 주파수로 발진하게 하고, 외부에 탑재된 다상 클록 분주 회로(124)를 이용해 분주한 후 다상 클록 신호(125)를 얻는다.
도 14는 도 13에 나타낸 다상 클록 분주 회로로서 종래에 제안된 제 1 예를 나타낸 도면이다. 일본 특허공보 제 2001-318731호에 기술된 다상 클록 생성 회로(141)는 제 1 상 내지 제 8 상의 8상 클록 출력 단자(1421~1428) 및 그 출력 단자에 대응하는 제 1 내지 제 8의 D형 플립플롭 회로(1431~1438)의 직렬 회로를 포함하고 있다.
8배 클록 생성 회로(144)는 제 1 내지 제 8의 D형 플립플롭 회로(1431~1438)의 클록 입력 단자(CK)에 8배 클록 신호(145)를 공급한다. 8배 클록 신호(145)는 제 1 상 내지 제 8 상의 8상의 클록 출력 단자(1421~1428)로부터 출력되는 클록 신호 주파수에 8을 곱하여 얻는다.
8배 클록 신호(145)는 1/8 분주 회로(146)에 입력되어, 본래 주파수의 클록 신호(147)가 출력된다.
클록 신호(147)는 상술한 직렬 회로의 제 1단에 위치한 제 1의 D형 플립플롭 회로(1431)의 입력 단자 D에 입력된다. 제 1 클록 신호(1491)는 제 1의 D형 플립플롭 회로(1431)의 출력 단자 Q로부터 제 1 상의 클록 출력 단자(1421)로 출력된다. 또한 이 신호는 제 2의 D형 플립플롭 회로(1432)의 입력 단자 D에 입력된다.
마찬가지로 계속하여, 제 n 클록 신호(149n)는 일반적으로 제 n의 D형 플립플롭 회로(143n)의 출력 단자 Q로부터 제 n 상의 클록 출력 단자(142n)로 출력된다. 또한 이 신호는 제 n+1 의 D형 플립플롭 회로(143n+1)의 입력 단자 D로 입력된다.
상기 다상 클록 생성 회로(141)에서, 제 1 내지 제 7 의 D형 플립플롭 회로(1431~1437)는 한 클록씩 클록 신호를 시프트하여 그 결과로서 생기는 신호를 다음 단의 D형 플립플롭 회로(1432~1438)에 공급한다. 그 결과, 원하는 주파수를 가지며 서로 위상이 45° 시프트된 제 1 내지 제 8 클록 신호(1491~1498)를 제 1 상 내지 제 8 상의 클록 출력 단자(1421~1428)로부터 얻는다.
그러나, 이와 같이 제안된 다상 클록 생성 회로는 8배 클록 생성 회로(144) 또는 일반적으로 n배 클록 생성 회로(144)를 필요로 한다. 상술한 바와 같이, 클록 신호의 주파수는 빠른 속도로 고속화되고 있다. 이런 상황에서 주파수를 n배로 더 증가하기는 매우 힘든 일이다.
도 15는 이와 같은 문제를 해결하기 위해 제안된 또 다른 다상 클록 분주 회로를 나타내는 도면이다. 도 14에서 사용된 동일한 참조 부호가 도 15의 동일한 부분을 표시하며 그의 설명은 적절히 생략한다. 일본 특허공보 제 2001-318731호에 기술된 다상 클록 생성 회로(161)는 기준 클록 생성 회로(162)로부터 출력되는 기준 클록 신호(163)를 2체배 회로(164)에 입력하여 2배 주파수의 클록 신호(165)를 생성한다.
상기 기준 클록 신호(163)는 제 1 상 내지 제 8 상의 8상 클록 출력 단자(1421~1428)로부터 최종적으로 얻은 신호와 동일한 주파수를 가진 신호이다. 2체배 회로(164)로부터 출력되는 클록 신호(165)는 n/4상 클록 회로(166)에 입력된다. n/4상 클록 회로(166)의 n값은 위상의 수를 나타낸다. 이 경우 8상 클록 신호(1491~1498)가 생성되므로, n값은 8이다. 이 회로는 2상 클록 회로로서 동작한다.
2상 클록 회로(166)는 전부 2개의 상을 가진 제 1 및 제 2 클록(167, 168)을 생성한다. 제 2 클록(168)은 제 1 클록(167)에 대하여, 8상 클록 신호(1491~1498)가 출력되는 경우 그 위상 간의 주기(45°에 상당)와 동일한 지연 시간을 가지고 출력된다.
제 1 클록(167)의 신호 상태는 제 1 인버터(169)에 의해 반전되어, 그로부터 나온 제 3 클록(172)은 출력으로서 제 3 및 제 7 의 D형 플립플롭 회로(1433, 1437)의 클록 입력 단자(CK)에 공급된다. 제 2 클록(168)의 신호 상태는 제 2 인버터(170)에 의해 반전되어, 그로부터 나온 제 4 클록(173)은 출력으로서 제 4 및 제 8의 D형 플립플롭 회로(1434, 1438)의 클록 입력 단자(CK)에 공급된다.
반전되기 전의 제 1 클록(167)은 제 1 및 제 5의 D형 플립플롭 회로(1431, 1435)의 클록 입력 단자(CK)에 공급된다. 반전되기 전의 제 2 클록(168)은 제 2 및 제 6의 D형 플립플롭 회로(1432, 1436)의 클록 입력 단자(CK)에 공급된다. 또한 제 2 클록(168)은 1/2 분주 회로(175)에 입력되어 2로 분주된다. 1/2 분주 회로(175)의 출력(176)은 제 1의 D형 플립플롭 회로(1431)의 입력 단자 D에 공급된다. 제 1 내지 제 8의 D형 플립플롭 회로(1431~1438)는 도 14의 다상 클록 생성 회로(141)의 경우와 마찬가지로 직렬로 접속된다. 제 1 내지 제 8 클록 신호(1491~1498)는 각각 제 1 내지 제 8의 D형 플립플롭 회로(1431~1438)의 출력 단자(Q)로부터 얻는다.
도 15에 나타낸 다상 클록 생성 회로(161)는 n/4상 클록 회로(166)의 n값이 "8"(8상)인 경우의 회로 구성을 예시한 것이다. 그러나 이와 같은 종래 기술에는 다음과 같은 문제점이 수반된다.
그 문제점들 중의 하나는 단일 회로로는 여러 다른 분주수(frequency division number)를 가진 다상 클록을 출력할 수 없다는 것이다. 이는 다상 클록이 시프트 레지스터를 이용해 생성되기 때문이다. 도 14에 나타낸 다상 클록 생성 회로(141)에 시프트 레지스터가 사용되는 경우를 가정하면, n상 클록의 경우 1/n 분주 회로를 이용하여 1/n 분주에 의해 얻은 클록이 상기 시프트 레지스터에 공급되어야 한다.
도 15에 나타낸 다상 클록 생성 회로(161)에서 n상 클록의 경우, n/4상 클록 생성 회로 및 1/2 분주 회로를 필요로 한다. 따라서 단일 회로로는 임의로 전환하는 분주수, 예를 들면 2, 4 및 8의 분주수를 가진 다상 클록을 출력할 수 없다.
도 16은 분주수 2, 4 및 8로 전환하는 다상 클록을 생성하기 위하여 도 15에 나타낸 제안을 기초로 설계된 다상 클록 생성 회로를 나타내는 도면이다.
다상 클록 생성 회로(181)에서, 도 15에 나타낸 다상 클록 생성 회로(161)의 PLL 회로로 대표되는 기준 클록 생성 회로(162)가 준비되어, 그 회로(162)에서 출력되는 기준 클록 신호는 다음 단의 1/2 분주 회로 부분(182), 1/4 분주 회로 부분(183) 및 1/8 분주 회로 부분(184)에 입력된다.
1/2 분주 회로 부분(182)은 1/2 분주 회로(1802A), 2체배 회로(1802B) 및 도 15에 나타낸 나머지 회로 또는 대응하는 회로를 포함한다. 1/4 분주 회로 부분(183)은 1/4 분주 회로(1804A), 2체배 회로(1804B) 및 도 15에 나타낸 나머지 회로 또는 대응하는 회로를 포함한다. 1/8 분주 회로 부분(184)은 1/8 분주 회로(1808A), 2체배 회로(1808B) 및 도 15에 나타낸 나머지 회로 또는 대응하는 회로를 포함한다.
1/2 분주 회로 부분(182), 1/4 분주 회로 부분(183) 및 1/8 분주 회로 부분(184)은 각각 1/2 분주 다상 클록 신호(185), 1/4 분주 다상 클록 신호(186) 및 1/8 분주 다상 클록 신호(187)를 선택기(188)로 출력한다. 상수(phase count) 선택 신호(189)는 선택기(188)로 공급된다. 다음 선택기(188)는 원하는 분주수에 대응하는 다상 클록 신호(190)를 선택하여 출력한다.
상술한 바와 같이, 도 15에 나타낸 다상 클록 생성 회로(161)에서 여러 다른 분주수를 가진 다상 클록 중의 하나를 선택하려면, 예컨대 도 16에 나타낸 회로 구성이 요구되며, 회로 규모가 증대하는 결과를 가져온다.
본 발명의 목적은 비교적 단순한 회로 구성으로 다상 클록의 분주비(frequency division ratio) 및 위상을 선택할 수 있는 다상 클록 생성 회로 를 제공하는 것이다.
본 발명에 있어서 상기 목적을 달성하기 위하여, 동일한 주파수를 갖는 2n (n은 양의 정수) 기준 클록 신호, 다른 위상을 갖는 복수의 기준 클록 신호를 생성하는 기준 클록 신호 생성 수단; 상기 기준 클록 신호 생성 수단으로부터 복수의 기준 클록 신호 중 하나를 2분주하여 분주 출력을 기초로 서로 위상이 180° 다른 제 1 및 제 2 클록 신호를 생성하는 제 1 분주 수단; 상기 제 1 분주 수단 및 대응하는 기준 클록 신호로부터 제 1 및 제 2 클록 신호 중 하나를 각각 선택하여 그 선택 신호를 제 1 및 제 2 클록 펄스로 출력하는 제 1 클록 선택 수단; 상기 제 1 클록 선택 수단으로부터 클록 펄스를 각각 분주하여 분주 출력을 기초로 서로 위상이 180° 다른 제 2m-1 내지 제 2m+1-2(m은 2 이상의 양의 정수)의 클록 신호를 생성하는 제 2 내지 제 n 분주 수단; 상기 제 2 내지 제 n 분주 수단 및 대응하는 기준 클록 신호 중 하나로부터 클록 신호 중 하나를 각각 선택하여 그 선택 신호를 제 2m-1 내지 제 2m+1-2의 클록 펄스로 출력하는 제 2 내지 제 n 클록 선택 수단; 및 설정된 분주비에 따라 상기 제 1 내지 제 n 클록 선택 수단을 제어하는 클록 제어 수단을 포함하는 것을 특징으로 하는 다상 클록 생성 회로를 제공한다.
본 발명의 실시예를 아래에 자세히 기술한다.
도 1은 본 발명의 제 1 실시예에 따른 다상 클록 생성 회로를 나타낸 도면이다.
도 16을 참조로 기술된 회로와 같이, 제 1 실시예의 다상 클록 생성 회로(201)는 8상 클록을 8, 4 및 2로 분주한다. 다상 클록 생성 회로(201)는 다상 클록 신호를 생성하는 클록 생성 회로(202), 상기 클록 생성 회로(202)로부터 출력되는 클록 신호를 분주하는 분주 회로부(203), 및 분주 후의 클록 신호를 선택하는 최종단 클록 선택 회로(204)를 포함한다.
또한, 다상 클록 생성 회로(201)는 분주 회로부(203)에 의해 분주된 클록 신호의 선택 처리를 제어하는 클록 선택 제어부(270)를 포함한다.
이들 구성 요소 중에 클록 생성 회로(202)는 일반적으로 PLL 회로(202a)로부터 형성된다. 분주 회로부(203)는 클록 생성 회로(202)의 출력측 및 최종단 클록 선택 회로(204) 사이에 배치된다. 분주 회로부(203)에는, 분주 회로(211), 분주 회로(211)의 출력측을 선택하는 클록 선택 회로(212), 분주 회로(213), 분주 회로(213)의 출력측을 선택하는 클록 선택 회로(214), 및 분주 회로(215)가 클록 생성 회로(202)의 출력측으로부터 최종단 클록 선택 회로(204)까지 순차적으로 배치된다.
클록 생성 회로(202)는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228)를 출력한다.
상기 클록 생성 회로(202)로부터 출력되는 기준 클록 신호(221~228) 중에서 기준 클록 신호(224~228)는 분주 회로(211)로 입력되고 2상 클록 신호(2551, 2552)는 분주 회로(211)로부터 출력된다.
클록 선택 회로(212)는 상기 분주 회로(211)로부터 입력되는 기준 클록 신호(224~228) 및 2상 클록(2561, 2562)을 출력한다.
분주 회로(213)는 클록 생성 회로(202)로부터 입력되는 기준 클록 신호(222, 223), 클록 선택 회로(212)로부터 입력되는 기준 클록 신호(224~228) 및 4상의 클록 신호(2661, 2662, 2663, 2664)를 출력한다.
클록 선택 회로(214)는 분주 회로(213)로부터 입력되는 기준 클록 신호(224~228) 및 4상의 클록(2671, 2672, 2673, 2674)을 출력한다.
분주 회로(215)는 클록 생성 회로(202)로부터 입력되는 기준 클록 신호(221), 클록 선택 회로(214)로부터 입력되는 기준 클록 신호(224~228) 및 8상의 클록 신호(231~238)를 출력한다.
분주 회로(215)의 출력측은 최종단 클록 선택 회로(204)에 의해 선택된다. 최종단 클록 선택 회로(204)는 출력 클록(241~248)을 출력한다. 본 실시예의 클록 생성 회로(202)를 구성하는 회로 요소에는 단지 복수의 D형 플립플롭 회로 및 복수의 인버터가 포함된다. 이와 같은 구성은 고속 동작을 가능하게 한다.
클록 선택 제어부(270)는 n클록 선택 회로에서 선택되고 출력하는 클록 신호의 분주수를 설정하는 분주수 설정부(270a)를 포함한다.
클록 생성 회로(202)는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228)를 출력한다. 클록 생성 회로(202)는 예를 들면 PLL 회로(202a)를 이용하여 제 1 상 내지 제 8 상의 기준 클록 신호(221~228)를 출력함으로서 수행된다. 유사한 회로는 PLL 회로(202a)를 이용하지 않고 형성될 수도 있다.
클록 생성 회로(202)로부터 출력되는 제 1 상의 기준 클록 신호(221)는 아무런 변경 없이 최종단의 클록 선택 회로(204)로 입력된다. 이어서 최종단의 클록 선택 회로(204)는 기준 클록 신호(221) 또는 분주 회로(215)의 제 1 상의 출력 신호(231) 중 하나를 선택하고 그 선택 신호를 제 1 클록 출력 단자의 제 1 출력 클록(241)으로 출력한다.
제 2 상의 기준 클록 신호(222)는 아무런 변경 없이 최종단의 클록 선택 회로(204)로 입력된다. 이어서 최종단의 클록 선택 회로(204)는 기준 클록 신호(222) 또는 분주 회로(215)의 제 2 상의 출력 신호(232) 중 하나를 선택하고 그 선택 신호를 제 2 클록 출력 단자로부터 제 2 출력 클록(242)으로 출력한다.
계속해서 동일한 방법으로, 제 8 상의 기준 클록 신호(228)는 아무런 변경 없이 최종단의 클록 선택 회로(204)로 입력된다. 이어서 최종단의 클록 선택 회로(204)는 기준 클록 신호(228) 또는 분주 회로(215)의 제 8 상의 출력 신호(238) 중 하나를 선택하고 그 선택 신호를 제 8 클록 출력 단자로부터 제 8 출력 클록(248)으로 출력한다.
도 2의 (a) 내지 (h)는 클록 생성 회로(202)로부터 출력되는 제 1 상 내지 제 8 상의 클록 신호의 파형을 나타낸 도면이다. 도 2의 (a)는 기준 역할을 하는 0°- 위상 클록 신호인 제 1 상의 기준 클록 신호(221)를 나타낸다. 도 2의 (b) 내지 (h)는 순차적으로 서로 45°씩, 즉 총 315°로 위상을 달리하는 제 2 상 내지 제 8 상의 기준 클록 신호(222~228)를 나타낸다. 클록 생성 회로(202)의 PLL 회로(202a) 등은 제 1 상 내지 제 8 상의 기준 클록 신호(221~228)의 주파수를 최종적으로 얻어지는 클록 신호(제 1 내지 제 8 출력 클록(241~248)의 전부 또는 일부)의 주파수로 미리 조정한다.
본 실시예의 다상 클록 생성 회로(201)에서 도 1에 나타낸 최종단의 클록 선택 회로(204)가 클록 생성 회로(202)로부터 출력되는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228) 모두를 선택하는 경우 도 1에 나타낸 8상의 기준 클록 신호(221~228)는, 나중에 기술되는 바와 같이, 아무런 변경 없이 제 1 내지 제 8 출력 클록(241~248)으로서 출력된다.
이와는 대조적으로, 1/8 분주가 수행되는 경우, 클록 생성 회로(202)로부터 출력되는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228) 중 단지 임의의 한 신호만이 제 1 분주 회로(211)에 공급된다.
1/4 분주의 경우, 클록 생성 회로(202)로부터 출력되는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228) 중 임의의 두 신호가 제 2 분주 회로(213)에 공급된다.
1/2 분주의 경우, 클록 생성 회로(202)로부터 출력되는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228) 중 임의의 4 신호가 제 3 분주 회로(215)에 공급된다.
도 3은 분주 회로(211) 및 분주 회로(211)의 출력측을 선택하는 클록 선택 회로(212)를 구체적으로 나타낸 도면이다. 분주 회로(211)는 D형 플립플롭 회로(2511), D형 플립플롭 회로(2512), 및 인버터(252)를 포함한다.
상술한 임의의 한 신호로서 제 7 상의 기준 클록 신호(227)가 D형 플립플롭 회로(2511, 2512)의 클록 입력 단자(CK)에 공급된다. D형 플립플롭 회로(2512 )의 출력 단자(Q) 및 인버터(252)의 입력측이 D형 플립플롭 회로(2511)의 입력 단자(D)에 접속된다. 인버터(252)의 출력측은 D형 플립플롭 회로(2512)의 입력 단자(D)에 접속된다.
클록 선택 회로(212)는 스위치(2531, 2532)를 포함한다. 스위치(2531)는 제 4 상의 기준 클록 신호(224) 및 D형 플립플롭 회로(2511)의 출력 단자(Q)로부터 출력되는 제 1의 2상(phase)용 클록 신호(2551)를 수신하여 그들 중 하나를 선택하고, 그 선택 신호를 분주 회로(213)에 2상용 클록(2561)으로서 송신한다.
스위치(2532)는 제 8 상의 기준 클록 신호(228) 및 D형 플립플롭 회로(2512)의 출력 단자(Q)로부터 출력되는 2상 클록 신호(2552)를 수신하여 그들 중 하나를 선택하고, 그 선택 신호를 분주 회로(213)에 2상용 클록(2562)으로서 송신한다.
분주 회로(211)는 D형 플립플롭 회로(2511, 2512)를 이용하여 제 7 상의 기준 클록 신호(227)를 2분주하고, 서로 위상이 180° 다른 2상용 클록(2551, 2552)을 클록 선택 회로(212)로 출력한다.
도 4는 분주 회로(213)의 출력측을 선택하는 분주 회로(213) 및 클록 선택 회로(214)를 구체적으로 나타낸 도면이다. 분주 회로(213)는 D형 플립플롭 회로(2611~2614) 및 인버터(262~264)를 포함한다.
도 3에 나타낸 클록 선택 회로(212)로부터 출력되는 제 1의 2상용 클록(2561)은 D형 플립플롭 회로(2611, 2613)의 클록 입력 단자(CK)에 입력된다. 클록 선택 회로(212)로부터 출력되는 제 2의 2상용 클록(2562)은 D형 플립플롭 회로(2612, 2614)의 클록 입력 단자(CK)에 입력된다.
인버터(262)의 입력측은 D형 플립플롭 회로(2612)의 출력 단자(Q)에 접속된다. 인버터(262)의 출력측은 D형 플립플롭 회로(2611)의 입력 단자(D)에 접속된다.
인버터(263)의 입력측은 D형 플립플롭 회로(2613)의 출력 단자(Q)에 접속된다. 인버터(263)의 출력측은 D형 플립플롭 회로(2612)의 입력 단자(D)에 접속된다.
인버터(264)의 입력측은 D형 플립플롭 회로(2614)의 출력 단자(Q)에 접속된다. 인버터(264)의 출력측은 D형 플립플롭 회로(2613, 2614)의 입력 단자(D)에 접속된다.
클록 선택 회로(214)는 스위치(2651~ 2654)를 포함한다. 스위치(2651)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 2 상의 기준 클록 신호(222) 및 D형 플립플롭 회로(2611)의 출력 단자(Q)로부터 출력되는 제 1의 4상 클록 신호(2661)를 수신하여 그중 하나를 선택하고, 그 선택 신호를 분주 회로(215)(도 1)에 제 1 4상용 클록(2671)으로서 송신한다.
스위치(2652)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 4 상의 기준 클록 신호(224) 및 D형 플립플롭 회로(2612)의 출력 단자(Q)로부터 출력되는 제 2의 4상용 클록 신호(2662)를 수신하여 그중 하나를 선택하고, 그 선택 신호를 분주 회로(215)(도 1)에 제 2의 4상용 클록(2672)으로서 송신한다.
스위치(2653)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 6 상의 기준 클록 신호(226) 및 D형 플립플롭 회로(2613)의 출력 단자(Q)로부터 출력되는 제 3의 4상 클록 신호(2663)를 수신하여 그중 하나를 선택하고, 그 선택 신호를 분주 회로(215)(도 1)에 제 3의 4상용 클록(2673)으로서 송신한다.
스위치(2654)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 8 상의 기준 클록 신호(228) 및 D형 플립플롭 회로(2614)의 출력 단자(Q)로부터 출력되는 제 4의 4상 클록 신호(2664)를 수신하여 그중 하나를 선택하고, 그 선택 신호를 분주 회로(215)(도 1)에 제 4의 4상용 클록(2674)으로서 송신한다.
분주 회로(213)는 도 3의 클록 선택 회로(212)의 선택에 의해, 서로 위상이 180° 다른, 2상용 클록(2561, 2562)을 수신하고, 그들을 2분주하여 클록 선택 회로(214)로, 서로 위상이 90° 다른, 4상용 클록(2661~ 2664)을 출력한다.
도 5는 분주 회로(215)의 출력측을 선택하는 분주 회로(215) 및 최종단의 클록 선택 회로(204)를 구체적으로 나타낸 도면이다. 분주 회로(215)는 D형 플립플롭 회로(2711~2718) 및 인버터(272~278)를 포함한다.
도 4에 나타낸 클록 선택 회로(214)로부터 출력되는 제 1의 4상용 클록(2671)은 D형 플립플롭 회로(2711, 2715)의 클록 입력 단자(CK)에 입력된다. 클록 선택 회로(214)로부터 출력되는 제 2의 4상용 클록(2672)은 D형 플립플롭 회로(2712, 2716)의 클록 입력 단자(CK)에 입력된다.
마찬가지로, 클록 선택 회로(214)로부터 출력되는 제 3의 4상용 클록(2673)은 D형 플립플롭 회로(2713, 2717)의 클록 입력 단자(CK)에 입력된다. 클록 선택 회로(214)로부터 출력되는 제 4의 4상용 클록(2674)은 D형 플립플롭 회로(2714, 2718 )의 클록 입력 단자(CK)에 입력된다.
인버터(272)의 입력측은 D형 플립플롭 회로(2722)의 출력 단자(Q)에 접속된다. 인버터(272)의 출력측은 D형 플립플롭 회로(2711)의 입력 단자(D)에 접속된다. 인버터(273)의 입력측은 D형 플립플롭 회로(2723)의 출력 단자(Q)에 접속된다. 인버터(273)의 출력측은 D형 플립플롭 회로(2712)의 입력 단자(D)에 접속된다. 나머지 인버터에 대하여도 마찬가지이다. 그러나, 인버터(278)의 입력측은 D형 플립플롭 회로(2718)의 출력 단자(Q)에 접속되고, 인버터(278)의 출력측은 D형 플립플롭 회로(2717, 2718)의 입력 단자(D)에 접속되었음에 유의해야 한다.
최종단의 클록 선택 회로(204)는 스위치(2791~2798)를 포함한다.
스위치(2791)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 1 상의 기준 클록 신호(221) 및 D형 플립플롭 회로(2711)의 출력 단자(Q)로부터 출력되는 제 1 8상 클록 신호(231)를 수신하여 그 중 하나를 선택하고, 그 선택 신호를 제 1 출력 클록(241)으로서 제 1 출력 단자(281)로 출력한다.
스위치(2792)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 2 상의 기준 클록 신호(222) 및 D형 플립플롭 회로(2712)의 출력 단자(Q)로부터 출력되는 제 2의 8상 클록 신호(232)를 수신하여 그 중 하나를 선택하고, 그 선택 신호를 제 2 출력 클록(242)으로서 제 2 출력 단자(282)로 출력한다.
계속해서 상술한 바와 동일한 방식으로, 스위치(2798)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 8 상의 기준 클록 신호(228) 및 D형 플립플롭 회로(2718)의 출력 단자(Q)로부터 출력되는 제 8 의 8상 클록 신호(238)를 수신하여 그 중 하나를 선택하고, 그 선택 신호를 제 8 출력 클록(248)으로서 제 8 출력 단자(288)로 출력한다.
분주 회로(215)는 도 4의 클록 선택 회로(214)의 선택에 의해 서로 위상이 90° 다른 4상용 클록(2671~2674)을 수신하고, 그들을 2분주하여 최종단의 클록 선택 회로(204)로 서로 위상이 45° 다른 8상 클록(231~238)을 출력한다.
도 6은 제 1 클록 선택 회로 및 최종 클록 선택 회로 내의 각 스위치를 제어하는 스위치 제어 회로(300) 및 그 스위치 중 하나를 나타내는 도면이다. 스위치(2531) 및 스위치 제어 회로(300)를 대표적으로 아래에 기술한다.
클록 선택 회로(212, 214) 및 최종단의 클록 선택 회로(204) 내의 나머지 스위치(2532, 2651~2654, 2791~2798)는 각각 스위치(253 1)와 동일한 회로 구성을 갖는다. 따라서 이들의 도시 및 설명은 생략한다.
스위치(2531)는 2입력 낸드(NAND) 회로(301~303)를 포함한다.
2입력 낸드 회로(301)의 제 1 입력 단자는 도 2의 클록 생성 회로(202)로부터 출력되는 제 4 상의 기준 클록 신호(224)를 수신한다. 2입력 낸드 회로(302)의 제 1 입력 단자는 제 1의 2상 클록 신호(2551)를 수신한다. 스위치 온/오프 제어 신호(311, 312)는 클록 선택 제어부(270)의 명령에 근거하여 스위치 제어 회로(300)로부터 2입력 낸드 회로(301, 302)의 제 2 입력 단자에 공급된다.
2입력 낸드 회로(301, 302)의 출력은 2입력 낸드 회로(303)에 입력된다. 제 1의 2상용 클록(2561)은 2입력 낸드 회로(303)로부터 출력된다. 스위치 제어 회로(300)는 제 4 상의 기준 클록 신호(224)를 제 1의 2상용 클록(2561)으로서 출력 하는 경우 스위치 온/오프 제어 신호(311)를 하이레벨로 설정하고 스위치 온/오프 제어 신호(312)를 로우레벨로 설정한다. 이와는 대조적으로 제 1의 2상용 클록 신호(2551)가 제 1의 2상용 클록(2561)으로서 출력되는 경우, 스위치 온/오프 제어 신호(312)는 하이레벨로 설정되고 스위치 온/오프 제어 신호(311)는 로우레벨로 설정된다.
클록이 차단되는 경우, 즉 제 4상의 기준 클록 신호(224)나 제 1의 2상 클록 신호(2551)가 제 1의 2상용 클록(2561)으로 출력되지 않는 경우, 양쪽 스위치 온/오프 제어 신호(311, 312)는 로우레벨로 설정된다. 이 경우, 제 1의 2상용 클록(2561)은 차단되고 로우레벨을 유지한다.
한 쌍의 온/오프 제어 신호(도시하지 않음)는 클록 선택 회로(212, 214) 및 최종단의 클록 선택 회로(204) 내의 나머지 스위치(2532, 2651~2654, 279 1~2798) 각각을 위한 스위치 제어 회로(300)에 공급된다. 이는 다상 클록 생성 회로(201)로부터 각종 다상 클록의 출력을 가능케 한다. 또한 개별적인 스위치 제어 회로가 동일한 방식으로 동작하는 경우 이들은 단순한 회로에 집적될 수 있다.
도 7의 (a) 내지 (d8)은 본 실시예의 다상 클록 생성 회로가 1/8분주를 수행하는 경우 클록 신호의 파형을 나타내는 도면이다. 도 7의 (a)는 기준 클록 신호(221~228)를 나타낸다. 도 7의 (b1) 및 (b2)는 1/2 분주에 의해 얻은 클록 신호(2551, 2552)를 나타낸다. 도 7의 (c1) 내지 (c4)는 1/4 분주에 의해 얻은 클록 신호(2661~2664)를 나타낸다. 도 7의 (d1) 내지 (d8)은 1/8 분주에 의해 얻은 클록 신호(231~238)를 나타낸다.
1분주를 수행하는 경우, 도 1에 나타낸 최종단의 클록 선택 회로(204)의 스위치(2791~2798)는 도 1의 클록 생성 회로(202)로부터 출력되는 신호(221~228)를 선택하도록 제어된다. 다음 이들 신호는 출력 단자(281~288)로 출력된다. 결국 도 2에 나타낸, 서로 위상이 45° 다른, 기준 클록 신호(221~228)를 얻게 된다.
1분주를 수행하는 경우, 클록 선택 회로(212, 214)는 분주 회로(213, 215)에 공급되는 클록을 차단할 수 있다. 이는 전력 소모를 줄일 수 있게 한다.
다음 1/2 분주를 고려한다. 1/2 분주를 수행하기 위해, 클록 선택 회로(214) 내의 스위치(2651~2654)는 클록 생성 회로(202)로부터 출력되는 4종류의 기준 클록 신호(222, 224, 226, 228)를 선택하도록 제어된다. 다음 이들 신호는 분주 회로(215)에 제 1 내지 제 4의 4상용 클록(2671~2674)으로서 입력된다.
1/2 분주에 의해 얻은 클록 신호(231~238)는 최종단의 클록 선택 회로(204)의 스위치(2791~2798)에 의해 선택되어 출력 단자(281~288)로 출력된다. 이와 같은 동작으로 클록 생성 회로(202)로부터 출력되는 기준 클록은 서로 위상이 45° 다른 8상 클록을 얻기 위해 2분주된다.
1/2 분주를 수행하는 경우, 이 동작에 사용되지 않는 회로 부분에 대해 클록을 차단함으로써 전력 소모를 줄일 수 있다. 이 경우, 전력 소모를 줄이기 위해 클록 선택 회로(212)는 분주 회로(213)에 공급되는 클록을 차단한다.
다음 1/4 분주를 고려한다. 1/4 분주를 수행하기 위해, 클록 선택 회로(212) 내의 스위치(2531, 2532)는 클록 생성 회로(202)로부터 출력되는 2종류의 기준 클록 신호(224, 228)를 선택하도록 제어된다. 다음 이들 신호는 분주 회로(213)에 제 1 및 제 2의 2상용 클록(2561, 2562)으로서 입력된다.
또한, 클록 선택 회로(214) 내의 스위치(2651~2654)는 분주 회로(213)로부터 출력되는 4상 클록 신호(2661~2664)를 선택하도록 제어된다. 다음 이들 신호는 분주 회로(215)에 제 1 내지 제 4의 4상용 클록(2671~2674)으로서 입력된다.
상기 클록을 분주하여 얻은 클록 신호(231~238)는 최종단의 클록 선택 회로(204)의 스위치(2791~2798)에 의해 선택되고 출력 단자(281~288)로 출력된다. 이 동작으로 클록 생성 회로(202)로부터 출력되는 기준 클록은 서로 위상이 45° 다른 8상 클록을 얻기 위해 4로 분주된다.
다음 1/8 분주를 고려한다. 1/8 분주를 수행하기 위해, 분주 회로(211)로부터 시작하여 순차적으로 분주회로에 의해 분주가 수행되고, 그로 인한 분주 출력은 클록 선택 회로(212, 214) 및 최종단의 클록 선택 회로(204)에 의해 선택되도록 스위치를 제어한다. 이 동작으로, 분주 회로(211)에 의해 위상이 180° 다른 1/2 분주 출력을 얻는다. 또한 분주 회로(213)는 이 출력을 2로 분주하여 서로 위상이 90° 다른 1/4 분주 출력을 얻는다. 또한 최종적으로 분주 회로(215)는 이 출력을 2로 분주하여 서로 위상이 45° 다른 1/8 분주 출력을 얻는다. 이는 도 7의 (d1) 내지 (d8)에 도시한 바와 같이, 제 1 내지 제 8 출력 단자(281~288)로 서로 위상이 45° 다른 1/8 분주 클록 신호의 출력이 가능하게 한다.
또한, 이 경우에, 클록 선택 회로(212)는 도 1의 클록 생성 회로(202)로부터 출력되는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228) 중 단지 하나의 클록 신호(본 실시예에서는 제 7 기준 클록 신호(227))를 선택하기 때문에, 분주 회로(211)가 제 1 상 내지 제 8 상의 모든 기준 클록 신호(221~228)를 선택하는 경우와 비교하여 전력 소모를 줄일 수 있다.
본 실시예의 다상 클록 생성 회로에서 제 1 내지 제 8 출력 단자(281~288)로부터 출력되는 1/8 분주 클록 신호의 위상을 변경할 필요가 있는 경우, 분주 회로(211)는 입력 선택의 기준으로서 기준 클록 신호(221~228) 중 원하는 것을 선택하여 수신한다.
클록 생성 회로(202)는 먼저 입력되는 기준 클록 신호를 임의로 선택하는 기준 클록 신호 선택부(202b)를 포함할 수 있다. 이 구성은 원하는 위상을 용이하게 설정하고, 다상 클록 생성 회로가 모든 위상의 기준 클록을 처리하는 회로부를 포함하는 경우와 비교하여 회로의 크기와 전력 소모의 감소를 가능케 한다.
또한, 클록 선택 제어부(270)는 요구되는 분주에 사용되지 않는 회로 부분에 대해 적어도 얼마의 클록 입력을 차단하는 클록 차단부(270b)를 포함할 수 있다. 이는 분주수 설정부(270a)에 의해 설정되는 분주수에 따라 사용되지 않는 분주 수단에 대해 적어도 얼마의 클록 입력을 차단할 수 있게 한다. 따라서 전력 소모를 더욱 줄일 수 있다.
제 2 실시예에 의한 다상 클록 생성 회로를 도 8을 참조로 하여 다음에 기술한다. 도 1에 사용된 동일한 참조 부호는 도 8의 동일한 부분을 나타내며, 그의 설명은 적절히 생략한다. 제 2 실시예에 의한 다상 클록 생성 회로(401)에서, 분주 회로(402)는 분주 회로(211)와 클록 생성 회로(202) 사이에 배치된다.
도 9는 분주 회로(402) 및 분주 회로(402)의 출력단에 배치되는 분주 회로(211)를 구체적으로 나타내는 도면이다. 분주 회로(402)는 D형 플립플롭 회로(411) 및 인버터(412)를 포함한다. 도 8의 클록 생성 회로(202)로부터 출력되는 제 5 상의 기준 클록 신호(225)가 D형 플립플롭 회로(411)의 클록 입력 단자(CK)에 입력된다.
D형 플립플롭 회로(411)의 출력 단자(Q)로부터 출력되는 클록 신호(413)는 인버터(412)를 통해 D형 플립플롭 회로(411)의 입력 단자(D)에 입력된다. 이 신호는 또한 D형 플립플롭 회로(2511, 2512)의 클록 입력 단자(CK)에 입력된다.
이전 실시예에서, 분주 회로(211)는 도 1의 클록 생성 회로(202)로부터 제 7 상의 기준 클록 신호(227)를 수신한다. 이와는 대조적으로, 제 2 실시예에서 분주 회로(211)는 분주 회로(402)의 출력으로서 클록 신호(413)를 수신한다. 상술한 바와 같이, 분주 회로(402)는 다상 클록 생성 회로(401)의 제 1 단에 존재하기 때문에, 제 1 단에서 2분주된 클록 신호는 또한 분주 회로(211) 및 다음의 분주 회로에 의해 분주된다. 이는 도 1에 나타낸 제 1 실시예와 비교하여 분주수를 증가시킬 수 있다.
제 3 실시예에 의한 다상 클록 생성 회로를 도 10을 참조로 하여 다음에 기술한다. 도 1에 사용된 동일한 참조 부호는 도 10의 동일한 부분을 나타내며, 그의 설명은 적절히 생략한다. 제 3 실시예에 의한 다상 클록 생성 회로(501)에서, 클록 선택 회로(212)와 클록 선택 회로(214) 사이에 위치하는 분주 회로(213A)는 도 1 및 도 4에 나타낸 분주 회로(213)보다 더 복잡한 회로 구성을 갖는다.
도 11은 클록 선택 회로(212), 분주 회로(213A) 및 분주 회로(213A)의 출력측을 선택하는 클록 선택 회로(214)를 구체적으로 나타낸 도면이다. 분주 회로(213A)는 D형 플립플롭 회로(5111~5117) 및 인버터(512~517)를 포함한다.
클록 선택 회로(212)로부터 출력되는 2상용 클록(2561)은 D형 플립플롭 회로(5111, 5114, 5115)의 클록 입력 단자(CK)에 입력된다. 클록 선택 회로(212)로부터 출력되는 제 2의 2상용 클록(2562)은 D형 플립플롭 회로(5112, 5113, 5116, 5117)의 클록 입력 단자(CK)에 입력된다.
인버터(512)의 입력측은 D형 플립플롭 회로(5112)의 출력 단자(Q)에 접속된다. 인버터(512)의 출력측은 D형 플립플롭 회로 (5111)의 입력 단자(D)에 접속된다.
인버터(513)의 입력측은 D형 플립플롭 회로(5113)의 출력 단자(Q)에 접속된다. 인버터(513)의 출력측은 D형 플립플롭 회로 (5112)의 입력 단자(D)에 접속된다. 계속하여 동일한 방식으로, 인버터(517)의 입력측은 D형 플립플롭 회로(5117)의 출 력 단자(Q)에 접속된다. 인버터(517)의 출력측은 D형 플립플롭 회로 (5116, 5117)의 입력 단자(D)에 접속된다.
클록 선택 회로(214)의 스위치(2651)는 도 10의 클록 생성 회로(202)로부터 출력되는 제 2 상의 기준 클록 신호(222) 및 D형 플립플롭 회로(5111)의 출력 단자(Q)로부터 출력되는 제 1의 4상 클록 신호(5211)를 수신하여 그 중 하나를 선택하고, 그 선택 신호를 제 1의 4상용 클록(2671)으로서 분주 회로(215)(도 10)에 송신한다.
스위치(2652)는 도 10의 클록 생성 회로(202)로부터 출력되는 제 4 상의 기준 클록 신호(224) 및 D형 플립플롭 회로(5113)의 출력 단자(Q)로부터 출력되는 제 2의 4상 클록 신호(5212)를 수신하여 그 중 하나를 선택하고, 그 선택 신호를 제 2의 4상용 클록(2672)으로서 분주 회로(215)(도 10)에 송신한다.
스위치(2653)는 도 10의 클록 생성 회로(202)로부터 출력되는 제 6 상의 기준 클록 신호(226) 및 D형 플립플롭 회로(5115)의 출력 단자(Q)로부터 출력되는 제 3의 4상 클록 신호(5213)를 수신하여 그 중 하나를 선택하고, 그 선택 신호를 제 3의 4상용 클록(2673)으로서 분주 회로(215)(도 10)에 송신한다.
스위치(2654)는 도 10의 클록 생성 회로(202)로부터 출력되는 제 8 상의 기 준 클록 신호(228) 및 D형 플립플롭 회로(5117)의 출력 단자(Q)로부터 출력되는 제 4의 4상 클록 신호(5214)를 수신하여 그 중 하나를 선택하고, 그 선택 신호를 제 4의 4상용 클록(2674)으로서 분주 회로(215)(도 10)에 송신한다.
상술한 바와 같이 제 3 실시예의 다상 클록 생성 회로(501)에서, 분주 회로(213A) 내의 D형 플립플롭 회로의 수는 도 1 및 도 4에서 4개로 나타낸 분주 회로(213)의 수보다 더 큰 수인 7개이다.
상술한 제 1 실시예에서, 클록 선택 회로(212)로부터 출력되는 2상용 클록(2561, 2562) 중 하나로 획득하는 D형 플립플롭 회로(261)의 출력 데이터를 다른 클록 입력을 이용하여 다시 획득하는 것은 매우 힘든 일이다. 이는 분주 회로가 GHz 이상으로 고속에서 동작하는 경우 클록간의 주기 간격이 매우 짧아지기 때문이다.
따라서, 도 11에 나타낸 바와 같이 제 3 실시예에서, D형 플립플롭 회로(5117)의 출력 데이터로서 제 4의 4상 클록 신호(5214)는 D형 플립플롭 회로(5117)에 입력되는 2상용 클록(2562)과 동일한 클록으로 D형 플립플롭 회로(5116)에 의해 다시 획득된다. 이는 고속 동작을 가능케 하는 동작 속도의 여유를 제공해 준다.
따라서, 제 3 실시예의 다상 클록 생성 회로(501)는 GHz 이상으로 고속에서 클록 분주를 수행할 수 있다.
본 실시예에서, 분주 회로(211)는 제 7 상의 기준 클록 신호(227)를 선택한다. 그러나 원하는 위상을 갖는 제 1 상 내지 제 8 상의 기준 클록 신호(221~228) 중 하나를 선택하는 스위치 회로는 클록 생성 회로(202)와 분주 회로(211) 사이에 배치될 수 있다. 이는 제 2 실시예에서 클록 생성 회로(202)와 제 1 단의 분주 회로(402) 사이의 배치에 적용된다.
제 1 내지 제 3 실시예는 클록 생성 회로(202)가 제 1 상 내지 제 8 상의 기준 클록 신호(221~228)(2n의 n값은 3)를 생성하는 경우를 예시한 것이다. 그러나 분명하게, n값으로 이와는 다른 임의의 정수를 취할 수도 있다.
상술한 바와 같이 본 발명에 의하면 다음의 효과를 얻을 수 있다.
기준 클록 신호 생성 수단은 기준 주파수로서 작용하면서 서로 다른 위상과 동일한 주파수를 갖는 2n(n은 양의 정수)의 기준 클록 신호를 생성한다. 제 1 분주 수단은 기준 클록 중 하나를 수신하여 2로 분주하고 서로 위상이 180° 다른 2종의 다른 클록 신호를 생성한다. 이들 클록 신호는 입력 클록 신호 중 하나 또는 기준 클록 중 대응하는 하나를 선택하는 제 1 클록 선택 수단으로 입력된다.
제 2 분주 수단은 제 1 분주 수단과 마찬가지로 선택한 1쌍의 클록 신호를 2로 분주하고 서로 위상이 180° 다른 2종의 다른 클록 신호를 생성한다. 제 2 클록 선택 수단은 이들 입력 클록 신호 각각 또는 기준 클록 중 대응하는 것을 선택한다. 계속해서 이와 동일한 방식으로, 이 회로 구성에서 기하급수적으로 n단에 대응 하는 배수만큼 분주 및 클록 선택을 수행한다. 클록 선택 제어 수단은 각 클록 선택 수단을 제어하여 요구되는 분주비에 따라 기준 클록 또는 분주후의 클록을 선택한다.
본 발명은 동일한 주파수 및 다른 위상을 갖는 2n (n은 양의 정수) 기준 클록 신호를 생성하는 기준 클록 신호 생성 수단, 입력 기준 클록 신호 및 클록 중 하나를 분주하여 각각 분주 출력을 기초로 서로 위상이 180° 다른 제 2p-1 내지 제 2p+1-2(p는 1 이상의 양의 정수)의 클록 신호를 생성하는 제 1 내지 제 n 분주 수단, 상기 제 1 내지 제 n 분주 수단(211, 213, 215) 또는 대응하는 기준 클록 신호 중 하나로부터 클록 신호 중 하나를 각각 선택하여 그 선택 신호를 제 2p-1 내지 제 2p+1-2의 클록 펄스로 출력하는 제 1 내지 제 n 클록 선택 수단, 및 설정된 분주비에 따라 상기 제 1 내지 제 n 클록 선택 수단을 제어하는 클록 선택 제어 수단을 포함한다.
이와 같은 구성으로, 원하는 분주비를 가진 클록 신호를 최종단의 클록 선택 수단으로부터 얻을 수 있으며, 원하는 위상을 갖는 클록 신호를 상기 얻은 클록 신호로부터 선택할 수 있다. 클록 선택 제어 수단은 각 클록 선택 수단을 제어하여 요구되는 분주비에 따라 기준 클록 신호 또는 분주 후의 클록을 선택한다. 따라서 원하는 분주비를 가진 클록 신호를 최종단의 클록 선택 수단으로부터 얻을 수 있고, 원하는 위상을 가진 클록 신호를 상기 얻은 클록 신호로부터 선택할 수 있다.
또한, 본 발명에 의하면, 제 1 단의 분주 수단은 하나의 기준 클록을 선택하고 회로 구성은 기하급수적으로 확장되기 때문에 불필요한 부분이 없는 단순한 회로 구성을 실현할 수 있다. 이는 회로 크기 및 전력 소모의 감소에 기여하게 된다.
기준 클록 신호를 생성하기 위해 PLL 회로를 사용하는 경우, 전압 제어 발진기를 조정할 필요성 없이 분주에 의해 원하는 클록 신호를 얻을 수 있다. 이는 PLL 회로 설계를 용이하게 한다.
본 발명에 의하면, 기준 클록 신호 생성 수단은 동일한 주파수 및 다른 위상을 갖는 2n(n은 양의 정수)의 기준 클록 신호를 생성하고, 기준 클록 신호 중 하나를 제 1 단의 분주 수단에 입력하여 그 클록을 2분주한다. 1/2 분주에 의해 얻은 클록 신호는 제 1 분주 수단에 입력되어 서로 위상이 180° 다른 2종의 클록 신호를 생성하기 위해 각 신호를 2로 분주한다. 이 클록 신호는 제 1 클록 선택 수단에 입력되고, 다시 클록 신호 각각 또는 기준 클록 신호 중 대응하는 하나를 선택한다.
제 1 분주 수단과 마찬가지로, 제 2 분주 수단은 각 신호에 근거하여 2개의 선택된 클록 신호 각각을 2로 분주하여 서로 위상이 180° 다른 2종의 클록 신호를 생성한다. 다음 제 2 클록 선택 수단은 이들 클록 신호 각각 또는 기준 클록 신호 중 대응하는 하나를 선택한다. 계속해서 동일한 방식으로, 본 회로 구성에서 기하급수적으로 n단에 대응하는 배수만큼 분주 및 클록 선택을 수행한다.
클록 선택 제어 수단은 각 클록 선택 수단을 제어하여 요구되는 분주비에 따 라 기준 클록 신호 또는 분주 후의 클록을 선택한다. 이와 같은 동작으로, 원하는 분주비를 가진 클록 신호를 최종단의 클록 선택 수단으로부터 얻을 수 있고, 원하는 위상을 가진 클록 신호를 상기 얻은 클록 신호로부터 선택할 수 있다.
또한, 본 발명에 의하면, 제 1 단의 분주 수단 이후의 회로 구성은 기하급수적으로 확장되기 때문에 불필요한 부분이 없는 단순한 회로 구성을 실현할 수 있다.
또한, 제 1 단의 분주 수단이 제 1 분주 수단 이전에 배치되기 때문에, 기준 클록 신호를 2로 분주하여 얻은 클록 신호는 제 1 단의 분주 수단에 입력된다. 이는 분주수의 증가를 용이하게 한다.
본 발명에 의하면, 회로 즉 제 1 내지 제 2p+1-2(p는 1 이상의 양의 정수)의 분주 수단 및 제 1 단의 분주 수단은 D형 플립플롭 회로 및 인버터로 구성된다. 이와 같은 구성은 회로 동작 속도의 증가를 가능케 한다.
클록의 속도가 증가하고 클록 주기가 단축되기 때문에, 다른 클록 입력을 사용하여, 주어진 클록으로 획득되는 D형 플립플롭 회로의 출력 데이터를 획득하는 일이 매우 힘들게 된다. 따라서 본 발명에서는 설정에 의해 설정되는 D형 플립플롭 회로의 수를 증가함으로써 고속 처리를 실현하였다.
더욱 구체적으로, 다상 클록 생성 회로는 분주 수단을 구성하는 복수의 D형 플립플롭 회로 중 소정의 하나로부터 출력되는 데이터로서 클록 신호는 소정의 D형 플립플롭 회로에 입력되는 클록을 이용하여 분주 수단을 구성하는 D형 플립플롭 회로의 다른 D형 플립플롭 회로에 의해 다시 획득되도록 설계된다. 이는 다상 클록 생성 회로 내에서 처리되는 기준 클록 속도의 증가를 가능케 한다.
본 발명에 의하면, 각 분주 수단은 전력 소모를 줄이는 기하급수 형태의 회로 구성으로 형성된다. 본 발명이 요구되는 분주비의 동작에 사용되지 않는 회로 부분에 입력되는 적어도 일부의 클록을 차단하는 클록 차단 수단을 더 포함하는 경우, 전력 소모를 더 줄일 수 있다. 클록 차단 수단은 클록 선택 제어 수단에 의해 설정되는 분주수에 따라 사용되지 않는 분주 수단으로 입력되는 적어도 일부의 클록을 차단한다.
또한, 본 발명에 의하면, 기준 클록 신호 생성 수단이 PLL 회로로부터 형성되기 때문에, 출력되는 기준 클록 자체의 주파수를 용이하게 변경할 수 있다. 제 1 분주 수단 및 제 1 단의 분주 수단에 입력되는 기준 클록 신호를 임의로 선택하여, 원하는 위상을 출력 클록으로서 설정할 수 있다. 더욱 구체적으로, 본 발명이 처음 입력되는 기준 클록 신호를 임의로 선택하는 기준 클록 신호 선택 수단을 포함하는 경우, 본 발명이 모든 위상의 기준 클록을 처리하는 회로 부분을 포함하는 경우와 비교할 때, 원하는 위상을 용이하게 설정할 수 있으며 회로 크기 및 전력 소모의 감소를 달성할 수 있다.

Claims (12)

  1. 동일한 주파수를 갖고 서로 위상이 다른 2n (n은 양의 정수) 기준 클록 신호를 생성하는 기준 클록 신호 생성 수단(202);
    상기 기준 클록 신호 생성 수단(202)으로부터의 기준 클록 신호 중 하나를 분주(fequency-dividing)하여, 분주 출력에 의거해 서로 위상이 다른 제 1 및 제 2 클록 신호를 생성하는 제 1 분주 수단(211);
    상기 제 1 분주 수단(211)으로부터의 각각의 제 1 및 제 2 클록 신호 중 하나와 상기 기준 클록 신호 중 하나를 선택하여, 이들 선택 신호를 제 1 및 제 2 클록 펄스로서 출력하는 제 1 클록 선택 수단(212);
    상기 제 1 클록 선택 수단(212)으로부터의 클록 펄스 중 하나를 분주하여, 분주 출력에 의거해 서로 위상이 다른 제 3 내지 제 6 클록 신호를 생성하는 제 2 분주 수단(213);
    상기 제 2 분주 수단(213)으로부터의 각각의 제 3 내지 제 6 클록 신호 중 하나와 상기 기준 클록 신호 중 하나를 선택하여, 이들 선택 신호를 제 3 내지 제 6 클록 펄스로서 출력하는 제 2 클록 선택 수단(214); 및
    설정된 분주비에 따라 상기 제 1 내지 제 2 클록 선택 수단(212, 214)을 제어하는 클록 선택 제어 수단(270)을 포함하는 것을 특징으로 하는 다상(multi-phase) 클록 생성 회로.
  2. 제 1 항에 있어서,
    상기 클록 선택 제어 수단(270)은 소정의 클록 선택 수단으로부터 출력되는 클록 신호에 대한 분주수를 설정하는 분주수 설정 수단(270a)을 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
  3. 제 1 항에 있어서,
    상기 회로는 상기 기준 클록 신호 중 임의의 하나로부터 클록 신호를 생성하는 제 1 단의 분주 수단(402)을 더 포함하고,
    상기 제 1 분주 수단(211)은 상기 생성된 클록 신호를 분주하여 서로 위상이 다른 제 1 및 제 2 클록 신호를 생성하는 것을 특징으로 하는 다상 클록 생성 회로.
  4. 제 1 항에 있어서,
    상기 제 1 내지 제 2 분주 수단(211, 213)은 D형 플립플롭 회로(2511, 2512, 2611, 2612, 2613, 2614) 및 인버터(252, 262, 263, 264)를 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
  5. 제 4 항에 있어서,
    상기 D형 플립플롭 회로 중 소정의 D형 플립플롭 회로의 출력 단자(Q)는 상기 분주 수단을 형성하는 다른 하나의 D형 플립플롭 회로의 입력 단자(D)에 접속되는 것을 특징으로 하는 다상 클록 생성 회로.
  6. 제 5 항에 있어서,
    소정의 D형 플립플롭 회로로부터 출력된 클록 신호 및 다른 하나의 D형 플립플롭 회로로 입력된 클록 신호는 동일한 타이밍을 갖는 것을 특징으로 하는 다상 클록 생성 회로.
  7. 제 1 항에 있어서,
    설정된 분주비에 따라 사용되지 않는 상기 제 1 내지 제 2 클록 선택 수단에 입력되는 일부의 클록을 차단하는 클록 차단 수단(270b)을 더 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
  8. 제 3 항에 있어서,
    상기 제 1 단의 분주 수단(402)은
    D형 플립플롭 회로(411), 및
    인버터(412)를 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
  9. 제 1 항에 있어서,
    상기 기준 클록 신호 생성 수단(202)은 PLL 회로(202a)를 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
  10. 제 1 항에 있어서,
    상기 제 1 분주 수단(211)에 입력되는 기준 클록 신호 중 임의의 기준 클록 신호를 선택하는 기준 클록 신호 선택 수단(202b)을 더 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
  11. 제 3 항에 있어서,
    상기 제 1 단의 분주 수단(402)에 입력되는 기준 클록 신호 중 임의의 기준 클록 신호를 선택하는 기준 클록 신호 선택 수단(202b)을 더 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
  12. 동일한 주파수를 갖고 서로 위상이 다른 2n (n은 양의 정수) 기준 클록 신호를 생성하는 기준 클록 신호 생성 수단(202);
    상기 기준 클록 신호 중 하나를 분주하여, 분주 출력에 의거해 서로 위상이 다른 제 (2p-1) 내지 제 (2p+1-2)(p는 분주 수단의 개수인 양의 정수)의 클록 신호를 각각 생성하는 제 1 내지 제 n 분주 수단(211, 213, 215);
    상기 제 1 내지 제 n 분주 수단(211, 213, 215)으로부터의 클록 신호 중 적어도 하나와 기준 클록 신호 중 적어도 하나를 선택하여, 이들 선택 신호를 제 (2p-1) 내지 제 (2p+1-2)의 클록 펄스로서 각각 출력하는 제 1 내지 제 n 클록 선택 수단(212, 214, 204); 및
    설정된 분주비에 따라 상기 제 1 내지 제 n 클록 선택 수단(212, 214, 204)을 제어하는 클록 선택 제어 수단(270)을 포함하는 것을 특징으로 하는 다상 클록 생성 회로.
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