KR20040072083A - 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로및 이에 대한 다중위상 클럭 발생방법 - Google Patents

클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로및 이에 대한 다중위상 클럭 발생방법 Download PDF

Info

Publication number
KR20040072083A
KR20040072083A KR1020030008008A KR20030008008A KR20040072083A KR 20040072083 A KR20040072083 A KR 20040072083A KR 1020030008008 A KR1020030008008 A KR 1020030008008A KR 20030008008 A KR20030008008 A KR 20030008008A KR 20040072083 A KR20040072083 A KR 20040072083A
Authority
KR
South Korea
Prior art keywords
clock signal
frequency
output
control current
phase
Prior art date
Application number
KR1020030008008A
Other languages
English (en)
Inventor
박도용
장현정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030008008A priority Critical patent/KR20040072083A/ko
Publication of KR20040072083A publication Critical patent/KR20040072083A/ko

Links

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F23—COMBUSTION APPARATUS; COMBUSTION PROCESSES
    • F23G—CREMATION FURNACES; CONSUMING WASTE PRODUCTS BY COMBUSTION
    • F23G5/00—Incineration of waste; Incinerator constructions; Details, accessories or control therefor
    • F23G5/44—Details; Accessories
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E20/00—Combustion technologies with mitigation potential
    • Y02E20/34—Indirect CO2mitigation, i.e. by acting on non CO2directly related matters of the process, e.g. pre-heating or heat recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로가 개시된다. 본 발명에 의한 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로는, 소정의 기준 클럭 신호로부터 복수의 다중 위상 클럭 신호들을 발생하여, 소정의 기능 구현 회로에 제공하는 클럭 발생회로에 있어서, PLL, 서브 발진회로 및 제1 배선을 구비하는 것을 특징으로 한다. PLL은 기준 클럭 신호와 소정의 분주 클럭 신호의 위상 및 주파수에 따라 소정의 제어전류와 소정의 출력 클럭 신호를 발생한다. 서브 발진회로는 제어전류에 응답하여 복수의 다중 위상 클럭 신호들을 발생한다. 제1 배선은 제어전류를 서브 발진회로에 공급하도록 라우팅된다.
클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로는 라우팅 길이에 따라 가변적으로 발생되는 스큐의 영향을 받지 않는 전류 성분을 라우팅하여 다중 위상 클럭 신호들의 스큐를 감소시킬 수 있는 장점이 있다.

Description

클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로 및 이에 대한 다중 위상 클럭 발생방법{Multi-phase clock generation circuit and method for reducing skew of clock signal}
본 발명은 클럭 발생회로에 관한 것으로서, 특히, 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로 및 이에 대한 다중 위상 클럭 발생방법에 관한 것이다.
최근, 반도체 제조 기술의 발달로 인해 반도체 칩의 집적도가 증가되고 있다. 그 결과, 단일 반도체 칩상에 다양한 기능을 수행하는 회로들을 구현하는 것이 가능하게 되었다. 과거에는 디지털 블록과 아날로그 블록이 구분되어 제작되었으나, 근래에는 시스템-온-칩(system-on-a chip, SOC)과 같이 하나의 시스템이 단일 반도체 칩상에서 구현될 수 있게 되었다. 한편, 단일 반도체 칩상에 하나의 시스템을 구현하기 위해서는 수백만개 이상의 게이트들이 탑재되어야 한다. 그러나, 이렇게 많은 수의 게이트들이 단일 반도체 칩상에 탑재될 때, 각 게이트들간의 라우팅(routing) 길이가 서로 다르게 될 수 있다. 따라서, 라우팅이 완료된 후 발생되는 각 게이트들간의 신호 지연이 심각한 문제로 대두될 수 있다.
이러한 게이트들간의 신호 지연은 전체 시스템의 기능 에러(function error)를 발생시키는 주요 원인으로 작용하며, 회로 설계 단계에서는 예측할 수 없는 파라미터이다.
따라서, 게이트들간의 신호 지연에 따른 시스템의 기능 에러는 회로 설계 단계에서는 발견되지 않고, 라우팅이 완료된 후에 수행되는 포스트 검증(postverification) 단계에서 발견되는 경우가 많이 있다. 포스트 검증 단계에서 이러한 기능 에러가 발생될 때, 회로를 재설계해야 하므로 설계 기간이 증가되는 문제점이 있다.
특히, 다중 위상 클럭(multi-phase clock) 신호를 사용하는 시스템의 경우, 회로 설계 단계에서 라우팅에 의해 발생되는 각 클럭 신호들의 스큐(skew) 값을 예측하는 것은 어려운 일이다. 그러나, 레이아웃(layout)이 완료된 후 각 클럭 신호들은 라우팅 길이에 따라 다양한 스큐 값을 갖게 되며, 클럭 신호들 간의 서로 다른 스큐 값으로 인해 시스템에 기능 에러가 발생하는 경우가 있어 회로 설계자들에게 많은 주의가 요망된다.
도 1은 종래 기술에 따른 다중 위상 클럭 발생회로와 기능 구현 회로의 연결 관계를 개략적으로 나타내는 블록도이다.
도 1과 같이, 종래 기술에 따른 다중 위상 클럭 발생회로(10)는 PFD(11), 차지펌프 및 루프필터(12), VCO(13) 및 분주기(14)를 포함하는 PLL로 구현될 수 있다.
상기 PFD(11)는 기준 클럭 신호(CLKREF)와 분주 클럭 신호(CLKDIV)의 위상 및 주파수를 비교하여 업 또는 다운 신호를 발생한다. 상기 차지 펌프 및 루프 필터(12)는 상기 업 또는 상기 다운 신호에 따라 소정의 제어전압(VCTL)을 출력한다. 상기 VCO(13)는 상기 제어전압(VCTL)에 응답하여 소정의 주파수를 가지는 다중 위상 클럭 신호들(CP1∼CP4)을 출력한다. 상기 분주기(14)는 상기 클럭 신호(CP4)를 분주하여 상기 분주 클럭 신호(CLKDIV)를 출력한다.
상기 다중 위상 클럭 신호들(CP1∼CP4)은 각각의 배선(30∼60)을 통하여 소정의 기능 구현 회로(20)에 제공된다. 이 때, 상기 배선(30∼60)에 존재하는 기생 캐패시턴스는 도 1에 도시된 것과 같이, 캐패시터들(C1∼C4)로 모델링될 수 있다.
상기 기생 캐패시턴스는 라우팅 방법에 따라 가변되는 값으로서 회로 설계 단계에서는 예측이 불가능하고, 레이아웃이 완료된 후 마스크에 대한 데이터 파일인 지디에스(GDS) 포맷의 파일에서 추출할 수 있는 값들이다. 상기 기생 캐패시턴스는 상기 다중 위상 클럭 신호들(CP1∼CP4)의 스큐를 발생시키는 주요 원인이다. 따라서, 상기 다중 위상 클럭 신호들(CP1∼CP4)은 라우팅 방법에 따라 가변되는 각기 다른 기생 캐패시턴스에 의한 각기 다른 스큐를 갖는다.
이러한 클럭 신호의 스큐는 시스템의 기능 에러(function error)를 발생시키며, 라우팅이 수행되기 전에는 예측할 수 없는 값이다. 그 결과, 회로 레벨 검증단계에서는 정상 동작을 하지만, 포스트(post) 검증단계에서는 클럭 신호의 스큐로 인한 기능 에러가 발생하는 경우가 있다. 상기 기생 캐패시턴스는 반도체 칩에 집적되는 회로들이 미세화됨에 따라 더욱 심각하게 발생되는 파라미터이다.
상기와 같이 종래 기술에 따른 다중 위상 클럭 발생회로는 상기 다중 위상 클럭 신호들(CP1∼CP4)을 각각 라우팅하여 상기 기능 구현 회로(20)에 제공하기 때문에, 상기 다중 위상 클럭 신호들(CP1∼CP4)에 각기 다른 스큐가 발생되는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 라우팅 길이에 따라 가변적으로 발생되는 스큐의 영향을 받지 않는 전류 성분을 라우팅하여 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로 및 이에 대한 다중 위상 클럭 발생방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 다중 위상 클럭 발생회로와 기능 구현 회로의 연결 관계를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 다중 위상 클럭 발생회로와 기능 구현 회로의 연결 관계를 개략적으로 나타내는 블록도이다.
도 3은 도 2에 도시된 VCO를 상세히 나타내는 회로도이다.
도 4는 도 2에 도시된 서브 발진회로를 상세히 나타내는 회로도이다.
도 5a는 일반적인 딜레이 버퍼의 동작을 설명하기 위한 도면이다.
도 5b는 도 5a에 도시된 딜레이 버퍼의 출력 지연 시간과 제어 전류의 관계를 개념적으로 나타내는 그래프도이다.
도 6은 본 발명의 제2 실시예에 따른 다중 위상 클럭 발생회로와 기능 구현 회로의 연결 관계를 개략적으로 나타내는 블록도이다.
도 7은 도 6에 도시된 서브 발진회로를 상세히 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로는, 소정의 기준 클럭 신호로부터 복수의 다중 위상 클럭 신호들을 발생하여, 소정의 기능 구현 회로에 제공하는 클럭 발생회로에 있어서, PLL, 서브 발진회로 및 제1 배선을 구비하는 것을 특징으로 한다. PLL은 기준 클럭 신호와 소정의 분주 클럭 신호의 위상 및 주파수에 따라 소정의 제어전류와 소정의 출력 클럭 신호를 발생한다. 서브 발진회로는 제어전류에 응답하여 복수의 다중 위상 클럭 신호들을 발생한다. 제1 배선은 제어전류를 서브 발진회로에 공급하도록 라우팅된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생 방법은, 소정의 기준 클럭 신호로부터 소정의 제어전류 및 출력 클럭 신호를 발생하는 PLL과 상기 제어전류에 응답하여 소정의 다중 위상 클럭 신호를 출력하는 서브 발진회로 및 상기 제어전류를 상기 서브 발진회로에 공급하도록 라우팅되는 배선을 구비하는 다중 위상 클럭 발생회로의 클럭 발생 방법에 있어서,
(a) 상기 기준 클럭 신호와 소정의 분주 클럭 신호의 위상 및 주파수에 따라 상기 제어전류와 소정의 제1 주파수를 가지는 상기 출력 클럭 신호를 발생시키는단계;
(b) 상기 배선을 통하여 상기 제어전류를 상기 서브 발진회로에 전송하는 단계; 및
(c) 상기 제어전류에 의해 출력 주파수가 가변되고, 자가 발진에 의해 소정의 제2 주파수를 가지는 상기 다중 위상 클럭 신호를 발생시키는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생 방법은, 소정의 기준 클럭 신호로부터 소정의 제어전류 및 출력 클럭 신호를 발생하는 PLL과 상기 제어전류에 응답하여 소정의 다중 위상 클럭 신호를 출력하는 서브 발진회로 및 상기 제어전류와 상기 출력 클럭 신호를 상기 서브 발진회로에 각각 공급하도록 라우팅되는 복수의 배선들을 구비하는 다중 위상 클럭 발생회로의 클럭 발생 방법에 있어서,
(a) 상기 기준 클럭 신호와 소정의 분주 클럭 신호의 위상 및 주파수에 따라 상기 제어전류와 소정의 제1 주파수를 가지는 상기 출력 클럭 신호를 발생시키는 단계;
(b) 상기 배선들을 통하여 상기 제어전류와 상기 출력 클럭 신호를 상기 서브 발진회로에 전송하는 단계; 및
(c) 상기 제어전류에 의해 출력 주파수가 가변되고, 상기 출력 클럭 신호에 응답하여 소정의 제2 주파수를 가지는 상기 다중 위상 클럭 신호를 발생시키는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 다중 위상 클럭 발생회로와 기능 구현 회로의 연결 관계를 개략적으로 나타내는 블록도이다.
도 2와 같이, 다중 위상 클럭 발생회로(100)는 PLL(110)과 서브 발진회로(120) 및 배선(130)을 포함한다. 상기 PLL(110)은 PFD(111), 차지펌프 및 루프필터(112), VCO(113) 및 분주기(114)를 포함한다.
상기 PFD(111)는 기준 클럭 신호(CLKREF)와 분주 클럭 신호(CLKDIV)의 위상 및 주파수를 비교하여 업 또는 다운 신호를 발생한다. 상기 차지 펌프 및 루프 필터(112)는 상기 업 또는 상기 다운 신호에 따라 소정의 제어전압(VCTL)을 출력한다. 상기 VCO(113)는 상기 제어전압(VCTL)에 응답하여 소정의 제어전류(ICTL)와 소정의 주파수를 가지는 출력 클럭 신호(CP)를 출력한다. 상기 VCO(113)는 도 3을 참고하여 좀 더 상세히 후술된다. 상기 분주기(114)는 상기 출력 클럭 신호(CP)를 분주하여 상기 분주 클럭 신호(CLKDIV)를 출력한다.
상기 제어전류(ICTL)는 상기 배선(130)을 통하여 상기 서브 발진회로(120)에 제공된다. 여기에서, 상기 제어전류(ICTL)가 상기 배선(130)을 통하여 상기 서브발진회로(120)에 전달될 때, 손실 경로 또는 유입 경로가 없는 한 상기 제어전류(ICTL)의 초기 전류량은 보존된다. 따라서, 상기 제어전류(ICTL)는 상기 배선(130)의 기생 캐패시턴스에 영향을 받지 않는다.
상기 서브 발진회로(120)는 소정의 기능 구현 회로(140)에 근접하여 배치되며, 상기 제어전류(ICTL)에 응답하여 다중 위상 클럭 신호들(CP1∼CP4)을 발생하여 상기 기능 구현 회로(140)에 제공한다. 상기 서브 발진회로(120)는 도 4를 참고하여 좀 더 상세히 후술된다.
여기에서, 상기 기능 구현 회로(140)는 다중 위상 클럭 신호를 사용하는 회로로서, 소정의 기능을 수행하도록 미리 설계된 회로이다.
상기 VCO(113)의 구체적인 구성을 도 3을 참고하여 좀 더 상세히 설명하면 다음과 같다. 도 3은 도 2에 도시된 상기 VCO(113)를 상세히 나타내는 회로도이다.
도 3과 같이, 상기 VCO(113)는 V/I 컨버터(81), 복수의 딜레이 버퍼들(82∼85) 및 출력 드라이버(86)를 포함한다. 상기 V/I 컨버터(81)는 제어 전압(VCTL)을 V/I 변환하여 제어 전류(ICTL)를 출력한다. 상기 복수의 딜레이 버퍼들(82∼85)은 상기 제어 전류(ICTL)에 의해 제어되어 소정의 주파수를 가지는 복수의 내부 클럭 신호들(CK1-CK1B∼CK4-CK4B)을 각각 출력한다. 상기 출력 드라이버(86)는 상기 내부 클럭 신호(CK4-CK4B)를 수신하여 출력 클럭 신호(CP)로서 출력한다. 도 3에서는 상기 출력 드라이버(86)가 상기 내부 클럭 신호(CK4-CK4B)를 수신하는 것을 예를 들어 설명하였지만, 상기 출력 드라이버(86)는 상기 내부 클럭 신호들(CK1-CK1B∼CK3-CK3B) 중 어느 하나를 수신하여 상기 출력 클럭 신호(CP)로서 출력할 수도 있다. 여기에서, 상기 복수의 딜레이 버퍼들(82∼85)은 전단의 출력 신호가 후단에 입력되도록 연속적으로 연결되며, 폐루프(closed loop)를 형성한다. 도 3에서는 상기 VCO(113)가 4개의 딜레이 버퍼들(82∼85)을 포함하는 것으로 도시되었지만, 추가의 딜레이 버퍼들을 더 포함할 수 있다.
다음으로, 상기 서브 발진회로(120)의 구체적인 구성을 도 4를 참고하여 좀 더 상세히 설명하면 다음과 같다. 도 4는 도 2에 도시된 상기 서브 발진회로(120)를 상세히 나타내는 회로도이다.
도 4와 같이, 상기 서브 발진회로(120)는 복수의 딜레이 버퍼들(121∼124) 및 복수의 출력 드라이버들(125∼128)을 포함한다. 상기 복수의 딜레이 버퍼들(121∼124)은 상기 제어 전류(ICTL)에 따라 출력 주파수가 가변되며, 자가 발진에 의해 소정의 주파수를 가지는 내부 클럭 신호들(CLK1-CLK1B∼CLK4-CLK4B)을 각각 출력한다. 상기 복수의 딜레이 버퍼들(121∼124)은 전단의 출력 신호가 후단에 입력되도록 연속적으로 연결되며, 폐루프를 형성한다. 도 4에서는 상기 서브 발진회로(120)가 4개의 딜레이 버퍼들(121∼124)을 포함하는 것으로 도시되었지만, 발생할 다중 위상 클럭 신호들의 수에 따라서 추가의 딜레이 버퍼들을 더 포함할 수 있다.
여기에서, 상기 내부 클럭 신호들(CLK1-CLK1B∼CLK4-CLK4B)의 주파수는 상기 출력 클럭 신호(CP)의 주파수와 동일하게 설정될 수 있고, 상기 출력 클럭 신호(CP)의 주파수와 동일하지 않게 조정되어 설정될 수도 있다.
상기 복수의 출력 드라이버들(125∼128)은 상기 내부 클럭 신호들(CLK1-CLK1B∼CLK4-CLK4B)을 각각 수신하여, 다중 위상 클럭 신호들(CP1∼CP4)로서 출력한다.
상기 다중 위상 클럭 발생회로(100)에서는 상기 배선(130)을 통하여 상기 제어전류(ICTL)만이 상기 서브 발진회로(120)에 공급되고, 상기 서브 발진회로(120)가 상기 다중 위상 클럭 신호들(CP1∼CP4)을 발생하므로, 상기 다중 위상 클럭 신호들(CP1∼CP4)간의 각기 다른 스큐의 발생을 방지할 수 있다.
여기에서, 상기 PLL(110)에 포함되는 상기 VCO(113)와 상기 서브 발진회로(120)에 포함되는 상기 딜레이 버퍼들((122∼125)의 동작 원리를 도 5a 및 도 5b를 참고하여 설명하면 다음과 같다.
도 5a는 일반적인 딜레이 버퍼의 동작을 설명하기 위한 도면이고, 도 5b는 도 5a에 도시된 딜레이 버퍼의 출력 지연 시간과 제어 전류의 관계를 개념적으로 나타내는 그래프도이다.
도 5a와 같이, 소정의 제어신호(CTL)에 응답하여 전류원들(92, 93)이 딜레이 버퍼(91)에 공급하는 전류량이 가변됨에 따라 상기 딜레이 버퍼(91)의 출력 지연 시간이 가변된다.
상기 딜레이 버퍼(91)는 입력 전압(VINP, VINN)을 수신하고, 상기 전류원들(92, 93)의 전류량에 의해 제어되는 지연 시간 동안 상기 입력 전압(VINP, VINN)을 지연시켜 그 결과를 출력 전압(VOUTP, VOUTN)으로서 출력한다.
상기 딜레이 버퍼(91)의 지연 시간과 상기 전류원들(92, 93)의 전류량의 관계가 도 5b에 도시된다. 도 5b와 같이, 상기 딜레이 버퍼(91)의 지연 시간은 전류량에 반비례하는 것을 알 수 있다.
다음으로, 도 6 및 도 7을 참고하여, 본 발명의 제2 실시예에 따른 다중 위상 클럭 발생회로의 구성 및 동작을 설명하면 다음과 같다.
도 6에 도시된 다중 위상 클럭 발생회로(200)에 의하면, 도 2에 도시된 다중 위상 클럭 발생회로(100)의 상기 서브 발진회로(120)에 제어 전류(ICTL)만이 공급됨에 따라 발생될 수 있는 다중 위상 클럭 신호들(CP1∼CP4)의 안정도 저하에 대한 문제를 해소시킬 수 있다.
도 6과 같이, 본 발명의 제2 실시예에 따른 다중 위상 클럭 발생회로(200)는 PLL(210)과 서브 발진회로(220) 및 배선들(230, 240)을 포함한다. 상기 PLL(210)의 구체적인 구성 및 동작은 도 4에 도시된 PLL(110)과 동일하므로 생략하기로 한다.
다만, 상기 PLL(210)의 VCO(213)가 상기 배선(240)을 통하여 상기 서브 발진회로(220)에 출력 클럭 신호(CP)를 더 전송한다는 점에서 상기 PLL(110)과 차이가 있다. 상기 서브 발진회로(220)는 상기 VCO(213)로부터 상기 제어 전류(ICTL)와 상기 출력 클럭 신호(CP)를 수신하고, 소정의 주파수를 가지는 다중 위상 클럭 신호(CP1∼CP4)를 발생시킨다.
여기에서, 상기 출력 클럭 신호(CP)는 상기 배선(240)에 존재하는 기생 캐패시턴스에 영향을 받기는 하지만, 상기 서브 발진회로(220)가 상기 제어전류(ICTL)와 상기 출력 클럭 신호(CP)로부터 상기 다중 위상 클럭 신호(CP1∼CP4)를 발생하므로, 상기 다중 위상 클럭 신호(CP1∼CP4)들간의 각기 다른 스큐는 발생되지 않는다. 따라서, 상기 출력 클럭 신호(CP)의 스큐는 고려할 필요가 없다.
상기 서브 발진회로(220)의 구체적인 구성 및 동작을 도 7을 참고하여 설명하면 다음과 같다. 도 7은 도 6에 도시된 서브 발진회로(220)를 상세히 나타내는 회로도이다.
도 7에서, 상기 서브 발진회로(220)는 인버터(221)와, 복수의 딜레이 버퍼들(222∼225) 및 복수의 출력 드라이버들(226∼229)을 포함한다.
상기 인버터(221)는 상기 출력 클럭 신호(CP)를 반전시켜 출력한다. 상기 딜레이 버퍼(222)는 상기 출력 클럭 신호(CP)와 상기 인버터(221)의 출력 신호를 수신하고, 소정의 주파수를 가지는 내부 클럭 신호(CLK1-CLK1B)를 출력한다.
상기 딜레이 버퍼들(223∼225)은 상기 제어 전류(ICTL)에 따라 그 출력 주파수가 가변되며, 상기 주파수를 가지는 내부 클럭 신호들(CLK2-CLK2B∼CLK4-CLK4B)을 각각 출력한다. 상기 딜레이 버퍼들(222∼225)은 전단의 출력 신호가 후단에 입력되도록 연속적으로 연결되며, 폐루프를 형성한다. 도 7에서는 상기 서브 발진회로(220)가 4개의 딜레이 버퍼들(222∼225)을 포함하는 것으로 도시되었지만, 발생할 다중 위상 클럭 신호들의 수에 따라서 추가의 딜레이 버퍼들을 더 포함할 수 있다.
여기에서, 상기 내부 클럭 신호들(CLK1-CLK1B∼CLK4-CLK4B)의 주파수는 상기 PLL(210)의 상기 VCO(213)의 출력 클럭 신호(CP)의 주파수와 동일하게 설정될 수 있고, 상기 출력 클럭 신호(CP)의 주파수와 동일하지 않게 조정되어 설정될 수도 있다.
상기 출력 드라이버들(226∼229)은 상기 내부 클럭 신호들(CLK1-CLK1B∼CLK4-CLK4B)을 각각 수신하여, 다중 위상 클럭신호들(CP1∼CP4)로서 출력한다.
상기와 같이, 본 발명의 다중 위상 클럭 발생회로는 PLL로부터 출력되는 제어 전류를 별도의 서브 발진회로에 라우팅하여 공급하고, 상기 서브 발진회로가 상기 제어 전류에 응답하여 다중 위상 클럭 신호들을 발생하도록 함으로써, 상기 다중 위상 클럭 신호들간의 각기 다른 스큐의 발생 문제를 해결할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명의 다중 위상 클럭 발생회로는 라우팅 길이에 따라 가변적으로 발생되는 스큐의 영향을 받지 않는 전류 성분을 라우팅하여 다중 위상 클럭 신호들의 스큐를 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 다중 위상 클럭 발생회로는 클럭 신호의 스큐가 감소되므로, 클럭 신호의 스큐에 의한 시스템의 기능 에러 발생을 감소시켜, 회로 설계에 대한 시간 및 비용을 절감할 수 있는 효과가 있다.

Claims (15)

  1. 소정의 기준 클럭 신호로부터 복수의 다중 위상 클럭 신호들을 발생하여, 소정의 기능 구현 회로에 제공하는 클럭 발생회로에 있어서,
    상기 기준 클럭 신호와 소정의 분주 클럭 신호의 위상 및 주파수에 따라 소정의 제어전류와 소정의 출력 클럭 신호를 발생하는 PLL;
    상기 제어전류에 응답하여 상기 복수의 다중 위상 클럭 신호들을 발생하는 서브 발진회로; 및
    상기 제어전류를 상기 서브 발진회로에 공급하도록 라우팅되는 제1 배선을 구비하는 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  2. 제1항에 있어서,
    상기 PLL은,
    상기 기준 클럭 신호와 상기 분주 클럭 신호의 위상 및 주파수를 비교하여 업-다운 신호를 출력하는 PFD;
    상기 업-다운 신호에 응답하여 소정의 제어 전압을 출력하는 차지 펌프 및 루프 필터;
    상기 제어 전압으로부터 상기 제어 전류를 발생하여 출력하고, 상기 제어 전류에 따라 출력 주파수가 가변되어, 제1 주파수를 가지는 상기 출력 클럭 신호를 출력하는 VCO; 및
    상기 출력 클럭 신호를 소정의 분주율로 분주하여 상기 분주 클럭 신호를 출력하는 분주기를 구비하며,
    상기 VCO는,
    상기 제어 전압을 V/I 변환하여 상기 제어 전류를 출력하는 V/I 컨버터;
    상기 제어 전류에 따라 출력 주파수가 가변되며, 상기 제1 주파수를 가지는 복수의 제1 내부 클럭 신호들을 각각 출력하는 복수의 제1 딜레이 버퍼들; 및
    상기 제1 내부 클럭 신호들 중 어느 하나를 수신하여, 상기 출력 클럭 신호로서 출력하는 제1 출력 드라이버를 구비하며,
    상기 제1 딜레이 버퍼들은 전단의 상기 제1 딜레이 버퍼의 출력 신호가 후단의 상기 제1 딜레이 버퍼에 입력되도록 연속적으로 연결되어 폐루프를 형성하는 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  3. 제2항에 있어서, 상기 서브 발진 회로는,
    상기 제어 전류에 따라 출력 주파수가 가변되고, 자가 발진에 의해 제2 주파수를 가지는 제2 내부 클럭 신호들을 각각 출력하는 복수의 제2 딜레이 버퍼들; 및
    상기 제2 내부 클럭 신호들을 각각 수신하여, 상기 다중 위상 클럭 신호들로서 출력하는 복수의 제2 출력 드라이버들을 구비하며,
    상기 제2 딜레이 버퍼들은 전단의 상기 제2 딜레이 버퍼의 출력 신호가 후단의 상기 제2 딜레이 버퍼에 입력되도록 연속적으로 연결되어 폐루프를 형성하는 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  4. 제3항에 있어서, 상기 제2 주파수는,
    상기 제1 주파수와 동일한 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  5. 제3항에 있어서, 상기 제2주파수는,
    상기 제1 주파수와 다른 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  6. 제1항에 있어서, 상기 클럭 발생회로는,
    상기 출력 클럭 신호를 상기 서브 발진회로에 공급하도록 라우팅되는 제2 배선을 더 구비하는 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  7. 제6항에 있어서,
    상기 PLL은,
    상기 기준 클럭 신호와 상기 분주 클럭 신호의 위상 및 주파수를 비교하여 업-다운 신호를 출력하는 PFD;
    상기 업-다운 신호에 응답하여 소정의 제어 전압을 출력하는 차지 펌프 및 루프 필터;
    상기 제어 전압으로부터 상기 제어 전류를 발생하여 출력하고, 상기 제어 전류에 따라 출력 주파수가 가변되어, 제1 주파수를 가지는 상기 출력 클럭 신호를출력하는 VCO; 및
    상기 출력 클럭 신호를 소정의 분주율로 분주하여 상기 분주 클럭 신호를 출력하는 분주기를 구비하며,
    상기 서브 발진 회로는,
    상기 제어 전류에 따라 출력 주파수가 가변되고, 상기 출력 클럭 신호에 응답하여 제2 주파수를 가지는 제2 내부 클럭 신호들을 각각 출력하는 복수의 제2 딜레이 버퍼들; 및
    상기 제2 내부 클럭 신호들을 각각 수신하여, 상기 다중 위상 클럭 신호들로서 출력하는 복수의 제2 출력 드라이버들을 구비하며,
    상기 제2 딜레이 버퍼들은 전단의 상기 제2 딜레이 버퍼의 출력 신호가 후단의 상기 제2 딜레이 버퍼에 입력되도록 연속적으로 연결되어 폐루프를 형성하는 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  8. 제7항에 있어서, 상기 제2 주파수는,
    상기 제1 주파수와 동일한 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  9. 제7항에 있어서, 상기 제2주파수는,
    상기 제1 주파수와 다른 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로.
  10. 소정의 기준 클럭 신호로부터 소정의 제어전류 및 출력 클럭 신호를 발생하는 PLL과 상기 제어전류에 응답하여 소정의 다중 위상 클럭 신호를 출력하는 서브 발진회로 및 상기 제어전류를 상기 서브 발진회로에 공급하도록 라우팅되는 배선을 구비하는 다중 위상 클럭 발생회로의 클럭 발생 방법에 있어서,
    (a) 상기 기준 클럭 신호와 소정의 분주 클럭 신호의 위상 및 주파수에 따라 상기 제어전류와 소정의 제1 주파수를 가지는 상기 출력 클럭 신호를 발생시키는 단계;
    (b) 상기 배선을 통하여 상기 제어전류를 상기 서브 발진회로에 전송하는 단계; 및
    (c) 상기 제어전류에 의해 출력 주파수가 가변되고, 자가 발진에 의해 소정의 제2 주파수를 가지는 상기 다중 위상 클럭 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생방법.
  11. 제10항에 있어서, 상기 제2 주파수는,
    상기 제1 주파수와 동일한 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생방법.
  12. 제10항에 있어서, 상기 제2 주파수는,
    상기 제1 주파수와 다른 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는다중 위상 클럭 발생방법.
  13. 소정의 기준 클럭 신호로부터 소정의 제어전류 및 출력 클럭 신호를 발생하는 PLL과 상기 제어전류에 응답하여 소정의 다중 위상 클럭 신호를 출력하는 서브 발진회로 및 상기 제어전류와 상기 출력 클럭 신호를 상기 서브 발진회로에 각각 공급하도록 라우팅되는 복수의 배선들을 구비하는 다중 위상 클럭 발생회로의 클럭 발생 방법에 있어서,
    (a) 상기 기준 클럭 신호와 소정의 분주 클럭 신호의 위상 및 주파수에 따라 상기 제어전류와 소정의 제1 주파수를 가지는 상기 출력 클럭 신호를 발생시키는 단계;
    (b) 상기 복수의 배선들을 통하여 상기 제어전류와 상기 출력 클럭 신호를 상기 서브 발진회로에 전송하는 단계; 및
    (c) 상기 제어전류에 의해 출력 주파수가 가변되고, 상기 출력 클럭 신호에 응답하여 소정의 제2 주파수를 가지는 상기 다중 위상 클럭 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생방법.
  14. 제13항에 있어서, 상기 제2 주파수는,
    상기 제1 주파수와 동일한 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생방법.
  15. 제13항에 있어서, 상기 제2 주파수는,
    상기 제1 주파수와 다른 것을 특징으로 하는 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생방법.
KR1020030008008A 2003-02-08 2003-02-08 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로및 이에 대한 다중위상 클럭 발생방법 KR20040072083A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030008008A KR20040072083A (ko) 2003-02-08 2003-02-08 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로및 이에 대한 다중위상 클럭 발생방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030008008A KR20040072083A (ko) 2003-02-08 2003-02-08 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로및 이에 대한 다중위상 클럭 발생방법

Publications (1)

Publication Number Publication Date
KR20040072083A true KR20040072083A (ko) 2004-08-18

Family

ID=37359690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030008008A KR20040072083A (ko) 2003-02-08 2003-02-08 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로및 이에 대한 다중위상 클럭 발생방법

Country Status (1)

Country Link
KR (1) KR20040072083A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716048B1 (ko) * 2005-09-29 2007-05-09 인하대학교 산학협력단 상대적 지연차이를 이용한 다중 위상 발생장치
KR100739957B1 (ko) * 2006-07-24 2007-07-16 주식회사 하이닉스반도체 고속 반도체 메모리 장치의 입력 신호들의 지터 및 스큐를감소시키는 호스트 인터페이스 장치
KR100859837B1 (ko) * 2007-05-16 2008-09-23 주식회사 하이닉스반도체 지연 셀과 그를 이용한 위상 고정 루프
KR100937994B1 (ko) * 2007-12-26 2010-01-21 주식회사 하이닉스반도체 인젝션 락킹 클럭 생성 회로와 이를 이용한 클럭 동기화회로
US7961026B2 (en) 2007-03-31 2011-06-14 Hynix Semiconductor Inc. Delay cell and phase locked loop using the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716048B1 (ko) * 2005-09-29 2007-05-09 인하대학교 산학협력단 상대적 지연차이를 이용한 다중 위상 발생장치
KR100739957B1 (ko) * 2006-07-24 2007-07-16 주식회사 하이닉스반도체 고속 반도체 메모리 장치의 입력 신호들의 지터 및 스큐를감소시키는 호스트 인터페이스 장치
US7961026B2 (en) 2007-03-31 2011-06-14 Hynix Semiconductor Inc. Delay cell and phase locked loop using the same
KR100859837B1 (ko) * 2007-05-16 2008-09-23 주식회사 하이닉스반도체 지연 셀과 그를 이용한 위상 고정 루프
KR100937994B1 (ko) * 2007-12-26 2010-01-21 주식회사 하이닉스반도체 인젝션 락킹 클럭 생성 회로와 이를 이용한 클럭 동기화회로
US7952438B2 (en) 2007-12-26 2011-05-31 Hynix Semiconductor Inc. Injection locking clock generator and clock synchronization circuit using the same

Similar Documents

Publication Publication Date Title
US6922113B2 (en) Semiconductor integrated circuit having oscillators or oscillation circuits connected to a wiring line at connection points with intervals in length there between
KR100398480B1 (ko) 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법
US7619451B1 (en) Techniques for compensating delays in clock signals on integrated circuits
US6275555B1 (en) Digital delay locked loop for adaptive de-skew clock generation
US6882196B2 (en) Duty cycle corrector
US20070076832A1 (en) Semiconductor integrated circuit and correcting method of the same
KR20040005964A (ko) 클록 신호를 분배하기 위한 장치/방법
US20080122501A1 (en) Clock timing adjusting method and semiconductor integrated circuit
KR20040010255A (ko) 다상 클록 생성 회로
JP2007215213A (ja) 多相クロックを生成するためのシステム及び方法
US20040207442A1 (en) Clock control circuit and method
US9582028B1 (en) Circuits and methods of TAF-DPS based chip level global clock signal distribution
JP2001217694A (ja) 遅延調整回路及びこれを用いたクロック生成回路
US6437615B1 (en) Loop filter and method for generating a control signal in phase-locked loop circuits
US7272743B2 (en) Semiconductor integrated circuit
US7092313B2 (en) Semiconductor integrated circuit
US6922112B2 (en) Clock signal generation and distribution via ring oscillators
US20060055471A1 (en) Digitally-controlled oscillator
US20060158234A1 (en) Phase-lock loop and loop filter thereof
KR20040072083A (ko) 클럭 신호의 스큐를 감소시키는 다중 위상 클럭 발생회로및 이에 대한 다중위상 클럭 발생방법
KR100663329B1 (ko) 주파수 체배기
US9264052B1 (en) Implementing dynamic phase error correction method and circuit for phase locked loop (PLL)
US6977539B1 (en) Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
CN113765515B (zh) 开环分数分频器
KR20070071142A (ko) 지연 고정 루프 기반의 주파수 체배기

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination