KR20040005964A - 클록 신호를 분배하기 위한 장치/방법 - Google Patents

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Abstract

반도체 칩(102)은 상기 반도체 칩(102)상에 위치된 복수의 지역 클록 분배 노드들(106); 복수의 클록 버퍼들로써(L), 각각의 클록 버퍼가 DDL기능을 제공하는 지연 고정 루프(DLL)를 포함하며 상기 DLL 기능에 따라서 관련된 입력 클록 신호로부터 각각의 출력 클록 신호를 생성하도록 동작 가능하고, 복수의 클록 버퍼들(L)의 제 N 레벨 서브세트의 출력들은 복수의 지역 클록 분배 노드들(106)의 각각의 노드들에 결합되는, 복수의 클록 버퍼들(L); 및 복수의 위상 검출기들로써, 각각의 위상 검출기가 상기 지역 클록 분배 노드들(106) 중 적어도 두 개의 출력 클록 신호들 사이의 위상차들을 표시하는 각각의 오차 신호를 생성하도록 동작 가능하며, 여기에서 클록 버퍼들의 제 N 서브세트의 상기 DDL 회로들은 상기 지역 클록 분배 노드들(106)의 상기 출력 클록 신호들이 실질적으로 일치하도록 각각의 오차 신호들에 따라서 각각의 출력 클록 신호들을 조정하는, 복수의 위상 검출기들을 포함한다.

Description

클록 신호를 분배하기 위한 장치/방법{Apparatus/method for distributing a clock signal}
시스템 클록 신호는 일정한 논리 기능들을 동시에 실행하기 위해서, LSI 회로를 사용하면서 실행되는 디지털 회로와 같은, 디지털 회로에 의해서 자주 사용된다. 예를 들면, 극초 서브 미크론(UDSM : ultra-deep sub-micron) 마이크로프로세서들은 논리 기능들을 동시에 실행하기 위해서 시스템 클록 신호들을 사용하는 디지털 회로를 사용한다. 이 마이크로프로세서들은 1 GHz 및 그 이상의 시스템 클록 주파수에서 작동한다. 주어진 LSI 회로의 시스템 클록 신호는 디지털 회로의 많은 다른 부분들을 서비스(service)하기 위해서 많은 경로들로 분리된다. 이상적으로, 디지털 회로의 다른 부분들에서 시스템 클록 신호들은 디지털 회로의 다른 부분들이 정확한 동기화로 작동할 수 있도록 정확하게 동일한 타이밍 특성들을 나타낸다. 하지만, 실제로, 디지털 회로의 도처에 다양한 지점들에서 시스템 클록 신호들은다른 상승 및/또는 하강 에지들(즉, 전이(transition)), 다른 듀티 싸이클(duty cycle)들, 및/또는 다른 주파수들과 같은 다른 타이밍 특성을 나타낸다. 이러한 비-이상적 특성들은 클록 지터(clock jitter) 및 클록 스큐(clock skew)로 자주 불린다.
클록 지터는 시스템 클록 신호를 발생할 때 생기는 부정확성에 관련이 있다. 클록 지터로 인한 시스템 클록 신호들의 비-이상적 특성들은, 시스템 클록 신호들이 LSI 회로의 부분들에 분배되는 방법에 관계없이, 같은 방법으로 LSI 회로의 모든 부분들에 영향을 준다. 클록 스큐는 시스템 클록을 많은 경로들로 분리하고 디지털 회로의 다른 부분들에 전달하기 위해서 사용되는 분배 기술에 의해서 시스템 클록 신호들 내로 전해진 부정확성들에 관련이 있다.
클록 스큐의 소스들은 정적으로(statically) 발생하는 것 또는 동적으로(dynmically) 발생하는 것으로 분류될 수 있다. 클록 스큐의 정적으로 발생한 소스들은 LSI 회로들의 작동 조건들에 관계없이 LSI 설계 또는 제조 프로세스에 의해서 초래된다. 클록 스큐의 동적으로 발생한 소스들은 LSI 회로의 작동 조건들에 의해서 초래되며, 이는 또한 LSI 회로 설계 또는 제조 프로세스의 함수일 수 있다.
클록 스큐의 정적으로 발생한 소스들은 (i) 트랜지스터 부하 커패시턴스(capacitance)에서의 변화(예를 들면, 게이트 부하 커패시턴스); (ii) 회로 상호접속(interconnection)들의 RC 지연(예를 들면, 배선(wire) 길이들 및 폭들의 비대칭); (iii) 배선들 사이의 교차-결합(cross-coupling) 커패시턴스에서의변화들 및/또는 비대칭들(예를 들면, 배선간(inter-wiring) 커패시턴스); 및 (iv) 반도체 프로세스 변화들(예를 들면, 트랜지스터 문턱값(threshold) 전압 변화들, 트랜지스터 온 저항(transistor ON resistance) 변화들, 배선 변화들, 방향 전환(veer) 및 접속 RC 변화들)을 포함한다.
클록 스큐의 동적으로 발생한 소스들은 (i) 배선간 커패시턴스로 인한 배선 길이들 사이의 교차 결합; (ii) 유도(inductive) 결합으로 인한 배선 길이들 사이의 교차 결합; (iii) 복귀 경로 전류(return path current)로 인한 교차 결합; (iv) 온도 변화들; 및 (v) VDD 및 VSS에서의 변화들(예를 들면, DC 작동 전압 변화들)을 포함한다.
불행하게도, 클록 스큐로 인한 시스템 클록 신호들의 타이밍 특성들에서의 변화들은 LSI 회로의 디지털 회로의 작동에서 바람직하지 않은 오차들을 초래한다. 상기 문제는 크기(즉, 논리 게이트들 및 대응되는 회로 영역의 수)가 증가함에 따라서 및/또는 클록 신호 주파수가 증가함에 따라서 심해진다.
다양한 기술들이 클록 스큐의 바람직하지 않은 영향들을 개선하기 위해서 개발되었고 사용되었다. 이 기술들은 (i) 클록 바(bar)들(즉, 시스템 클록을 LSI 회로의 다양한 부분들로 전달하기 위한 비교적 넓은 바들)을 사용하는 것; (ii) RC 지연 밸런스를 이루는 것(RC delay balancing)(즉, RC 지연 특성들을 맞추기 위해서 배선 구조(geometry)에 집중하는 배선 기술들); (iii) 시스템 클록 신호를 분배할 때 그리드(grid) 구조를 사용하는 것; (iv) LSI 회로를 지역(region)들로 분할하는 것에 계층적(hierarchical) 구조를 사용하는 것; (v) 시스템 클록 신호를 보상하는 것에 활성 피드백을 사용하는 것; (vi) LSI 회로의 다양한 지역들 내에서 로컬 발진기(local oscillator) 및 LSI 회로에 대한 전체 공진(resonance)들을 사용하는 것; 및 (vii) 배선 루프들의 공진들을 사용하는 것을 포함한다. 다양한 이유로, 이 기술들은 클록 스큐에 의해서 초래된 바람직하지 않은 문제들을 처리하는 것에 충분히 성공적이지 못했다.
본 발명은 고밀도 집적 회로(LSI)와 같은 반도체 디바이스 상의 다양한 지점들에의 클록 신호들의 분배에 관한 것으로, 특히, 본 발명은 글로벌(global) 레벨에서 활성 피드백(active feedback)의 사용 및 클록 스큐(skew)의 보정에 관한 것이다.
본 발명을 예시하기 위한 목적으로, 바람직한 형태로 도면에 도시되어 있으며, 본 발명은 도시된 바로 그 배열 및 수단에 국한되지는 않음을 이해해야 한다.
도 1은 본 발명의 하나 이상의 측면들을 사용하는 반도체 디바이스의 상위 개략도를 도시하는 도면,
도 2는 본 발명의 하나 이상의 측면들에 따라서 클록 신호 분배 시스템의 더 상세한 블록도를 도시하는 도면,
도 3은 본 발명의 하나 이상의 다른 측면들에 따라서 클록 분배 시스템을 예시하는 상위 도면을 도시하는 도면, 및
도 4는 도 3의 시스템 내에서 사용될 수 있는 클록 분배 시스템의 블록도를 도시하는 도면.
본 발명의 하나 이상의 측면에 따라서, 반도체 칩은 반도체 칩 상에 위치된 복수의 지역(regional) 클록 분배 노드(node)들; 복수의 클록 버퍼들로서, 각각의 클록 버퍼가 DDL 기능을 제공하는 지연 고정 루프(DLL : delay lock loop)회로를포함하고, 각각의 클록 버퍼가 DLL 기능에 따라서 관련된 입력 클록 신호로부터 각각의 출력 클록 신호를 생성하도록 동작 가능하며, 복수의 클록 버퍼들의 서브세트(subset)의 출력들이 복수의 지역 클록 분배 노드들의 각각의 노드들에 결합된, 복수의 클록 버퍼들; 및 복수의 위상 검출기들로서, 각각의 위상 검출기가 지역 클록 분배 노드들 중 적어도 두 개의 출력 클록 신호들 사이의 위상차(phase difference)들을 표시하는 각각의 오차 신호를 생성하도록 동작 가능한, 복수의 위상 검출기들을 포함하며, 클록 버퍼들의 제 N 서브세트의 DDL 회로들은 지역 클록 분배 노드들의 출력 클록 신호들이 실질적으로 일치하도록 각각의 오차 신호들에 따라서 각각의 출력 클록 신호들을 조정한다.
바람직하게, 클록 버퍼들은 클록 소스로부터 클록 분배 노드들까지의 클록 분배 트리(tree)를 생성하기 위해서 서로 결합된다. 클록 분배 트리는 H-트리다.
바람직하게, 복수의 클록 버퍼들의 제 1 내지 제 N 레벨 서브세트들은 분배 트리의 분배 레벨들을 규정한다. 제 1 레벨 서브세트의 각각의 클록 버퍼들은 버퍼들의 DLL 기능들, 및 오차 신호들 중 하나에 따라서 소스 클록 신호로부터 각각의 제 1 레벨 출력 클록 신호들을 생성하도록 동작 가능하다. 제 2 레벨 서브세트의 클록 버퍼들의 각각의 그룹들은 버퍼들의 DLL 기능들 및 각각의 오차 신호들에 따라서 각각의 제 1 레벨 클록 신호들로부터 각각의 제 2 레벨 출력 클록 신호들을 생성하도록 동작 가능하다. 제 3 레벨 서브세트의 클록 버퍼들의 각각의 그룹들은 버퍼들의 DLL 기능들 및 각각의 오차 신호들에 따라서 각각의 제 2 레벨 클록 신호들로부터 각각의 제 3 레벨 출력 클록 신호들을 생성하도록 동작 가능하다. 제 N레벨 서브세트의 클록 버퍼들의 각각의 그룹들은 버퍼들의 DLL 기능들 및 각각의 오차 신호들에 따라서 각각의 제 3 레벨 클록 신호들로부터 각각의 클록 분배 노드들의 출력 클록 신호들을 생성하도록 동작 가능하다.
본 발명의 하나 이상의 다른 측면에 따라서, 반도체 칩은, 복수의 지역 영역들, 각각의 지역 영역내에 적어도 하나의 서브 지역(sub-regional) 영역, 및 각각의 서브 지역 영역 내에 적어도 하나의 로컬 영역에 의해서 규정된 글로벌(global) 활동(operative) 영역을 포함하며, 지역 클록 분배 노드들 중 적어도 하나는 클록 버퍼들의 제 N 레벨 서브세트의 각각의 출력들이 각각의 지역 영역들에 지역 클록 신호를 제공하도록 각각의 지역 영역들에 배치된다.
반도체 칩은 바람직하게 또한 각각의 서브 지역 영역에 배치된 복수의 서브 지역 클록 분배 노드들, 및 각각의 서브 지역 클록 신호들이 각각의 지역 클록 분배 노드에서 제공되도록 각각의 지역 클록 분배 노드로부터 각각의 서브 지역 영역의 각각의 서브 지역 클록 분배 노드들까지 결합된 복수의 RC 밸런스된 클록 신호 경로들을 포함한다.
본 발명의 하나 이상의 다른 측면들에 따라서, 반도체 칩은, 각각의 분배 그리드들내에 배열된 복수의 로컬 클록 분배 노드들로서, 분배 그리들 중 적어도 하나는 각각의 로컬 영역에 배치된, 복수의 로컬 클록 분배 노드들; 및 복수의 로컬 클록 버퍼들로서, 로컬 클록 버퍼들의 각각의 버퍼들은 서브 지역 클록 분배 노드들 중 하나로부터 서브 지역 클록 신호들 중 관련된 신호를 수신하고 분배 그리드들 중 각각의 그리드 상에서 로컬 클록 신호를 생성하며, 각각의 로컬 클록 버퍼는상기 각각의 분배 그리드의 로컬 클록 분배 그리드들 중 하나에서의 로컬 클록 신호가 관련된 서브 지역 클록 신호와 실질적으로 일치하도록 동작 가능한, 활성 피드백 기능의 적어도 일부분을 포함하는, 복수의 로컬 클록 버퍼들을 포함한다.
반도체 칩은 바람직하게 또한 시스템 클록 신호와 로컬 클록 신호들 중 하나 사이의 위상차가 최소화되도록 글로벌 소스 클록 신호의 위상을 조정하는 것이 동작 가능한 위상 고정 루프를 포함한다.
본 발명의 하나 이상의 다른 측면에 따르면, 반도체 칩은 반도체 칩 상에 위치된 복수의 지역 클록 분배 노드들; i= 1, 2...N 인, 제 i 레벨들로 그룹화된 복수의 클록 버퍼들로서, 각각의 클록 버퍼는 지연 고정 루프(DLL) 기능에 따라서 관련된 제 i-1 레벨 클록 신호로부터 각각의 제 i 레벨 클록 신호를 출력하도록 동작 가능하고, 각각의 제 N 레벨 클록 신호들은 지역 클록 분배 노드들에 결합되는, 제 i 레벨로 그룹화된 복수의 클록 버퍼들; 및 복수의 위상 검출기들로서, 각각의 위상 검출기는 지역 클록 분배 노드들의 각각의 쌍들의 제 i 레벨 클록 신호들 사이의 위상차들을 표시하는 각각의 오차 신호를 생성하도록 동작 가능한 복수의 위상 검출기들을 포함하며, 상기 제 i 레벨 클록 버퍼들은 DLL 기능들 및 각각의 오차 신호들에 따라서 각각의 제 i 레벨 클록 신호들의 전이들을 조정한다.
본 발명의 하나 이상의 다른 측면들에 따르면, 클록 신호들을 반도체 칩의 영역들에 분배하는 방법은, 클록 소스 신호는 제 0 레벨 클록 신호인 클록 소스 신호를 수신하는 것; i = 1, 2... N 인, 관련된 제 i-1 레벨 클록 신호들로부터 각각의 제 i 레벨 클록 신호들을 생성하는 것; 제 N 레벨 클록 신호들을 반도체 칩 상의 지역 영역들에 위치된 각각의 지역 클록 분배 노드들에 분배하는 것; 지역 클록 분배 노드들의 제 N 레벨 클록 신호들의 각각의 쌍들 사이의 위상차를 표시하는 각각의 오차 신호들을 생성하는 것; 및 지역 클록 분배 노드들의 제 N 레벨 클록 신호들이 실질적으로 일치하도록 각각의 오차 신호들에 따라서 제 i 레벨 클록 신호들이 전이(transition)하는 상황을 조정하는 것을 포함한다.
상기 방법은 바람직하게 또한, 반도체 칩을 복수의 지역 영역들, 각각의 지역 영역내의 적어도 하나의 서브 지역 영역, 및 각각의 서브 지역 영역내의 적어도 하나의 로컬 영역에 의해서 규정된 글로벌 활동 영역내로 나누는 것을 포함하며, 상기 지역 클록 분배 노드들 중 적어도 하나는 지역 클록 신호가 지역 영역들의 각각에 제공될 수 있도록 지역 영역들의 각각에 배치된다.
상기 방법은 지역 클록 신호들을 각각의 지역 클록 분배 노드로부터, 각각의 서브 지역 클록 분배들로서, 적어도 하나의 서브 지역 클록 분배 노드는 각각의 서브 지역 클록 신호들이 각각의 서브 지역 클록 분배 노드에서 제공되도록 각각의 서브 지역 영역내 배치되는, 각각의 서브 지역 클록 분배 노드들까지 결합된 복수의 RC 밸런스된 클록 신호 경로들 전체에 걸쳐서 분배하는 것을 또한 포함한다.
상기 방법은 바람직하게 또한 각각의 서브 지역 클록 신호들을, 각각의 분배 그리드들로서, 각각의 로컬 클록 신호들이 각각의 복수의 로컬 클록 분배 노드들에서 제공되도록, 각각의 분배 그리드는 각각의 복수의 로컬 클록 분배 노드들에 결합되며, 분배 그리드들 중 적어도 하나는 각각의 로컬 영역내에 배치되는, 각각의 분배 그리드들 전체에 걸쳐 분배하는 것; 및 각각의 서브 지역 클록 신호들이 각각의 분배 그리드들의 로컬 클록 분배 노드들 중 하나에서의 로컬 클록 신호가 실질적으로 각각의 서브 지역 클록 신호들과 일치하도록 각각의 분배 그리드들 전체에 걸친 분배 이전에 각각의 로컬 DLL 기능에 따라서 전이하는 상황을 조정하는 것을 포함한다.
상기 방법은 시스템 클록 신호와 로컬 클록 신호들 중 하나 사이의 위상차가 최소화되도록 글로벌 소스 클록 신호의 위상을 조정하는 것을 또한 포함한다.
본 발명의 하나 이상의 다른 측면들에 따라서, 본 방법은 복수의 클록 버퍼들로서, i = 1, 2...N 인, 각각의 클록 버퍼는 지연 고정 루프(DLL) 기능에 따라서 관련된 제 i-1 레벨 클록 신호로부터 각각의 제 i 레벨 클록 신호를 출력하도록 동작 가능하며, 각각의 제 N 레벨 클록 신호들은 지역 클록 분배 노드들에 결합되는, 제 i 레벨 내로 그룹화된 복수의 클록 버퍼들을 이용하고; 복수의 위상 검출기들로서, 각각의 위상 검출기가 지역 클록 분배 노드들의 각각의 쌍들의 클록 신호들 사이의 위상차들을 표시하는 각각의 오차 신호를 생성하도록 동작 가능하며, 제 i 레벨 클록 버퍼들은 DLL 기능들 및 각각의 오차 신호들에 따라서 각각의 제 i 레벨 클록 신호들의 전이들을 조정하는, 복수의 위상 검출기들을 이용하는, 반도체 칩 상에 위치된 복수의 지역 클록 분배 노드들로 클록 신호들을 분배하는 것으로 고려된다.
상기 방법은 각각의 제 i 레벨 클록 버퍼들이 각각의 제 i 레벨 클록 신호들의 전이들을 실질적으로 지연시키거나 실질적으로 앞당기지 않도록 하는 것; j = 0,1,2...N-1 인, 제 N-j 레벨 클록 버퍼들이 각각의 제 N-i 레벨 클록 신호들의 전이들을 조정하는 것을 허용하는 것; 및 지역 클록 분배 노드들의 제 N 레벨 클록 신호들이 실질적으로 서로 및 제 0 레벨 클록 신호들과 일치하도록 각 레벨에 대한 이전 단계를 반복하는 것을 포함한다.
본 발명의 다른 특징들 및 이점들은 수반되는 도면들에 대한 결합으로 본 명세서의 설명을 통해서 명확해진다.
도면들을 참조할 때, 유사(like) 참조 번호들이 유사 부품을 지시하며, 본 발명의 하나 이상의 측면들을 사용하는 LSI 회로 같은, 반도체 디바이스(100)가 도 1에 도시되어 있다.
반도체 디바이스(100)는 바람직하게 복수의 지역 영역들(104), 도시된 16개의 지역 영역들(104)에 의해서 규정된 글로벌 활동 영역을 포함하는 반도체 칩(102)을 포함한다. 반도체 칩(102)은 바람직하게 하나 이상의 클록 분배 노드들(106)이 지역 영역들(104)의 각각에 배치되는, 복수의 클록 분배 노드들(106)을 포함한다. 클록 분배 노드(106)가 각각의 지역 영역(104)에 배치되는 것이 바람직하다. 클록 분배 노드들(106)이 클록 소스(CS)로부터 클록 분배 노드들(106)까지 서로 결합되며, 클록 분배 트리가 H-트리인 것이 바람직하다.
도 2는 도 1에서 도시된 분배 트리를 달성하도록 사용되는 클록 분배 회로(110)의 블록도에 대한 참조이다. 클록 분배 회로(110)는 L1-L4로 명칭된 복수의 클록 버퍼들 및 복수의 위상 검출기들(112)을 바람직하게 포함한다. 복수의 클록 버퍼들(L1-L4) 각각은 바람직하게 지연 고정 루프(DLL) 기능을 포함하며, DLL 회로는 공지된 DLL 기능을 제공한다. 각각의 클록 버퍼(L1-L4)는 바람직하게 버퍼의 DLL 기능에 따라서 관련된 입력 클록 신호로부터 각각의 출력 클록 신호를 생성하도록 동작 가능하다. L4 버퍼들의 출력들은 복수의 클록 분배 노드들(106)의 각각의 노드들에 결합된다.
위상 검출기(112)는 클록 분배 노드들(106)의 적어도 두 개의 출력 클록 신호들 사이의 위상차를 표시하는 각각의 오차 신호(ES : error signal)를 생성하도록 동작 가능하다. 예를 들면, 클록 버퍼(L4A)는 출력 클록 신호를 클록 분배 노드(106A)에 출력할 수 있고 클록 버퍼(L4B)는 출력 클록 신호를 클록 분배 노드(106B)에 출력할 수 있다. 위상 검출기(112AB)는 바람직하게 감지 라인(sense line)을 경유해서 클록 분배 노드들(106A 및 106B)상의 출력 클록 신호들을 모니터(monitor)하고 클록 분배 노드들(106A 및 106B)상의 출력 클록 신호들 사이의 위상차를 표시하는 오차 신호(ESAB)를 생성한다. 공지된 어떠한 위상 검출 기술들도 본 발명의 위상 검출기(112)를 구현하도록 사용될 수 있다.
상기 예를 계속하면, 클록 버퍼들(L4A 및 L4B)의 각각의 DLL 회로들은 클록 분배 노드들(106A 및 106B)의 출력 클록 신호들이 실질적으로 일치하도록 오차 신호(ESAB)에 따라서 각각의 출력 클록 신호들을 바람직하게 조정한다. 공지된 어떤 DLL 회로 기술들도 본 발명에 따라서 DLL 회로를 구현하도록 사용될 수 있다. 예를 들면, DLL 회로는 (ESAB 같은) 오차 신호(ES)의 기능으로서 (입력 신호에 비교할 때) 출력 신호에서의 전이들을 지연할 수 있는 프래그래밍이 가능한 지연 라인을 포함할 수 있다.
바람직하게, 복수의 클록 버퍼들은 클록 분배 트리내에서 분배 레벨들을 규정하기 위해서 제 1 내지 제 N 레벨 서브세트들내로 그룹화된다. 예를 들면, 클록 버퍼들(L1)은 바람직하게 제 1 레벨 서브세트를 생성하고, 클록 버퍼들(L2)은 바람직하게 제 2 레벨 서브세트를 생성하고, 클록 버퍼들(L3)은 바람직하게 제 3 레벨 서브세트를 생성하고, 클록 버퍼들(L4)은 바람직하게 제 4 (또는 제 N) 레벨 서브세트를 생성한다. 클록 버퍼들의 4개의 레벨들이 있고, 그렇게 되는 것이 바람직할지라도, 클록 분배 회로(110)는 본 발명의 한계에서 벗어나지 않고 클록 버퍼들의 레벨들의 어떤 수도 사용할 수 있다. 클록 버퍼들(L1-L4)의 4개의 레벨들은 16개의 클록 분배 노드들(106)에 유리하게(advantageously) 서비스할 수 있다는 것을 주의해야 한다.
제 1 레벨 서브세트의 각각의 클록 버퍼들(L1)은 바람직하게 버퍼들의 DLL기능들 및 오차 신호들 중 제 1 신호(ES1)에 따라서 클록 소스(CS)로부터 각각의 제 1 레벨 출력 클록 신호들을 생성하도록 동작 가능하다. 제 2 레벨 서브세트의 클록 버퍼들(L2)은 바람직하게 2개의 각각의 그룹들로 나뉘어진다. 제 2 레벨 서브세트의 클록 버퍼들(L2)의 그룹들 중 하나는 바람직하게 버퍼들의 DLL 기능들 및 제 2 오차 신호(ES2)에 따라서 제 1 레벨 클록 신호들 중 각각의 신호로부터 각각의 제 2 레벨 출력 클록 신호들을 생성하도록 동작 가능하다. 제 2 레벨 서브세트의 클록 버퍼들(L2)의 다른 그룹은 바람직하게 버퍼의 DLL 기능들 및 제 3 오차 신호(ES3)에 따라서 제 1 레벨 클록 신호들의 다른 것으로부터 각각의 제 2 레벨 출력 클록 신호들을 생성하도록 동작 가능하다. 제 3 레벨 서브세트의 클록 버퍼들(L3)의 각각의 그룹들은 바람직하게 버퍼들의 DLL 기능들 및 관련된 오차 신호들(ES)에 따라서 각각의 제 2 레벨 클록 신호들로부터 각각의 제 3 레벨 출력 클록 신호들을 생성하도록 동작 가능하다. 이 구현/프로세스는 바람직하게 레벨들의 희망된 수가 클록 분배 노드들(106)을 서비스하기 위해서 획득될 때까지 각 레벨에서 반복된다. 도 2에 도시된 예처럼, 클록 버퍼(L4)의 제 4 레벨 서브세트는 버퍼의 DLL 기능들 및 관련된 오차 신호들(ES)에 따라서 각각의 제 3 레벨 클록 신호들로부터 클록 분배 노드들(106)에서 클록 신호들을 생성한다.
도 2의 클록 분배 회로(110)의 블록도는 반도체 칩(102)상에 위치된 복수의 지역 클록 분배 노드들(106); 및 i = 1, 2...N 인, 제 i 레벨로 그룹화된 복수의 클록 버퍼들(L)을 포함하도록 일반적인 용어로 설명될 수 있다. 각각의 클록 버퍼(L)는 바람직하게 지연 고정 루프(DLL) 기능에 따라서 관련된 제 i-1 레벨 클록 신호로부터 각각의 제 i 레벨 클록 신호를 출력하도록 동작 가능하다. 각각의 제 N 레벨 클록 신호들은 바람직하게 지역 클록 분배 노드들(106)에 결합된다. 클록 분배 회로(110)는 바람직하게 또한, 복수의 위상 검출기로서, 각각의 위상 검출기는 지역 클록 분배 노드들(106)의 각각의 쌍들의 제 i 레벨 클록 신호들 사이의 위상차들을 표시하는 각각의 오차 신호를 생성하도록 동작 가능한, 복수의 위상 검출기들을 포함한다. 제 i 레벨 클록 버퍼들(L)은 바람직하게 DLL 기능들 및 각각의 오차 신호들에 따라서 각각의 제 i 레벨 클록 신호들의 전이들을 조정한다.
클록 분배 노드들(106)의 출력 클록 신호들의 실질적인 일치는 희망되는 DLL 기능(예를 들면, 적절한 고정(proper lock))을 달성하기 위해 각 레벨에서 클록 버퍼들(L1-L4)을 적절히 초기화하는 것에 의해서 획득된다. 예를 들면, 초기화위상(또는 재설정 위상)에서 클록 버퍼들(L1-L4)의 DLL 회로들은 바람직하게 0(null) 또는 집중된(centered) 모드로 초기화된다(즉, 신호들은 관련된 입력 클록 신호들에 대한 출력 클록 신호들의 전이들을 진행하거나 지연시키지 않는다). 다음, 제 N 레벨 서브세트의 DLL 회로들(예를 들면, 클록 버퍼들(L4)의 DLL 회로들)은 클록 분배 노드들(106)의 출력 클록 신호들 사이의 실질적인 일치가 획득되도록 각각의 오차 신호들(ES)에 대하여 반응하도록 허락된다. 다음, 더 낮은 다음 단계의 레벨의 DLL 회로들(예를 들면, 클록 버퍼들(L3)의 DLL 회로들)은 상기 레벨에 대해서 관련된 위상 검출기들의 오차 신호들에 대하여 반응하도록 허락된다. 이 프로세스는 위상 고정이 각 레벨에서 획득될 때까지 반복된다.
도 3은 본 발명의 하나 이상의 다른 측면에 따라서 클록 분배 시스템(200)을 예시하는 상위(high level) 도면이다. 클록 분배 시스템(200)은 반도체 디바이스(100)(도1)의 일정한 영역들과 관련된 많은 단계들(또는 레벨들)을 포함한다. 특히, 반도체 칩(102)은 바람직하게, 복수의 지역 영역들(204)((104)에서 도 1에서 도시됨), 각각의 지역 영역(204)내 적어도 하나의 서브 지역 영역(206), 및 각각의 서브 지역 영역(206)내 적어도 하나의 로컬 영역(208)에 의해서 규정되는 글로벌 활동 영역(202)을 포함한다. 도 1 및 2에 대해서 상기 설명된, H 트리와 같이, 분배 트리는 클록 분배 노드들(106)의 적어도 하나(이후 지역 클록 분배 노드들이라고 불려짐)가 각각의 지역 영역들(204)에 배치되고 클록 버퍼들(L4)의 제 N 레벨 서브세트의 각각의 출력들이 지역 클록 신호를 각각의 지역 영역들(204)에 제공할 수 있도록 반도체 칩(102)상에 바람직하게 배치된다.
시스템(200)은 또한 복수의 서브 지역 클록 분배 노드들(210)을 바람직하게 포함하며 여기에서 적어도 하나의 서브 지역 클록 분배 노드(210)는 각각의 서브 지역 영역(206)내에 배치된다. 더욱이, 시스템(200)은 각각의 지역 클록 분배 노드(106)로부터 각각의 서브 지역 영역들의 각각의 서브 지역 클록 분배 노드들(210)까지 결합된 복수의 RC 밸런스된 클록 신호 경로들(212)을 바람직하게 포함한다. 이 방법으로, 각각의 서브 지역 클록 신호들은 각각의 서브 지역 클록 분배 노드(210)에서 제공된다. 실질적으로 동일한 길이들, 실질적으로 동일한 임피던스(impedance)(예를 들면, 단위 길이당 실질적으로 동일한 커패시턴스, 단위 길이 당 실질적으로 동일한 인덕턴스(inductance), 및/또는 단위 길이 당 실질적으로 동일한 저항)등의 신호 경로들을 사용하는 것처럼, 공지된 어떤 RC 밸런스된 기술들도 사용될 수 있다. 어떤 경우에도, RC 밸런스된 클록 신호 경로들(212)은 각각의 지역 클록 분배 노드(106)와, 관련된 서브 지역 클록 분배 노드들(210) 사이의 신호 일치의 일정 범위를 보장하는 것이 바람직하다.
시스템(200)은 또한 바람직하게 각각의 분배 그리드들(220)내에 배열되는 복수의 로컬 클록 분배 노드들을 포함하며, 여기에서 분배 그리드들(220) 중 적어도 하나는 각각의 로컬 영역(208)내에 배치된다. 복수의 로컬 클록 버퍼들(222)은 분배 그리드들(220)의 각각의 그리드 상에 로컬 클록 신호를 생성하기 위해서 서브 지역 클록 분배 노드들(210) 중 하나로부터 서브 지역 클록 신호들의 관련된 신호를 수신하도록 사용된다.
각각의 로컬 클록 버퍼(222)는 각각의 분배 그리드(220)의 로컬 클록 분배노드들 중 하나에서 로컬 클록 신호들이 관련된 서브 지역 클록 노드(210)의 관련된 서브 지역 클록 신호들과 실질적으로 일치하도록 동작 가능한 활성 피드백 기능의 적어도 일부분을 바람직하게 포함한다. DLL 기술처럼, 어떤 공지된 활성 피드백 기술들이 이 기능을 달성하기 위해서 사용될 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 각각의 로컬 클록 버퍼(222)는 지연 라인(230), 제어 논리(232), 및 위상 검출기(234)를 포함하는 DLL 회로를 포함한다. 주어진 로컬 클록 버퍼(222)는 서브 지역 클록 분배 노드(210)로부터 서브 지역 클록 신호를 수신하고 버퍼들(242, 244)의 각각의 세트들에 의해서 그리드(220) 전체에 걸쳐 분배되는 라인(240)상에서 클록 신호를 생성한다. 바람직하게, 로컬 클록 신호는 그리드 상의 어떤 지점으로부터도, 예를 들면, 디지털 회로 소자(250)내의 사용을 위한 (246)에서 획득될 수 있다. 위상 검출기(234)는 바람직하게, 로컬 클록 분배 노드들 중 하나에서, 예를 들면, (246)에서의 로컬 클록 신호와 서브 지역 클록 분배 노드(210)로부터의 관련된 서브 지역 클록 신호 사이의 위상차에 기초한 오차 신호(ES)를 생성하도록 동작 가능하다. 오차 신호(ES)는 라인(240) 상의 클록 신호의 전이들의 시간 및 확대 해석하면, 그리드(220)의 로컬 클록 신호들의 전이들의 시간을 조정하기 위해서 (제어 논리(232)를 경유하여) 지연 라인(230)에 의해서 사용된다.
도 3으로 돌아가면, 시스템(200)은 바람직하게 또한, (246)(도 4)처럼, 라인(264)상의 시스템 클록 신호와 로컬 클록 신호들 중 하나 사이의 위상차가 최소화되도록 라인(262)상의 글로벌 소스 클록 신호의 위상을 조정하는 것이 동작 가능한 위상 고정 루프(PLL: phase lock loop)를 포함한다. 로컬 클록 신호는 관련된 로컬 클록 버퍼(222)로부터 실질적으로 멀리 있는 로컬 클록 분배 노드들 중 하나로부터 취해지는 것이 가장 바람직하다.
본 발명의 적어도 하나의 다른 측면에 따르면, 반도체 칩, 예를 들면 도 1의 반도체 칩(102)의 영역들로 클록 신호들을 분배하는 방법이 고려된다. 상기 방법은 도 1-4에서 예시된 바와 같이, 적당한 하드웨어를 사용하고/하거나 현재 가능하거나 이후 어떤 공지된 프로세서들을 사용하면서 달성될 수 있다. 상기 방법은 바람직하게 (i) 클록 소스 신호(예를 들면, 제 0 레벨 클록 신호)를 수신하는 것; (ii) i=1,2...N 인, 관련된 제 i-1 레벨 클록 신호들로부터 각각의 제 i 레벨 클록 신호들을 생성하는 것; (iii) 제 N 레벨 클록 신호들을 반도체 칩의 지역 영역들내 위치된 각각의 지역 클록 분배 노드들로 분배하는 것; (iv) 지역 클록 분배 노드들의 제 N 레벨 클록 신호들의 각각의 쌍들 사이의 위상차를 표시하는 각각의 오차 신호들을 생성하는 것; 및 (v) 지역 클록 분배 노드들의 제 N 레벨 클록 신호들이 실질적으로 일치할 수 있도록 각각의 오차 신호들에 따라서 제 i 레벨 클록 신호들이 전이되는 상황들을 조정하는 것을 포함한다.
상기 방법은 바람직하게 또한 반도체 칩을 복수의 지역 영역들, 각각의 지역 영역내 적어도 하나의 서브 지역 영역, 및 각각의 서브 지역 영역내 적어도 하나의 로컬 영역에 의해서 규정된 글로벌 활동 영역내로 나누는 것을 포함하며, 여기에서 지역 클록 분배 노드들 중 적어도 하나는 지역 클록 신호가 각각의 지역 영역들에 제공되도록 각각의 지역 영역들에 배치된다. 상기 방법은 또한 각각의 지역 클록분배 노드에서, 각각의 서브 지역인 클록 분배 노드들로서, 적어도 하나의 서브 지역 클록 분배 노드는 각각의 서브 지역 클록신호가 각각의 서브 지역 클록 분배 노드에서 제공되도록 각각의 서브 지역 영역에서 배치된, 각각의 서브 지역 클록 분배 노드들까지 결합된 복수의 RC 밸런스된 클록 신호 경로들 전체에 걸쳐 지역 클록 신호들을 분배하는 것을 포함한다.
상기 방법은 바람직하게 또한 각각의 분배 그리드들로서, 각각의 로컬 클록 신호들이 각각의 복수의 로컬 클록 분배 노드들에서 제공될 수 있도록, 각각의 분배 그리드가 각각의 복수의 로컬 클록 분배 노드들에 결합되며, 분배 그리드들 중 적어도 하나가 각각의 로컬 영역에 배치되는, 각각의 분배 그리드들 전체에 걸쳐 각각의 서브 지역 클록 신호들을 분배하는 것; 각각의 분배 그리드들의 로컬 클록 분배 노드들 중 하나에서 로컬 클록 신호가 각각의 서브 지역 클록 신호들에 실질적으로 일치하도록 각각의 분배 그리드들 전체에 걸친 분배 이전에 각각의 로컬 DLL 기능들에 따라서 각각의 서브 지역 클록 신호들이 전이하는 상황을 조정하는 것을 포함한다.
상기 방법은 또한 시스템 클록 신호와 로컬 클록 신호들 중 하나 사이의 위상차가 최소화되도록 글로벌 소스 클록 신호의 위상을 조정하는 것을 포함한다.
본 발명의 하나 이상의 다른 측면에 따라서, 방법은, 제 i 레벨로 그룹화된 복수의 클록 버퍼들로서, 각각의 클록 버퍼가 지연 고정 루프(DLL) 기능에 따라서 관련된 제 i-1 레벨 클록 신호로부터 각각의 제 i 레벨 클록 신호를 출력하도록 동작 가능한, 제 i 레벨로 그룹화된 복수의 클록 버퍼들을 사용하는 반도체 상에 위치된 복수의 지역 클록 분배 노드들에 클록 신호들을 분배하는 것이 고려되며, 여기에서 상기 i=1,2...N이며 상기 각각의 제 N 레벨 클록 신호들이 지역 클록 분배 노드들에 결합된다. 상기 방법은 복수의 위상 검출기들로서, 각각의 위상 검출기가 지역 클록 분배 노드들의 각각의 쌍들의 클록 신호들 사이의 위상차를 표시하는 각각의 오차 신호를 생성하도록 동작 가능한, 복수의 위상 검출기들을 사용하는 것을 포함하며, 여기에서 제 i 레벨 클록 버퍼들은 DLL 기능 및 각각의 오차 신호들에 따라서 각각의 제 i 레벨 클록 신호들의 전이들을 조정한다.
상기 방법은 각각의 제 i 레벨 클록 버퍼들이 각각의 제 i 레벨 클록 신호들의 전이를 실질적으로 지연시키거나 앞당기지 않도록 하는 것; j=0,1,2...N-1인, 제 N-j 레벨 클록 버퍼들이 각각의 제 N-i 레벨 클록 신호들의 전이들을 조정하는 것을 허락하는 것; 및 지역 클록 분배 노드들의 제 N 레벨 클록 신호들이 실질적으로 서로 및 제 0 레벨 클록 신호와 일치하도록 각 레벨에 대해서 이전 단계를 반복하는 것을 포함한다.
본 발명은 여기에서 특정 실시예에 대한 참조로 설명되었지만, 본 실시예들은 단지 본 발명의 원리들 및 응용(application)들에 대한 예시적인 것임을 이해해야 한다. 그러므로 많은 수정들이 예시적인 실시예로 만들어질 수 있고 다른 배치들도 첨부된 청구항들에 의해서 규정된 본 발명의 정신과 범위에서 벗어나지 않고 발명될 수 있음을 이해해야 한다.
본 발명은 하나 이상의 시스템들에서의 사용을 위해서 고밀도 집적 회로(LSIC : large scale intergrated circuit) 전체에 걸쳐 클록 신호를 분배하는 데 사용하는 것을 포함하고 있으나 그에 국한되지는 않는, 넓은 응용성을 포함한다.

Claims (33)

  1. 반도체 칩에 있어서,
    상기 반도체 칩 상에 위치된 복수의 지역 클록 분배 노드들;
    복수의 클록 버퍼들로서, 각각의 클록 버퍼는 DDL 기능을 제공하는 지연 고정 루프(DLL) 회로를 포함하며 각각의 클록 버퍼는 DLL 기능에 따라서 관련된 입력 클록 신호로부터 각각의 출력 신호를 생성하도록 동작 가능하고, 상기 복수의 클록 버퍼들의 서브세트의 상기 출력들이 복수의 지역 클록 분배 노드들의 각각의 노드들에 결합된, 상기 복수의 클록 버퍼들; 및
    복수의 위상 검출기들로서, 각각의 위상 검출기는 상기 지역 클록 분배 노드들 중 적어도 두 개의 출력 클록 신호들 사이의 위상차들을 표시하는 각각의 오차 신호를 생성하도록 동작 가능한, 상기 복수의 위상 검출기들을 포함하며,
    클록 버퍼들의 제 N 서브세트의 상기 DDL 회로들은 상기 지역 클록 분배 노드들의 상기 출력 클록 신호들이 실질적으로 일치하도록 상기 오차 신호들의 각각에 따라서 상기 각각의 출력 클록 신호들을 조정하는, 반도체 칩.
  2. 제 1 항에 있어서,
    상기 클록 버퍼들은 글로벌 클록 소스로부터 상기 지역 클록 분배 노드들까지의 클록 분배 트리를 형성하기 위해서 서로 결합되는, 반도체 칩.
  3. 제 2 항에 있어서,
    상기 클록 분배 트리는 H-트리인, 반도체 칩
  4. 제 2 항에 있어서,
    상기 복수의 클록 버퍼들의 제 1 내지 N 레벨 서브세트들은 상기 분배 트리의 분배 레벨들을 규정하는, 반도체 칩.
  5. 제 4 항에 있어서,
    상기 제 1 레벨 서브세트의 상기 각각의 클록 버퍼들은 상기 버퍼들의 DLL 기능들, 및 상기 오차 신호들 중 하나에 따라서 상기 글로벌 클록 소스의 글로벌 소스 클록 신호로부터 각각의 제 1 레벨 출력 클록 신호들을 생성하도록 동작 가능한, 반도체 칩.
  6. 제 5 항에 있어서,
    상기 하나의 오차 신호는 상기 지역 클록 분배 노드들 중 두 개의 상기 출력 클록 신호들 사이의 위상차를 모니터하는 상기 복수의 위상 검출기들 중 하나에 의해서 제공되는, 반도체 칩.
  7. 제 5 항에 있어서,
    제 2 레벨 서브세트의 클록 버퍼들의 각각의 그룹들은 상기 버퍼들의 DLL 기능들 및 각각의 오차 신호들에 따라서 상기 각각의 제 1 레벨 클록 신호들로부터 각각의 제 2 레벨 출력 클록 신호들을 생성하도록 동작 가능한, 반도체 칩.
  8. 제 7 항에 있어서,
    상기 각각의 오차 신호들은 상기 지역 클록 분배 노드들 중 각각의 쌍들의 상기 출력 클록 신호들 사이의 각각의 위상차들을 모니터하는 각각의 위상 검출기들에 의해서 제공되는, 반도체 칩.
  9. 제 7 항에 있어서,
    제 3 레벨 서브세트의 클록 버퍼들의 각각의 그룹들은 상기 버퍼들의 DLL 기능들 및 각각의 오차 신호들에 따라서 상기 각각의 제 2 레벨 클록 신호들로부터 각각의 제 3 레벨 출력 클록 신호들을 생성하도록 동작 가능한, 반도체 칩.
  10. 제 9 항에 있어서,
    상기 각각의 오차 신호들은 상기 지역 클록 분배 노드들의 각각의 쌍들의 상기 출력 클록 신호들 사이의 각각의 위상차들을 모니터하는 각각의 위상 검출기들에 의해서 제공되는, 반도체 칩.
  11. 제 9 항에 있어서,
    제 4 레벨 서브 세트의 클록 버퍼들의 각각의 그룹들은 상기 버퍼들의 DLL기능들 및 각각의 오차 신호들에 따라서 상기 각각의 제 3 레벨 클록 신호들로부터 상기 지역 클록 분배 노드들의 각각의 상기 출력 클록 신호들을 생성하도록 동작 가능한, 반도체 칩.
  12. 제 11 항에 있어서,
    상기 각각의 오차 신호들은 상기 지역 클록 분배 노드들의 각각의 쌍들의 상기 출력 클록 신호들 사이의 각각의 위상차들을 모니터하는 각각의 위상 검출기들에 의해서 제공되는, 반도체 칩.
  13. 제 1 항에 있어서,
    상기 반도체 칩은, 복수의 지역 영역들, 각각의 지역 영역내에 적어도 하나의 서브 지역 영역, 및 각각의 서브 지역 영역내에 적어도 하나의 로컬 영역에 의해서 규정된 글로벌 활동 영역을 포함하며,
    상기 지역 클록 분배 노드들 중 적어도 하나는 클록 버퍼들의 상기 서브세트의 상기 각각의 출력들이 상기 각각의 지역 영역들에 지역 클록 신호를 제공하도록 상기 각각의 지역 영역들에 배치되는, 반도체 칩.
  14. 제 13 항에 있어서,
    복수의 서브 지역 클록 분배 노드들로서, 적어도 하나의 서브 지역 클록 분배 노드는 각각의 서브 지역 영역에 배치되는, 복수의 서브 지역 클록 분배 노드;및
    각각의 서브 지역 클록 신호들이 각각의 서브 지역 클록 분배 노드에서 제공되도록 각각의 지역 클록 분배 노드로부터 상기 각각의 지역 영역들의 각각의 상기 서브 지역 클록 분배 노드들까지 결합된, 복수의 RC 밸런스된 클록 신호 경로들을 더 포함하는, 반도체 칩.
  15. 제 14 항에 있어서,
    각각의 분배 그리드들내에 배열된 복수의 로컬 클록 분배 노드들로서, 상기 분배 그리드들 중 적어도 하나는 각각의 로컬 영역에 배치된, 상기 복수의 로컬 클록 분배 노드들; 및
    복수의 로컬 클록 버퍼들로서, 상기 로컬 클록 버퍼들의 각각의 버퍼들은 서브 지역 클록 분배 노드들 중 하나로부터 상기 서브 지역 클록 신호들 중 관련된 신호를 수신하고 상기 분배 그리드들 중 각각의 그리드 상에서 로컬 클록 신호를 생성하고, 각각의 로컬 클록 버퍼는 상기 분배 그리드의 각각의 상기 로컬 클록 분배 그리드들 중 하나에서의 상기 로컬 클록 신호가 상기 관련된 서브 지역 클록 신호와 실질적으로 일치하도록 동작 가능한 활성 피드백 기능의 적어도 일부분을 포함하는, 상기 복수의 로컬 클록 버퍼들을 더 포함하는, 반도체 칩.
  16. 제 15 항에 있어서,
    각각의 로컬 클록 버퍼는 DDL 기능을 제공하는 지연 고정 루프(DLL) 회로를포함하고, 상기 DLL 기능 및 관련된 오차 신호에 따라서 관련된 상기 서브 지역 클록 신호로부터 상기 로컬 클록 신호들 중 각각의 신호를 생성하도록 동작 가능하며;
    상기 반도체 칩은, 복수의 로컬 위상 검출기들로서, 각각의 위상 검출기가 로컬 클록 분배 노드들 중 하나에서 상기 로컬 클록 신호와 상기 관련된 서브 지역 클록 신호 사이의 위상차들에 기초한 오차 신호들 중 각각의 하나를 생성하도록 동작 가능한, 복수의 로컬 위상 검출기들을 더 포함하는, 반도체 칩.
  17. 제 15 항에 있어서,
    시스템 클록 신호와 상기 로컬 클록 신호들 중 하나 사이의 위상차가 최소화되도록 상기 글로벌 소스 클록 신호의 위상을 조정하도록 동작 가능한 위상 고정 루프를 더 포함하는, 반도체 칩.
  18. 제 17 항에 있어서,
    상기 로컬 클록 신호들 중 하나는 관련된 상기 로컬 클록 버퍼로부터 실질적으로 멀리 있는 상기 로컬 클록 분배 노드들 중 하나로부터 취해지는, 반도체 칩.
  19. 반도체 칩에 있어서,
    상기 반도체 칩 상에 위치된 복수의 지역 클록 분배 노드들,
    i = 1, 2...N 인, 제 i 레벨들로 그룹화된 복수의 클록 버퍼들로서, 각각의클록 버퍼는 지연 고정 루프(DLL) 기능에 따라서 관련된 제 i-1 레벨 클록 신호로부터 각각의 제 i 레벨 클록 신호를 출력하도록 동작 가능하고, 상기 제 N 레벨 클록 신호들의 각각은 상기 지역 클록 분배 노드들에 결합되는, 상기 복수의 클록 버퍼들; 및
    복수의 위상 검출기들로서, 각각의 위상 검출기는 상기 지역 클록 분배 노드들의 각각의 쌍들의 제 i 레벨 클록 신호들 사이의 위상차들을 표시하는 각각의 오차 신호들을 생성하도록 동작 가능한, 복수의 위상 검출기들을 포함하며,
    상기 제 i 레벨 클록 버퍼들은 상기 DLL 기능들 및 상기 각각의 오차 신호들에 따라서 상기 각각의 제 i 레벨 클록 신호들의 전이들을 조정하는, 반도체 칩.
  20. 제 19 항에 있어서,
    상기 반도체 칩은 복수의 지역 영역들, 각각의 지역 영역내의 적어도 하나의 서브 지역 영역, 및 각각의 서브 지역 영역내의 적어도 하나의 로컬 영역에 의해서 규정된 글로벌 활동 영역을 포함하며,
    상기 지역 클록 분배 노드들 중 적어도 하나는 각각의 제 N 레벨 클록 신호가 지역 클록 신호를 상기 지역 영역들 중 각각의 영역에 제공하도록 상기 각각의 지역 영역들에 배치되는, 반도체 칩.
  21. 제 20 항에 있어서,
    복수의 서브 지역 클록 분배 노드들로서, 적어도 하나의 서브 지역 클록 분배 노드는 각각의 서브 지역 영역에 배치되는, 복수의 서브 지역 클록 분배 노드들; 및
    각각의 서브 지역 클록 신호들이 각각의 서브 지역 클록 분배 노드에서 제공될 수 있도록 각각의 지역 클록 분배 노드에서 상기 각각의 지역 영역들의 각각의 상기 서브 지역 클록 분배 노드들까지 결합된 복수의 RC 밸런스된 클록 신호 경로들을 더 포함하는, 반도체 칩.
  22. 제 21 항에 있어서,
    각각의 분배 그리드들내에 배열된 복수의 로컬 클록 분배 노드들로서, 상기 분배 그리드들 중 적어도 하나는 각각의 로컬 영역에 배치되는, 상기 복수의 로컬 클록 분배 노드들; 및
    복수의 로컬 클록 버퍼들로서, 상기 로컬 클록 버퍼들 중 각각의 로컬 클록 버퍼들은 상기 서브 지역 클록 분배 노드들 중 하나로부터 상기 서브 지역 클록 신호들 중 관련된 신호를 수신하고 상기 분배 그리드들 중 각각의 하나 상에 로컬 클록 신호를 생성하며, 각각의 로컬 클록 버퍼는 각각의 분배 그리드의 클록 분배 노드들 중 하나에서 로컬 클록 신호가 실질적으로 관련된 서브 지역 클록 신호와 일치하도록 동작 가능한 활성 피드백 기능 중 적어도 일부분을 포함하는, 상기 복수의 로컬 클록 버퍼들을 포함하는, 반도체 칩.
  23. 제 22 항에 있어서,
    각각의 로컬 클록 버퍼는 DDL 기능을 제공하는 지연 고정 루프(DLL) 회로를 포함하고 상기 DLL 기능 및 관련된 오차 신호에 따라서 관련된 상기 서브 지역 클록 신호로부터 상기 로컬 클록 신호들 중 각각의 신호를 생성하도록 동작 가능하며,
    상기 반도체 칩은, 복수의 로컬 위상 검출기들로서, 각각의 로컬 위상 검출기는 상기 로컬 클록 분배 노드들 중 하나에서의 상기 로컬 클록 신호와 상기 관련된 서브 지역 클록 신호 사이의 위상차들에 기초하여 상기 오차 신호들 중 각각의 오차 신호를 생성하도록 동작 가능한, 상기 복수의 로컬 위상 검출기들을 더 포함하는, 반도체 칩.
  24. 제 22 항에 있어서,
    상기 반도체 칩은, 시스템 클록 신호와 상기 로컬 클록 신호들 중 하나 사이의 위상차가 최소화되도록 상기 글로벌 소스 클록 신호의 위상을 조정하도록 동작 가능한 위상 고정 루프를 더 포함하는, 반도체 칩.
  25. 제 24 항에 있어서,
    상기 로컬 클록 신호들 중 하나는 관련된 상기 로컬 클록 버퍼로부터 실질적으로 멀리 있는 상기 로컬 클록 분배 노드들 중 하나로부터 취해지는, 반도체 칩.
  26. 클록 신호들을 반도체 칩의 영역들에 분배하는 방법에 있어서,
    상기 방법은, 클록 소스 신호는 제 0 레벨 클록 신호인, 클록 소스 신호를 수신하는 것;
    i = 1, 2...N 인, 관련된 제 i-1 레벨 클록 신호들로부터 각각의 제 i 레벨 클록 신호들을 생성하는 것;
    제 N 레벨 클록 신호들을 상기 반도체 칩의 지역 영역들내에 위치된 각각의 지역 클록 분배 노드들에 분배하는 것;
    상기 지역 클록 분배 노드들의 상기 제 N 레벨 클록 신호들의 각각의 쌍들 사이의 위상차를 표시하는 각각의 오차 신호를 생성하는 것; 및
    상기 지역 클록 분배 노드들의 상기 제 N 레벨 클록 신호들이 실질적으로 일치하도록 상기 각각의 오차 신호들에 따라서 상기 제 i 레벨 클록 신호들이 전이하는 경우들을 조정하는 것을 포함하는, 클록 신호들을 분배하는 방법.
  27. 제 26 항에 있어서,
    상기 글로벌 클록 소스 신호로부터 상기 지역 클록 분배 노드들의 상기 제 N 레벨 출력 클록 신호들까지의 전기적 경로들은 클록 분배 트리를 형성하는, 클록 신호들을 분배하는 방법.
  28. 제 27 항에 있어서,
    상기 클록 분배 트리는 H 트리인, 클록 신호들을 분배하는 방법.
  29. 제 26 항에 있어서,
    상기 방법은, 상기 반도체 칩을, 복수의 지역 영역들, 각각의 지역 영역내의 적어도 하나의 서브 지역 영역, 및 각각의 서브 지역 영역내의 적어도 하나의 로컬 영역에 의해서 규정된 글로벌 활동 영역으로 분할하는 것을 포함하며, 상기 지역 클록 분배 노드들 중 적어도 하나는 지역 클록 신호가 상기 각각의 지역 영역들에 제공될 수 있도록 각각의 지역 영역에 배치되는, 클록 신호들을 분배하는 방법.
  30. 제 26 항에 있어서,
    상기 방법은, 상기 지역 클록 신호들을, 각각의 지역 클록 분배 노드로부터 각각의 서브 지역 클록 분배 노드들까지 결합된 복수의 RC 밸런스된 클록 신호 경로들 상으로 분배하는 것을 더 포함하고, 적어도 하나의 서브 지역 클록 분배 노드는 각각의 서브 지역 영역내에 배치되며, 이에 의해, 각각의 서브 지역 클록 신호들은 각각의 서브 지역 클록 분배 노드에서 제공되는, 클록 신호들을 분배하는 방법.
  31. 제 30 항에 있어서,
    상기 방법은, 상기 각각의 서브 지역 클록 신호들을, 각각의 분배 그리드들상으로 분배하는 단계로서, 각각의 분배 그리드는 각각의 복수의 로컬 클록 분배 노드들에 결합되며, 상기 분배 그리드들 중 적어도 하나는 각각의 로컬 영역내에 배치되고, 이에 의해, 각각의 로컬 클록 신호들이 각각의 복수의 로컬 클록 분배노드들에서 제공되는, 상기 분배하는 단계; 및
    상기 각각의 서브 지역 클록 신호들이, 상기 각각의 분배 그리드들의 상기 로컬 클록 분배 노드들 중 하나에서의 상기 로컬 클록 신호가 실질적으로 상기 각각의 서브 지역 클록 신호들과 일치하도록, 상기 각각의 분배 그리드들의 전체에 걸친 분배 이전에 각각의 로컬 DLL 기능들에 따라서 전이하는 경우들을 조정하는 단계를 더 포함하는, 클록 신호들을 분배하는 방법.
  32. 제 31 항에 있어서,
    상기 방법은, 시스템 클록 신호와 상기 로컬 클록 신호들 중 하나 사이의 위상차가 최소화되도록 상기 글로벌 소스 클록 신호의 위상을 조정하는 것을 더 포함하는, 클록 신호들을 분배하는 방법.
  33. 반도체 칩 상에 위치된 복수의 지역 클록 분배 노드들로 클록 신호들을 분배하는 방법으로서, 상기 반도체 칩은, i = 1, 2...N 인, 제 i 레벨로 그룹화된 복수의 클록 버퍼들로서, 각각의 클록 버퍼는 지연 고정 루프(DLL) 기능에 따라서 관련된 제 i-1 레벨 클록 신호로부터 각각의 제 i 레벨 클록 신호를 출력하도록 동작 가능하며, 상기 각각의 제 N 레벨 클록 신호들은 지역 클록 분배 노드들에 결합되는, 상기 복수의 클록 버퍼들을 이용하고; 복수의 위상 검출기들로서, 각각의 위상 검출기는 상기 지역 클록 분배 노드들의 각각의 쌍들의 상기 클록 신호들 사이의 위상차들을 표시하는 각각의 오차 신호를 생성하도록 동작 가능하며, 상기 제 i 레벨 클록 신호 버퍼들은 상기 DLL 기능들 및 상기 각각의 오차 신호들에 따라서 각각의 제 i 레벨 클록 신호들의 전이들을 조정하는, 상기 복수의 위상 검출기들을 이용하는, 상기 클록 신호들을 분배하는 방법에 있어서,
    상기 각각의 제 i 레벨 클록 버퍼들이 각각의 제 i 레벨 클록 신호들의 전이들을 실질적으로 지연시키거나 실질적으로 앞당기지 않도록 하는 것,
    j = 0, 1, 2...N-1 인, 상기 제 N-j 레벨 클록 버퍼들이 각각의 상기 제 N-i 레벨 클록 신호들의 상기 전이들을 조정하는 것을 허용하는 것, 및
    상기 지역 클록 분배 노드들의 상기 제 N 레벨 클록 신호들이 실질적으로 서로 및 제 0 레벨 클록 신호와 일치하도록 각 레벨에 대해 상기 이전 단계를 반복하는 것을 포함하는, 클록 신호들을 분배하는 방법.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943610B2 (en) * 2002-04-19 2005-09-13 Intel Corporation Clock distribution network using feedback for skew compensation and jitter filtering
US7126405B2 (en) * 2002-12-02 2006-10-24 Scott Fairbanks Method and apparatus for a distributed clock generator
DE10320792B3 (de) * 2003-04-30 2004-10-07 Infineon Technologies Ag Vorrichtung zur Synchronisation von Taktsignalen
US7199624B2 (en) * 2003-04-30 2007-04-03 Intel Corporation Phase locked loop system capable of deskewing
US6861884B1 (en) * 2003-08-04 2005-03-01 Rambus Inc. Phase synchronization for wide area integrated circuits
US7474137B2 (en) * 2003-12-19 2009-01-06 Nxp B.V. Integrated circuit clock distribution
US7042792B2 (en) * 2004-01-14 2006-05-09 Integrated Device Technology, Inc. Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays
US7023252B2 (en) * 2004-05-19 2006-04-04 Lsi Logic Corporation Chip level clock tree deskew circuit
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
JP4611015B2 (ja) * 2004-12-27 2011-01-12 富士通株式会社 半導体集積回路装置
US8164368B2 (en) * 2005-04-19 2012-04-24 Micron Technology, Inc. Power savings mode for memory systems
US7689963B1 (en) 2005-06-30 2010-03-30 Masleid Robert P Double diamond clock and power distribution
US7661086B1 (en) 2005-06-30 2010-02-09 Scott Pitkethly Enhanced clock signal flexible distribution system and method
US7755193B1 (en) 2005-11-14 2010-07-13 Masleid Robert P Non-rectilinear routing in rectilinear mesh of a metallization layer of an integrated circuit
US7730440B2 (en) * 2005-06-30 2010-06-01 Scott Pitkethly Clock signal distribution system and method
US7467367B1 (en) * 2005-10-27 2008-12-16 Cadence Design Systems, Inc. Method and system for clock tree synthesis of an integrated circuit
US7394681B1 (en) 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
US7368961B2 (en) * 2005-12-22 2008-05-06 Rambus Inc. Clock distribution network supporting low-power mode
US7642866B1 (en) 2005-12-30 2010-01-05 Robert Masleid Circuits, systems and methods relating to a dynamic dual domino ring oscillator
US7414485B1 (en) 2005-12-30 2008-08-19 Transmeta Corporation Circuits, systems and methods relating to dynamic ring oscillators
JP4862680B2 (ja) * 2007-02-15 2012-01-25 富士通株式会社 クロック信号分配回路、情報処理装置及びクロック信号分配方法
US8205182B1 (en) 2007-08-22 2012-06-19 Cadence Design Systems, Inc. Automatic synthesis of clock distribution networks
CN102100007B (zh) * 2007-12-19 2014-09-24 微软国际控股私有有限公司 图像传感器及用于改进的时滞时间的配置
US8610474B2 (en) 2009-10-15 2013-12-17 Rambus Inc. Signal distribution networks and related methods
CN102237872B (zh) * 2010-04-26 2016-08-03 联咏科技股份有限公司 锁住检测器与其方法，与应用其的锁相回路
FR2968787A1 (fr) * 2010-12-13 2012-06-15 Commissariat Energie Atomique Dispositif et procede de compensation de delai de propagation d'un signal
FR2979506B1 (fr) 2011-08-30 2013-08-30 Bull Sas Procede de synchronisation d'une grappe de serveurs et grappe de serveurs mettant en oeuvre ce procede
US9419589B2 (en) 2013-08-16 2016-08-16 Apple Inc. Power source for clock distribution network
US9335784B2 (en) * 2013-08-30 2016-05-10 Cavium, Inc. Clock distribution circuit with distributed delay locked loop
US9213358B2 (en) 2013-10-31 2015-12-15 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuit (IC) (3DIC) cross-tier clock skew management systems, methods and related components
TWI561958B (en) 2014-05-22 2016-12-11 Global Unichip Corp Integrated circuit
JP2017220063A (ja) * 2016-06-08 2017-12-14 キヤノン株式会社 半導体集積回路
BR112018073571B1 (pt) * 2016-06-22 2023-01-24 Telefonaktiebolaget Lm Ericsson (Publ) Sistema para alinhamento de fase de malha de captura de fase ajustável de fase múltipla, dispositivo de comunicação, e, método em um sistema para alinhamento de fase de malha de captura de fase ajustável de fase múltipla
US10367492B2 (en) * 2017-02-09 2019-07-30 SK Hynix Inc. Internal clock generation circuits
DE102019109869A1 (de) 2019-04-15 2020-10-15 Infineon Technologies Ag Elektronische schaltung
US10855278B1 (en) * 2019-08-19 2020-12-01 Credo Technology Group Limited IC layout tiles with internal channel for signal distribution
CN113156293B (zh) * 2021-03-01 2023-01-06 南京极景微半导体有限公司 一种多通道时钟缓冲器测试系统及方法
US11989050B2 (en) * 2021-12-29 2024-05-21 Advanced Micro Devices, Inc. Multi-chiplet clock delay compensation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481573A (en) * 1992-06-26 1996-01-02 International Business Machines Corporation Synchronous clock distribution system
US5744991A (en) * 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
US5880612A (en) * 1996-10-17 1999-03-09 Samsung Electronics Co., Ltd. Signal de-skewing using programmable dual delay-locked loop
US5815427A (en) * 1997-04-02 1998-09-29 Micron Technology, Inc. Modular memory circuit and method for forming same
JP3085258B2 (ja) * 1997-09-10 2000-09-04 日本電気株式会社 クロック信号分配回路

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