DE10320792B3

DE10320792B3 - Vorrichtung zur Synchronisation von Taktsignalen

Info

Publication number: DE10320792B3
Application number: DE10320792A
Authority: DE
Inventors: Alessandro Minzoni; Martin Brox
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-04-30
Filing date: 2003-04-30
Publication date: 2004-10-07
Anticipated expiration: 2023-05-01
Also published as: US20040251939A1; US6996026B2

Abstract

Die Erfindung betrifft Vorrichtungen zur Synchronisation von Taktsignalen, die eine erste Verzögerungseinrichtung (3) mit variabler Verzögerungszeit (T2) umfassen, die mit einer eine erste Verzögerungszeit (T1) aufweisenden Eingangsschaltung (1) verbunden ist, die ein erstes Taktsignal (CLK) empfängt, wobei die erste Verzögerungseinrichtung (3) an ihrem Ausgang ein zu synchronisierendes zweites Taktsignal (DQS) abgibt. Darüber hinaus ist eine zweite Verzögerungseinrichtung (8) mit festem Verzögerungszeitanteil (T1f), der in etwa der ersten Verzögerungszeit (T1) entspricht, und zusätzlichem variablem Verzögerungszeitanteil vorgesehen, die an ihrem Eingang mit dem Ausgang der ersten Verzögerungseinrichtung (3) verbunden ist. Ferner ist eine erste Phasenvergleichseinrichtung (5) vorgesehen, deren erster Eingang mit dem Ausgang der Eingangsschaltung (1) und deren zweiter Eingang mit dem Ausgang der zweiten Verzögerungseinrichtung (3) verbunden ist und deren Ausgangssignal die Verzögerungszeit (T2) der ersten Verzögerungseinrichtung (3) steuert. Die Vorrichtung umfaßt ferner eine Kopie (10) der Eingangsschaltung, deren Eingang mit dem Ausgang der ersten Verzögerungseinrichtung (3) verbunden ist sowie eine zweite Phasenvergleichseinrichtung (9), deren einer Eingang mit dem Ausgang der Kopie (10) der Eingangsschaltung verbunden ist und deren Ausgangssignal den variablen Verzögerungszeitanteil der zweiten Verzögerungseinrichtung (8) steuert. Gemäß einer ersten erfindungsgemäßen ...

Description

Die Erfindung betrifft Vorrichtungen zur Synchronisation von Taktsignalen und insbesondere Vorrichtungen zur Synchronisation eines Datenhinweissignals eines Speicherchips mit einem extern in den Speicherchip eingegebenen Taktsignal.
Synchrone dynamische Halbleiterspeicher mit wahlfreiem Zugriff (SDRAM) und insbesondere SDRAM mit doppelter Datenrate (DDR-SDRAM) geben beim Auslesen ihre Daten (für die die Abkürzung „DQ" verwendet wird) synchron zu einem vom Speicher abgegebenen Taktsignal ab.
Dieses Taktsignal, das auch als Datenhinweissignal bezeichnet (im Englischen „data strobe") und meist mit der Buchstabenfolge „DQS" abgekürzt wird, muß wiederum synchron zu einem extern in den Speicher eingegebenen Taktsignal (CLK) sein. Das externe Taktsignal wird von mit dem Speicher verbundenen und mit diesem kommunizierenden Bausteinen erzeugt, die im folgenden der Einfachheit halber als „System" bezeichnet werden und die dem Speicher den Lesebefehl geben.
Das System kann z.B. aus einem Prozessor bestehen. Zu dem externen Taktsignal CLK bzw, dem Datenhinweissignal DQS werden jeweils auch gleichzeitig komplementäre Taktsignale erzeugt, die mit BCLK bzw. BDQS bezeichnet werden. In der 1 sind in einem Zeitablaufdiagramm das externe Taktsignal (CLK) mit seinem Komplement (BCLK), das Datenhinweissignal (DQS) mit seinem Komplement (BDQS) und das Datensignal (DQ) zusammen mit der Synchronisation zwischen Datenhinweissignal und Datensignal sowie der Synchronisation zwischen Datenhinweissignal und externem Taktsignal dargestellt.

Bekannte DDR-SDRAM-Speicher umfassen eine Vorrichtung zur Synchronisation des aus dem externen Taktsignal erzeugten Datenhinweissignals (DQS) mit dem externen Taktsignal (CLK), die in der Regel aus einer einfachen DLL-Schaltung (Delay-Locked-Loop-Schaltung) bestehen. Eine solche Schaltung ist z.B. aus der EP 964 517 bekannt und in den 2 und 3 der vorliegenden Zeichnung dargestellt.

Der im obigen Teil der 2 dargestellte SDRAM-Chip empfängt von einem System ein externes Taktsignal CLK sowie ein komplementäres Taktsignal BCLK. Das empfangene Taktsignal stellt ein differentielles Taktsignal dar und wird über die Receiver 1 und 2 in zwei Single-Ended-Taktsignale umgewandelt, von denen in der 2 der Übersichtlichkeit halber nur das eine Signal, das die Bezeichnung CLK2DLL trägt, betrachtet wird.

Der Receiver verzögert das empfangene Taktsignal um eine bestimmte Verzögerungszeit T1. Mittels der mit dem Ausgang des Receivers 1 verbundenen DLL-Schaltung 7 wird das Taktsignal um eine weitere variable Verzögerungszeit T2 verzögert, so daß sich das Taktsignal DCLK ergibt.

Das Taktsignal DCLK wird dann über einen auf dem Speicherchip angeordneten Off-Chip-Treiber 4 um eine weitere Verzögerungszeit T3 verzögert und dann als Datenhinweissignal (data strobe) beim Auslesen von Daten aus dem Speicherchip an das System ausgegeben. Eine perfekte Synchronisation zwischen dem externen Takt CLK und dem Datenhinweissignal DQS ergibt sich, wenn die Gleichung 1 T1 + T2 + T3 = n·Tp (1) erfüllt ist, in der Tp die Taktperiode des externen Taktsignals und n eine ganze Zahl ist, die größer oder gleich 1 ist. Die variable Verzögerungszeit T2 wird mittels der DLL so eingestellt, daß die Gleichung 1 erfüllt ist, was in den Zeitablaufdiagrammen der Taktsignale unten in der 2 dargestellt ist.

In der 3 ist dargestellt, wie die bekannte DLL-Schaltung 7 aus der 2 im einzelnen aufgebaut ist. Die bekannte DLL-Schaltung umfaßt eine erste Verzögerungseinrichtung 3 mit variabel einstellbarer Verzögerung, die das Taktsignal vom Receiver empfängt und um eine variable Zeitdauer T2 verzögert und an den Off-Chip-Treiber weitergibt.

Die DLL-Schaltung besitzt darüber hinaus eine zweite Verzögerungseinrichtung 6, die auf eine feste Sollverzögerungszeit eingestellt ist, die in etwa der Summe (T1f + T3f) aus der Verzögerung T1 des Receivers und der Verzögerung T3 des Off-Chip-Treibers entspricht. Aufgrund dieser zurückgeführten Referenzverzögerung in der zweiten Verzögerungseinrichtung ist die DLL in der Lage, die Taktsynchronisation durchzuführen. Das Ausgangssignal FBCLK der zweiten Verzögerungseinrichtung 6 wird dabei in einem Phasendetektor 5 bezüglich seiner Phase mit dem vom Receiver ausgegebenen Taktsignal CLK2DLL verglichen. Ergeben sich Differenzen bezüglich der Phasenlage zwischen den Signalen CLK2DLL und FBCLK, so gibt der Phasendetektor ein entsprechendes Ausgangssignal zur ersten Verzögerungseinrichtung ab, wodurch die Verzögerungszeit T2 so korrigiert wird, daß die Gleichung 1 erfüllt wird. In einem Zeitablaufdiagramm im unteren Teil der 3 ist dargestellt, wie zunächst die Signale FBCLK und CLK2DLL für die DLL zueinander ausgerichtet werden, wodurch sich dann später die Ausrichtung zwischen den Signalen CLK und DQS ergibt, die in der 3 unten ebenfalls durch eine senkrechte Linie dargestellt ist, die entsprechende Zustände der Taktsignale verbindet.

Die Qualität der Synchronisation bei diesen im Stand der Technik bekannten Taktsynchronisationsschaltungen hängt im wesentlichen von der Genauigkeit der festen Sollverzögerungszeit der zweiten Verzögerungseinrichtung ab. Eine relativ gute Synchronisation läßt sich erreichen, wenn als Verzögerungselemente in der zweiten Verzögerungseinrichtung einfach Kopien des Receivers und des Off-Chip-Treibers hintereinandergeschaltet werden. Allerdings ist diese Lösung deshalb nicht vorteilhaft, weil sie eine große Layout-Fläche in Anspruch nimmt und darüber hinaus einen hohen Strombedarf aufweist. Eine alternative Lösung mit geringem Stromverbrauch und Layoutflächenbedarf wäre eine Inverterkette, die allerdings den Nachteil besitzt, daß sich große Abhängigkeiten vom Halbleiterherstellungsprozeß und von Schwankungen der Spannungsversorgung ergeben, so daß auch diese Lösung nicht ideal ist.

Es gibt allerdings noch weitere gewichtige Nachteile bei den im Stand der Technik bekannten und oben beschriebenen Vorrichtungen zur Synchronisation von Taktsignalen. So bringen z.B. Schwankungen der Versorgungsspannung des Receivers oder des Off-Chip-Treibers zusätzliche Abweichungen in die Verzögerungszeiten dieser Bausteine ein. Am problematischsten ist jedoch die Tatsache, daß die Abhängigkeit der Zeitverzögerung T3 von der am Ausgang des SDRAM-Chips liegenden kapazitiven und/oder ohmschen Belastung, die je nach der jeweiligen Anwendung des Chips unterschiedlich sein kann, in der DLL-Regelschaltung nicht berücksichtigt werden kann. Auch unterschiedliche Kapselungen des Chips, die einen Einfluß auf die Verzögerungszeiten haben können, können keine Berücksichtigung finden.

Wie sich die beschriebenen Schwankungen der Verzögerungszeiten der einzelnen für die Bestimmung der sich gemäß der Gleichung 1 ergebenden Gesamtzeitverzögerung wichtigen Bausteine negativ auswirken können, ist in der 4 dargestellt, bei der das Datenhinweissignal (data strobe) DQS nicht mehr zum externen Taktsignal CLK ausgerichtet werden kann. Aufgrund der Schwankungen der Verzögerungszeiten entspricht die fest eingestellte Verzögerungszeit Tf der zweiten Verzögerungseinrichtung 8 nicht mehr der Summe der Verzögerungszeiten T1 und T3, die tatsächlich durch den Receiver bzw. den Off-Chip-Treiber eingebracht werden.

Durch solche zeitlichen Abweichungen wird das Zeitfenster zum Auslesen der Daten, das sogenannte „Datenauge" (data eye), das durch Überlappung entsprechender logischer Zustände von Datenhinweissignal und Datensignal entsteht, kleiner und unter Umständen wird eine zuverlässige Auslesung der Daten vom Speicherchip in das System unmöglich gemacht. Das wirkt sich insbesondere bei Speichern mit doppelter Datenrate (DDR) aus, bei denen ein Datenbit mit der ansteigenden Taktflanke und eines mit der abfallenden Taktflanke angesteuert wird.

Aus der US 5 939 913 A ist eine Vorrichtung zur Synchronisation von Taktsignalen bekannt, die zwei Phasenvergleichseinrichtungen aufweist.

Im Rückführzweig der ersten Phasenvergleichseinrichtung ist eine Verzögerungseinrichtung vorgesehen, die von der zweiten Phasenvergleichseinrichtung gesteuert wird.

In der US 6 538 957 B2 ist eine Taktsignal-Synchronisationseinrichtung beschrieben, bei welcher unmittelbar das Ausgangs-Taktsignal an der Last zum Synchronisieren erfasst wird.

Die Aufgabe der Erfindung besteht darin, neuartige Vorrichtungen zur Synchronisation von Taktsignalen zu schaffen, die die beschriebenen Nachteile bisheriger entsprechender Vorrichtungen zumindest teilweise beseitigen.

Diese Aufgabe wird zum einen gelöst durch eine Vorrichtung zur Synchronisation von Taktsignalen,
mit einer ersten Verzögerungseinrichtung mit variabel steuerbarer Verzögerungszeit, deren Eingang mit dem Ausgang einer eine erste Verzögerungszeit aufweisenden Eingangsschaltung verbunden ist, die ein erstes Taktsignal empfängt, wobei die erste Verzögerungseinrichtung an ihrem Ausgang ein zweites Taktsignal abgibt, das mit dem ersten Taktsignal synchronisiert werden soll,
einer zweiten Verzögerungseinrichtung, die einen festen Verzögerungszeitanteil, der in etwa der ersten Verzögerungszeit entspricht, und einen zusätzlichen variabel steuerbaren Verzögerungszeitanteil aufweist, und die an ihrem Eingang mit dem Ausgang der ersten Verzögerungseinrichtung verbunden ist,
einer ersten Phasenvergleichseinrichtung, deren erster Eingang mit dem Ausgang der Eingangsschaltung und deren zweiter Eingang mit dem Ausgang der zweiten Verzögerungseinrichtung verbunden ist und deren Ausgangssignal die Verzögerungszeit der ersten Verzögerungseinrichtung steuert,
einer Kopie der Eingangsschaltung, deren Eingang mit dem Ausgang der ersten Verzögerungseinrichtung verbunden ist und
einer zweiten Phasenvergleichseinrichtung gelöst, deren erster Eingang mit dem Ausgang der Eingangsschaltung verbunden ist und deren zweiter Eingang mit dem Ausgang der Kopie der Eingangsschaltung verbunden ist und deren Ausgangssignal den variablen Verzögerungszeitanteil der zweiten Verzögerungseinrichtung steuert.

Ferner wird diese Aufgabe gelöst durch eine Vorrichtung zur Synchronisation von Taktsignalen,
mit einer ersten Verzögerungseinrichtung mit variabel steuerbarer Verzögerungszeit, deren Eingang mit dem Ausgang einer eine erste Verzögerungszeit aufweisenden Eingangsschaltung verbunden ist, die ein erstes Taktsignal empfängt, wobei die erste Verzögerungseinrichtung an ihrem Ausgang ein zweites Taktsignal abgibt, das mit dem ersten Taktsignal synchronisiert werden soll,
einer zweiten Verzögerungseinrichtung, die einen festen Verzögerungszeitanteil, der in etwa der ersten Verzögerungszeit entspricht, und einen zusätzlichen variabel steuerbaren Verzögerungszeitanteil aufweist, und die an ihrem Eingang mit dem Ausgang der ersten Verzögerungseinrichtung verbunden ist,
einer ersten Phasenvergleichseinrichtung, deren erster Eingang mit dem Ausgang der Eingangsschaltung und deren zweiter Eingang mit dem Ausgang der zweiten Verzögerungseinrichtung verbunden ist und deren Ausgangssignal die Verzögerungszeit der ersten Verzögerungseinrichtung steuert,
einer Kopie der Eingangsschaltung, deren Eingang mit dem Ausgang der ersten Verzögerungseinrichtung verbunden ist und
einer zweiten Phasenvergleichseinrichtung gelöst, deren erster Eingang mit dem Ausgang der zweiten Verzögerungseinrichtung verbunden ist und deren zweiter Eingang mit dem Ausgang der Kopie der Eingangsschaltung verbunden ist und deren Ausgangssignal den variablen Verzögerungszeitanteil der zweiten Verzögerungseinrichtung steuert.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnung und der Beschreibung näher erläutert. In der Zeichnung zeigen:

1 Zeitablaufdiagramme der Eingangs- und Ausgangssignale eines im Stand der Technik bekannten SDRAM-Chips,

2 eine bei einem SDRAM-Chip verwendete im Stand der Technik bekannte Vorrichtung zur Synchronisation eines externen Taktsignals mit einem auf dem Chip erzeugten Taktsignal,

3 ein Blockschaltbild einer bei dem in der 2 dargestellten Chip verwendeten DLL-Schaltung,

4 Zeitdiagramme von Taktsignalen zur Erläuterung eines Zustands fehlender Synchronisation bei einer im Stand der Technik bekannten Synchronisationsschaltung,

5 ein Blockschaltbild einer ersten Ausführungsform einer ersten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen,

6 ein Blockschaltbild einer zweiten Ausführungsform der ersten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen,

7 ein Ausschnitt des in der 6 dargestellten Blockschaltbilds in zwei unterschiedlich vergrößerten Detailansichten,

8 ein Blockschaltbild einer ersten Ausführungsform einer zweiten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen,

9 ein Blockschaltbild einer zweiten Ausführungsform der zweiten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen,

10 Zeitdiagramme von Taktsignalen zur Erläuterung der Synchronisationsmethoden, die bei den in den 5-9 dargestellten Ausführungsformen der erfindungsgemäßen Vorrichtungen eingesetzt werden,

11 Diagramme zum Vergleich der in den 5-9 dargestellten beiden erfindungsgemäßen Vorrichtungen zur Synchronisation von Taktsignalen.

In der 5 ist ein Blockschaltbild einer ersten Ausführungsform einer ersten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen dargestellt. Diese Vorrichtung wird anhand einer Anwendung bei einem DDR-SDRAM-Chip erläutert, bei dem es darum geht, ein vom System vorgegebenes externes Taktsignal CLK mit einem auf dem DDR-SDRAM-Chip erzeugten und zum System abgegebenen Datenhinweissignal DQS zu synchronisieren, um das Auslesen von Daten aus dem DDR-SDRAM-Chip zu ermöglichen.
Der DDR-SDRAM-Chip empfängt von einem System, das z.B. aus einem Prozessor bestehen kann, ein externes Taktsignal CLK. Vorzugsweise kann bei Verwendung von differentiellen Takteingangssignalen auf der Eingangsseite des Speicherchips auch ein weiteres zu dem externen Taktsignal komplementäres Taktsignal BCLK empfangen werden. Zur Erzeugung eines Single-Ended-Taktsignals CLK2DLL auf dem Chip aus dem empfangenen differentiellen Taktsignal sind zwei sogenannte Receiver 1 und 2 vorgesehen, die jeweils die Signale CLK und BCLK empfangen und in ein Single-Ended-Taktsignal und ein dazu komplementäres Single-Ended-Taktsignal auf dem Chip umwandeln. Die Receiver, die im Stand der Technik bekannt sind, können z.B. aus Differenzverstärkern mit unsymmetrischem Ausgang bestehen, die unter anderem auch zur Pegelanpassung bei dem Empfang der Taktsignale dienen. Da die genaue Funktion der Receiver für die Beschreibung der vorliegenden Erfindung nicht von Bedeutung ist, wird hier nicht näher darauf eingegangen. Im folgenden wird darüber hinaus auch nur das nichtkomplementäre Taktsignal CLK und dessen weitere Entwicklung auf dem Chip betrachtet, da die Überlegungen zu dem komplementären Taktsignal BCLK analog gelten. Der Receiver ist nur ein Beispiel für eine beliebige Eingangsschaltung des Chips, die zum Empfang des externen Taktsignals dienen kann und eine bestimmte relativ feststehende Zeitverzögerung T1 dem Taktsignal CLK hinzufügt, so daß sich das Taktsignal CLK2DLL am Ausgang der Eingangsschaltung ergibt, das gegenüber dem Signal CLK um T1 verzögert ist.
Am Ausgang des DDR-SDRAM-Chips liegt wie bei der aus dem oben beschriebenen Stand der Technik bekannten Vorrichtung ein Off-Chip-Treiber 4, der eine weitere Verzögerungszeit T3 dem empfangenen Taktsignal hinzufügt. Am Ausgang des Off-Chip-Treibers 4 liegt eine kapazitive und/oder ohmsche Last, die abhängig von dem konkreten System ist, mit dem der Speicherchip verbunden werden soll. Auch der Off-Chip-Treiber 4 kann durch eine beliebige andere Ausgangsschaltung ersetzt werden, die die Weitergabe des Datenhinweissignals DQS zum System ermöglicht und darüber hinaus lediglich eine weitere Taktverzögerung T3 einbringt. Die Ausgangsschaltung ist aber für das Funktionieren der Erfindung nicht unbedingt erforderlich und kann wahlweise bei anderen Ausführungsformen auch weggelassen werden.
Die in der 5 dargestellte Ausführungsform der ersten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen umfaßt eine erste Verzögerungseinrichtung 3, eine zweite Verzögerungseinrichtung 8, einen ersten Phasendetektor 5, einen zweiten Phasendetektor 9 und eine Kopie 10 des Eingangsreceivers 1.
Die erste Verzögerungseinrichtung 3 weist eine variabel steuerbare Verzögerungszeit T2 auf. Der Eingang der ersten Verzögerungseinrichtung ist mit dem Ausgang der eine erste Verzögerungszeit T1 aufweisenden Eingangsschaltung 1, d.h. dem Receiver, verbunden. Die erste Verzögerungseinrichtung 3 ist an ihrem Ausgang mit dem Eingang des Off-Chip-Treibers 4 verbunden.
Die zweite Verzögerungseinrichtung 8 dient im wesentlichen dazu, den Receiver und den Off-Chip-Treiber bezüglich ihrer Zeitverzögerung zu simulieren. Die zweite Verzögerungseinrichtung 8 weist daher einen festen Verzögerungszeitanteil T1f auf, der in etwa der Summe aus der ersten Verzögerungszeit T1 des Receivers 1 und der weiteren Verzögerungszeit T3 entspricht, die der Off-Chip-Treiber 4 einbringt. Bei der oben beschriebenen Ausführungsform, bei der die Ausgangsschaltung 4 fehlt, würde der Verzögerungszeitanteil T1f lediglich in etwa der Verzögerungszeit T1 der Eingangsschaltung 1 entsprechen.
Die zweite Verzögerungseinrichtung 8 weist darüber hinaus einen zusätzlichen variabel steuerbaren Verzögerungszeitanteil auf. Der Eingang der zweiten Verzögerungseinrichtung 8 ist mit dem Ausgang der ersten Verzögerungseinrichtung 3 verbunden.
Der erste Eingang des ersten Phasendetektors 5 ist mit dem Ausgang der Eingangsschaltung 1 verbunden, während der zweite Eingang des ersten Phasendetektors 5 mit dem Ausgang der zweiten Verzögerungseinrichtung 3 verbunden ist. Der Ausgang des ersten Phasendetektors 5 ist mit dem Steuereingang der ersten Verzögerungseinrichtung 3 verbunden. Das vom ersten Phasendetektor abgegebene Ausgangssignal steuert die durch die erste Verzögerungseinrichtung 3 eingestellte variable Zeitverzögerung T2.
Eine Kopie 10 der Eingangsschaltung, d.h. des Receivers 1, ist zwischen den Ausgang des Off-Chip-Treibers 4 und einen Eingang des zweiten Phasendetektors 9 geschaltet. Die Kopie des Receivers 1 entspricht genau dem Receiver 1 und ist unter den gleichen Prozeßbedingungen und mit den gleichen Layoutparametern hergestellt worden. Sie wird darüber hinaus mit der Versorgung des Receivers 1 betrieben. Daher besitzt die Kopie 10 die gleiche Zeitverzögerung T1 wie der Receiver 1.
Bei der oben beschriebenen Ausführungsform, die ohne die Ausgangsschaltung 4 auskommt, wäre die Kopie 10 der Eingangsschaltung direkt zwischen den Ausgang der ersten Verzögerungseinrichtung 3 und den einen Eingang des zweiten Phasendetektors 9 geschaltet.
Der andere Eingang des zweiten Phasendetektors 9 ist mit dem Ausgang der Eingangsschaltung 1 verbunden und das Ausgangssignal des zweiten Phasendetektors 9 steuert den variablen Verzögerungszeitanteil der zweiten Verzögerungseinrichtung 8.
Gegenüber der oben beschriebenen bekannten und in den 2 und 3 dargestellten Lösung aus dem Stand der Technik bestehen hier die wesentlichen Unterschiede bei der in der 5 dargestellten erfindungsgemäßen Lösung in:

– der Verwendung einer exakten Kopie der Eingangsschaltung,
– dem Einsatz eines zweiten Phasendetektors, der ein von der Eingangsschaltung stammendes Taktsignal CLK2DLL mit einem vom Ausgang des Off-Chip-Treibers abgeleitetes und über die Kopie der Eingangsschaltung geführtes Taktsignal CLK2DLL' vergleicht und ein Steuersignal abgibt,
– einer veränderten zweiten Verzögerungseinrichtung, die einen variablen Verzögerungszeitanteil aufweist, der sich über das Steuersignal des zweiten Phasendetektors steuern läst.

Hierdurch wird neben der ersten Regelungsschleife, die aus der DLL (3, 5, 8) besteht, eine weitere Regelungsschleife (1, 8, 9, 10) eingeführt, durch die eine genauere Synchronisation zwischen den Eingangstaktsignal CLK und dem Datenhinweissignal DQS ermöglicht wird.
Ein wesentlicher Vorteil dieser Lösung gegenüber bisherigen Lösungen besteht dabei darin, daß der Einfluß einer vom Anwender gewählten kapazitiven und/oder ohmschen Last auf die Verzögerungszeit, die durch die Verzögerungszeitkette und insbesondere den Off-Chip-Treiber eingebracht wird, berücksichtigt werden kann. Das ist insbesondere für die Hersteller von Speicherchips wie DDR-SDRAM-Speicherchips von Vorteil, da bei Auslieferung des Chips in der Regel nicht bekannt ist, mit welcher ohmschen und/oder kapazitiven Last am Ausgang ein Kunde, der den Speicherchip erwirbt, später arbeiten wird. Darüber hinaus werden bei dieser Lösung aber auch Schwankungen der Versorgungsspannung des Receivers 1 und des Off-Chip-Treibers 4 und deren Einflüsse auf die Verzögerungszeiten T1 und T3 berücksichtigt, da diese durch die zweite Regelungsschleife korrigiert werden können, indem die Verzögerungszeit Tf der zweiten Verzögerungseinrichtung entsprechend nachjustiert wird.
Die in der 5 dargestellte Vorrichtung funktioniert dabei so, daß zunächst der durch die DLL (3, 5, 8) vorgegebene Regelungskreis eingeregelt wird, ohne daß die Zeit Tf durch den zweiten Reglungskreis (1, 9, 10, 8) nachgeregelt wird.
Ist die DLL einmal eingeregelt, werden durch den zweiten Regelungskreis die durch die Eingangsschaltung 1 eingebrachte Verzögerungszeit T1 (CLK2DLL) mit der durch die Kette aus der Eingangsschaltung 1 (Receiver), der zweiten Verzögerungseinrichtung 2, der Ausgangsschaltung 3 (Off-Chip-Treiber) und der Kopie 10 der Eingangsschaltung (Receiverkopie) definierten Verzögerungszeit (CLK2DLL') über einen Phasenvergleich verglichen, was in der 11a und 11b dargestellt ist. Werden Phasenverschiebungen zwischen CLK2DLL und CLK2DLL' festgestellt, die z.B. durch Änderungen der Versorgungsspannung des Receivers oder Änderungen der Last eingebracht werden können, so wird die Zeit Tf der zweiten Verzögerungseinrichtung korrigiert, so daß dann in einem weiteren Schritt allmählich über die DLL auch die Verzögerungszeit T2 auf einen neuen besseren Wert eingestellt wird, um die Synchronisation zwischen CLK- und DQS-Taktsignalen wieder herzustellen.
Gegenüber bisherigen Systemen läßt sich mit der in der 5a dargestellten Vorrichtung so eine bessere und genauere Synchronisation zwischen dem externen Taktsignal CLK und dem Datenhinweis-Taktsignal DQS erreichen, wodurch insbesondere bei DDR-SDRAMs ein genaueres Auslesen der Daten ermöglicht wird, da das „Datenauge" vergrößert wird.
In der 10 sind anschaulich sämtliche in der 5 vorkommenden Taktsignale CLK, CLK2DLL, DCLK, DQS und CLK2DLL' in ihrem zeitlichen Verlauf vergleichend dargestellt, wobei durch die senkrechte zweite und dritte Linie (von links gesehen) die beiden Regelungsschritte der in der 5 dargestellten Lösung dargestellt sind. Dabei erfolgt zunächst – angezeigt durch die zweite senkrechte Linie von links – eine Ausrichtung für die DLL und in einem zweiten Schritt die Ausrichtung über die Rückführung – angezeigt durch die dritte senkrechte Linie von links.
Ein kleiner Nachteil bei der in der 5 dargestellten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen besteht allerdings darin, daß eine genaue Synchronisationsregelung über die zwei miteinander verbundenen Reglungskreise nur während des tatsächlichen Auslesens von Daten aus dem DDR-SDRAM möglich ist, da während der Zeit, in der keine Daten ausgelesen werden, Einflüsse der mit dem Ausgang des Speicherchips verbundenen kapazitiven und/oder ohmschen Last nicht berücksichtigt werden können. Das bedeutet aber, daß unmittelbar dann, wenn ein Auslesebefehl vom System zum Speicherchip gegeben wird, zunächst nur eine relativ schlechte Synchronisation zwischen den Taktsignalen vorliegen kann, die sich allerdings dann „schlagartig" verbessert, wenn die Regelungsschleifen während des beginnenden Auslesens einige Zeit „gelaufen" sind und den Einfluß der nun sich beim Auslesen am Ausgang des Speicherchips sich ergebenden kapazitiven und/oder ohmschen Last bei der Synchronisation mitberücksichtigen konnten.
Dieser Effekt könnte z.B. dadurch eliminiert werden, daß zwischen den Auslesebefehl und das tatsächliche Auslesen von Daten standardmäßig eine geringe „Totzeit" geschaltet wird, während der noch nicht mit dem Auslesen der Daten begonnen wird, um dem Regelungssystem genügend Zeit zu geben, sich auf die veränderten Lastbedingungen einzuregeln und eine gute Synchronisation zu erreichen.
In der 6 ist darüber hinaus ein Blockschaltbild einer zweiten Ausführungsform der ersten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen dargestellt, die diesen negativen Effekt, der sich durch die Nichtberücksichtigung der Last vor dem Auslesen ergibt, vermindert. Da die in der 6 dargestellte Vorrichtung zur Synchronisation von Taktsignalen nur sehr gering von der in der 5 dargestellten oben beschriebenen Vorrichtung abweicht, werden im folgenden nur die Unterschiede zwischen den beiden Vorrichtungen beschrieben werden.
Es wird dabei angenommen, daß der Off-Chip-Treiber 4, d.h. die Ausgangsschaltung, aus mehreren Schaltungsstufen, z.B. mehreren Stufen eines Verstärkers, besteht. Der Eingang der Kopie 10 der Eingangsschaltung (Receiver 1) wird nun nicht mit dem Ausgang des Off-Chip-Treibers (wie in der 5), sondern mit dem Ausgang der vorletzten Schaltungsstufe des Off-Chip-Treibers 4 verbunden, was in der 7a und detaillierter in der 7b dargestellt ist. Dabei wird allerdings noch zwischen den Ausgang der vorletzten Schaltungsstufe des Off-Chip-Treibers 4 und den Eingang der Kopie 10 der Eingangsschaltung eine exakte Kopie der letzten Stufe des Off-Chip-Treibers geschaltet, um auch in der zweiten Regelungsschleife den Zeitverzögerungsanteil von T3 zu berücksichtigen, der durch die letzte Schaltungsstufe des Off-Chip-Treibers 4 eingebracht wird. Die in der 7b dargestellte vorletzte Schaltungsstufe des Off-Chip-Treibers 7b besteht dabei aus einem P-Treiber und einem N-Treiber, während die letzte Schaltungsstufe aus zwei MOS-FETs besteht, die durch die vorletzte Schaltungsstufe angesteuert werden. Zwischen den Ausgang der vorletzten Schaltungsstufe des Off-Chip-Treibers und den Eingang der Kopie des Receivers 1 ist dabei – wie in der 7b zu erkennen ist – eine Kopie der letzten Stufe des Off-Chip-Treibers 4 geschaltet worden.
Ein Nachteil der in der 6 dargestellten Ausführungsform der Erfindung besteht darin, daß nun die zeitlich relevanten Einflüsse der kapazitiven (siehe C1 in der 7b) und/oder ohmschen Lasten, die am Ausgang des Speicherchips hängen und die Verzögerungszeit T3 des Off-Chip-Treibers beeinflussen, nicht mehr in der Regelung berücksichtigt werden können. Der Vorteil besteht darin, daß die Schaltung auch dann, wenn nicht aus dem Speicherchip ausgelesen wird, eine gute Synchronisation zwischen Eingangstaktsignal CLK und Datenhinweissignal DQS ermöglicht, d.h. insbesondere auch, daß keine Totzeiten nach dem Auslesebefehl zu berücksichtigen sind. Gegenüber bisherigen und im Stand der Technik bekannten Synchronisationsschaltungen besteht aber ein großer Vorteil immer noch darin, daß neben Einflüssen auf den Receiver 1 auch Einflüsse z.B. von der Versorgungsspannung auf den Off-Chip-Treiber auf die Verzögerungszeit T3 und damit auf die Synchronisation berücksichtigt und korrigiert werden können, um eine bessere Synchronisation zwischen dem Eingangstaktsignal CLK und dem Datenhinweissignal DQS zu erreichen.
In der 8 ist ein Blockschaltbild einer ersten Ausführungsform einer zweiten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen dargestellt.
Da die zweite erfindungsgemäße Vorrichtung zur Synchronisation von Taktsignalen gegenüber der in der 5 dargestellten und oben beschriebenen Vorrichtung zur Synchronisation von Taktsignalen nur geringe Unterschiede aufweist, werden im folgenden nur diese Unterschiede beschrieben werden.
Der einzige Unterschied besteht hier darin, daß das eine Eingangssignal des zweiten Phasendetektors 9 nicht (wie in der 5 (= CLK2DLL)) von dem Ausgang der Eingangsschaltung 1 abgeleitet wird, sondern von dem Ausgang der zweiten Verzögerungseinrichtung 8 abgeleitet wird. Das abgeleitete Signal ist in der 8 mit FBCLK bezeichnet. Das andere Eingangssignal des Phasendetektors 9 wird auch hier von dem Ausgang der Kopie der Eingangsschaltung geliefert.
Hierdurch läßt sich eine andere Form der zweiten Regelungsschleife realisieren, was in der 11c anschaulich dargestellt ist. Der zweite Phasendetektor 9 vergleicht nun einmal das von dem Ausgang der ersten Verzögerungseinrichtung 3 stammende Signal DCLK nach Verzögerung durch die zweite Verzögerungseinrichtung 8 (d.h. um den Sollwert (T1f + T3f) verzögert mit dem Signal DCLK nach Verzögerung durch den Off-Chip-Treiber 4 und die Kopie 10 des Receivers, d.h. um T3 + T1 verzögert. Auch durch diese Vergleich können daher Abweichungen korrigiert werden, die zwischen der durch die zweite Verzögerungseinrichtung eingestellten simulierten Summe aus T1f und T3f und den tatsächlichen Verzögerungszeiten T1 (Receiver) und T3 (Off-Chip-Treiber) bestehen und z.B. durch Einflüsse der Versorgungsspannung oder der Last am Ausgang des Speicherchips bedingt sein können. Auch bei der in der 8 dargestellten Vorrichtung kann die Ausgangsschaltung 4 wahlweise weggelassen werden.
Bei der in der 8 dargestellten Lösung erfolgt die Regelung in der DLL und gleichzeitig die durch die Elemente 8 und 9 eingebrachte Rückführungsregelung.
In der 10 sind anschaulich sämtliche in der 6 vorkommenden Taktsignale CLK, DCLK, DQS, CLK2DLL' und FBCLK in ihrem zeitlichen Verlauf vergleichend dargestellt, wobei durch die senkrechte zweite und vierte Linie (von links gesehen) die beiden Regelungsschritte der in der 8 dargestellten Lösung dargestellt sind. Dabei erfolgt – angezeigt durch die zweite senkrechte Linie von links – eine Ausrichtung für die DLL und parallel dazu die Ausrichtung über die Rückführung – angezeigt durch die vierte senkrechte Linie von links.
In der 9 ist ein Blockschaltbild einer zweiten Ausführungsform der zweiten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen dargestellt. Bei dieser Lösung wurden an der in der 8 dargestellten Ausführungsform lediglich die gleichen Änderungen vorgenommen, die im Zusammenhang mit der 6 bereits als Änderungen der in der 5 beschriebenen Lösung beschrieben wurden. Daher wird im folgenden nicht näher auf diese Ausführungsform eingegangen.
Die oben beschriebene erste erfindungsgemäße Vorrichtung zur Synchronisation von Taktsignalen, die im Zusammenhang mit den 5 und 6 beschrieben wurde, weist gegenüber der zweiten erfindungsgemäßen Vorrichtung zur Synchronisation von Taktsignalen, die im Zusammenhang mit den 8 und 9 beschrieben wurde, einige kleine Nachteile auf, die die zweite Vorrichtung als bevorzugt erscheinen lassen können. So besteht ein Nachteil darin, daß hier die DLL und insbesondere deren zweite Verzögerungseinrichtung innerhalb der Verzögerungskette (siehe 11a) liegt, die das Signal CLK2DLL' bestimmt. Durch die DLL (insbesondere durch Änderungen der variablen Verzögerungszeit der Zweiten Verzögerungseinrichtung) und Jitter des Systemtakts wird nämlich Jitter eingebracht, der die Stabilität der Regelungsschaltung negativ beeinflussen kann, da dieser Jitter nicht auch das Signal CLK2DLL beeinflußt. Ein zweites Problem stellt die Latenzzeit dar, die zwischen den beiden vom zweiten Phasendetektor 9 verglichenen Taktsignalen CLK2DLL und CLK2DLL' auftritt, wodurch ein unterschiedliches Ausmaß an Jitter durch das externe Taktsignal eingebracht werden kann.
Ein besonderer Vorteil der in den 8 und 9 dargestellten "erfindungsgemäßen Vorrichtungen besteht darin, daß die beim Phasenvergleich in der zweiten Regelschleife verwendeten Signale beide vom Signal DCLK abgeleitet und so beide den gleichen Jitter-Einflüssen ausgesetzt sind und nicht wie bei den in den 5 und 6 dargestellten Vorrichtungen ein unterschiedlicher Einfluß auf die beiden in der zweiten Regelschleife am PD9 phasenmäßig verglichenen Signale ausgeübt wird.
Die erfindungsgemäßen Vorrichtungen können natürlich auch bei anderen als den beschriebenen Anwendungen (hier Speicherchips) und Schaltungen eingesetzt werden, bei denen es um die Synchronisierung von Taktsignalen geht.
Darüber hinaus können statt der beschriebenen Phasendetektoren auch andere Phasenvergleichseinrichtungen verwendet werden, die einen Phasenvergleich ermöglichen.

1: erster Receiver
2: zweiter Receiver
3: erste Verzögerungseinrichtung
4: Off-Chip-Treiber
5: erster Phasendetektor
6: Verzögerungseinrichtung einer klassischen DLL
7: DLL-Schaltung
8: zweite Verzögerungseinrichtung
9: zweiter Phasendetektor
10: Kopie des ersten Receivers
BCLK: vom System vorgegebenes komplementäres Taktsignal
BCLKA: verzögertes vom System vorgegebenes komplementäres Taktsignal
BDQS: komplementäres Datenhinweissignal
Cl: kapazitive Ausgangslast
CLK: vom System vorgegebenes Taktsignal
CLK2DLL: durch den Receiver verzögertes externes Taktsignal
CLK2DLL': Ausgangssignal der Kopie des Receivers
DCLK: von der DLL ausgegebenes verzögertes Taktsignal
DLL: Delay-Locked-Loop-Schaltung
DQ: Datensignal
DQS: Datenhinweissignal (data strobe)
DQS': Ausgangssignal der letzten Schaltungsstufe der Ausgangsschaltung
DQS'': Ausgangssignal der Kopie der letzten Schaltungsstufe der Ausgangsschaltung
FBCLK: Ausgangssignal der zweiten Verzögerungseinrichtung
OCD: Off-Chip-Treiber
RCV: Receiver
T1: Verzögerungszeit der Eingangsschaltung
T1f: der Verzögerungszeit der Eingangsschaltung in etwa entsprechender Anteil an der festen Verzögerungszeit der zweiten Verzögerungseinrichtung
T2: variabel einstellbare Verzögerungszeit der DLL-Schaltung
T3: Verzögerungszeit des Off-Chip-Treibers
T3f: der Verzögerungszeit der Ausgangsschaltung in etwa entsprechender Anteil an der festen Verzögerungszeit der zweiten Verzögerungseinrichtung
Tf: Verzögerungszeit der zweiten Verzögerungseinrichtung
Tp: Taktperiode

Claims

Vorrichtung zur Synchronisation von Taktsignalen, mit einer ersten Verzögerungseinrichtung (3) mit variabel steuerbarer Verzögerungszeit (T2), deren Eingang mit dem Ausgang einer eine erste Verzögerungszeit (T1) aufweisenden Eingangsschaltung (1) verbunden ist, die ein erstes Taktsignal (CLK) empfängt, wobei die erste Verzögerungseinrichtung (3) an ihrem Ausgang ein zweites Taktsignal (DQS) abgibt, das mit dem ersten Taktsignal (CLK) synchronisiert werden soll, einer zweiten Verzögerungseinrichtung (8), die einen festen Verzögerungszeitanteil (T1f), der in etwa der ersten Verzögerungszeit (T1) entspricht, und einen zusätzlichen variabel steuerbaren Verzögerungszeitanteil aufweist, und die an ihrem Eingang mit dem Ausgang der ersten Verzögerungseinrichtung (3) verbunden ist, einer ersten Phasenvergleichseinrichtung (5), deren erster Eingang mit dem Ausgang der Eingangsschaltung (1) und deren zweiter Eingang mit dem Ausgang der zweiten Verzögerungseinrichtung (3) verbunden ist und deren Ausgangssignal die Verzögerungszeit (T2) der ersten Verzögerungseinrichtung (3) steuert, einer Kopie (10) der Eingangsschaltung, deren Eingang mit dem Ausgang der ersten Verzögerungseinrichtung (3) verbunden ist und einer zweiten Phasenvergleichseinrichtung (9), deren erster Eingang mit dem Ausgang der Eingangsschaltung (1) verbunden ist und deren zweiter Eingang mit dem Ausgang der Kopie (10) der Eingangsschaltung verbunden ist und deren Ausgangssignal den variablen Verzögerungszeitanteil der zweiten Verzögerungseinrichtung (8) steuert.
Vorrichtung nach Anspruch 1, die darüber hinaus eine weitere Verzögerungszeit (T3) aufweisende Ausgangsschaltung (4) umfaßt, die zwischen den Ausgang der ersten Verzögerungseinrichtung (3) und den Eingang der Kopie (10) der Eingangsschaltung geschaltet ist und an ihrem Ausgang das zweite Taktsignal (DQS) abgibt, das mit dem ersten Taktsignal (CLK) synchronisiert werden soll, wobei der feste Verzögerungszeitanteil (T1f + T3f) der zweiten Verzögerungseinrichtung (8) in diesem Fall in etwa der Summe aus der ersten Verzögerungszeit (T1) und der weiteren Verzögerungszeit (T3) entspricht.
Vorrichtung nach Anspruch 1 oder 2, bei der der Ausgang, an dem das zweite Taktsignal (DQS) erzeugt wird, mit einer ohmschen und/oder kapazitiven Last verbunden ist.
Vorrichtung nach Anspruch 1, die darüber hinaus eine weitere Verzögerungszeit (T3) aufweisende Ausgangsschaltung (4) umfaßt, die aus einer oder mehreren ersten Schaltungsstufen und einer letzten Schaltungsstufe besteht, die an ihrem Ausgang das zweite Taktsignal (DQS) abgibt und mit einer Last verbunden ist, wobei die mehreren ersten Schaltungsstufen zwischen den Ausgang der ersten Verzögerungseinrichtung (3) und – unter Zwischenschaltung einer Kopie der letzten Schaltungsstufe – den Eingang der Kopie (10) der Eingangsschaltung geschaltet sind, wobei der feste Verzögerungszeitanteil (T1f + T3f) der zweiten Verzögerungseinrichtung (8) in diesem Fall in etwa der Summe aus der ersten Verzögerungszeit (T1) und der weiteren Verzögerungszeit (T3) entspricht.
Vorrichtung nach einem der vorhergehenden Ansprüche, die in Form einer integrierten Schaltung (Chip) ausgebildet ist.
Vorrichtung nach Anspruch 5, bei der das erste Taktsignal (CLK) von einem mit dem Chip verbundenen Baustein stammt.
Vorrichtung nach Anspruch 6, bei der das zweite Taktsignal (DQS) vom Chip an den Baustein abgegeben wird.
Vorrichtung nach einem der Ansprüche 2 bis 7, bei der die Ausgangsschaltung aus einem Off-Chip-Treiber (4) besteht.
Vorrichtung nach einem der vorhergehenden Ansprüche, bei der die Eingangsschaltung aus einem Receiver (1) besteht.
Vorrichtung nach Anspruch 9, bei der der Receiver aus einem Differenzverstärker besteht.
Vorrichtung nach einem der vorhergehenden Ansprüche, bei der die erste Phasenvergleichseinrichtung (5) und die zweite Phasenvergleichseinrichtung (9) jeweils aus einem Phasendetektor bestehen.
Halbleiterspeicher mit einer Vorrichtung nach einem der Ansprüche 2 bis 11.
Halbleiterspeicher nach Anspruch 12, der ein DDR-SDRAM ist.
Vorrichtung zur Synchronisation von Taktsignalen, mit einer ersten Verzögerungseinrichtung (3) mit variabel steuerbarer Verzögerungszeit (T2), deren Eingang mit dem Ausgang einer eine erste Verzögerungszeit (T1) aufweisenden Eingangsschaltung verbunden ist, die ein erstes Taktsignal (CLK) empfängt, wobei die erste Verzögerungseinrichtung (3) an ihrem Ausgang ein zweites Taktsignal (DQS) abgibt, das mit dem ersten Taktsignal (CLK) synchronisiert werden soll, einer zweiten Verzögerungseinrichtung (8), die einen festen Verzögerungszeitanteil (T1f), der in etwa der ersten Verzögerungszeit (T1) entspricht, und einen zusätzlichen variabel steuerbaren Verzögerungszeitanteil aufweist, und die an ihrem Eingang mit dem Ausgang der ersten Verzögerungseinrichtung (3) verbunden ist, einer ersten Phasenvergleichseinrichtung (5), deren erster Eingang mit dem Ausgang der Eingangsschaltung (1) und deren zweiter Eingang mit dem Ausgang der zweiten Verzögerungseinrichtung (3) verbunden ist und deren Ausgangssignal die Verzögerungszeit (T2) der ersten Verzögerungseinrichtung (3) steuert, einer Kopie (10) der Eingangsschaltung, deren Eingang mit dem Ausgang der ersten Verzögerungseinrichtung (3) verbunden ist und einer zweiten Phasenvergleichseinrichtung (9), deren erster Eingang mit dem Ausgang der zweiten Verzögerungseinrichtung (8) verbunden ist und deren zweiter Eingang mit dem Ausgang der Kopie (10) der Eingangsschaltung verbunden ist und deren Ausgangssignal den variablen Verzögerungszeitanteil der zweiten Verzögerungseinrichtung (8) steuert.
Vorrichtung nach Anspruch 14, die darüber hinaus eine weitere Verzögerungszeit (T3) aufweisende Ausgangsschaltung (4) umfaßt, die zwischen den Ausgang der ersten Verzögerungseinrichtung (3) und den Eingang der Kopie (10) der Eingangsschaltung geschaltet ist und an ihrem Ausgang das zweite Taktsignal (DQS) abgibt, das mit dem ersten Taktsignal (CLK) synchronisiert werden soll, wobei der feste Verzögerungszeitanteil (T1f + T3f) der zweiten Verzögerungseinrichtung (8) in diesem Fall in etwa der Summe aus der ersten Verzögerungszeit (T1) und der weiteren Verzögerungszeit (T3) entspricht.
Vorrichtung nach Anspruch 14 oder 15, bei der der Ausgang, an dem das zweite Taktsignal (DQS) erzeugt wird, mit einer ohmschen und/oder kapazitiven Last verbunden ist.
Vorrichtung nach Anspruch 14, die darüber hinaus eine weitere Verzögerungszeit (T3) aufweisende Ausgangsschaltung (4) umfaßt, die aus einer oder mehreren ersten Schaltungsstufen und einer letzten Schaltungsstufe besteht, die an ihrem Ausgang das zweite Taktsignal (DQS) abgibt und mit einer Last verbunden ist, wobei die mehreren ersten Schaltungsstufen zwischen den Ausgang der ersten Verzögerungseinrichtung (3) und – unter Zwischenschaltung einer Kopie der letzten Schaltungsstufe – den Eingang der Kopie (10) der Eingangsschaltung geschaltet sind, wobei der feste Verzögerungszeitanteil (T1f + T3f) der zweiten Verzögerungseinrichtung (8) in diesem Fall in etwa der Summe aus der ersten Verzögerungszeit (T1) und der weiteren Verzögerungszeit (T3) entspricht.
Vorrichtung nach einem der Ansprüche 14 bis 17, die in Form einer integrierten Schaltung (Chip) ausgebildet ist.
Vorrichtung nach Anspruch 18, bei der das erste Taktsignal (CLK) von einem mit dem Chip verbundenen Baustein stammt.
Vorrichtung nach Anspruch 19, bei der das zweite Taktsignal (DQS) vom Chip an den Baustein abgegeben wird.
Vorrichtung nach einem der Ansprüche 15 bis 20, bei der die Ausgangsschaltung aus einem Off-Chip-Treiber (4) besteht.
Vorrichtung nach einem der Ansprüche 14 bis 21, bei der die Eingangsschaltung aus einem Receiver (1) besteht.
Vorrichtung nach Anspruch 22, bei der der Receiver aus einem Differenzverstärker besteht.
Vorrichtung nach einem der Ansprüche 14 bis 23, bei der die erste Phasenvergleichseinrichtung (5) und die zweite Phasenvergleichseinrichtung (9) jeweils aus einem Phasendetektor bestehen.
Halbleiterspeicher mit einer Vorrichtung nach einem der Ansprüche 14 bis 24.
Halbleiterspeicher nach Anspruch 25, der ein DDR-SDRAM ist.