DE102005027452A1

DE102005027452A1 - Digitaler Tastverhältniskorrektor

Info

Publication number: DE102005027452A1
Application number: DE102005027452A
Authority: DE
Inventors: Joonho Kim; Jung Pill Kim; Alessandro Minzoni
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-06-30
Filing date: 2005-06-14
Publication date: 2006-01-26
Anticipated expiration: 2025-06-15
Also published as: US20060001462A1; US7187221B2; DE102005027452B4; CN1790546A

Abstract

Ein Verfahren zum Einstellen der relativen Phasen zweier Signale umfasst ein Empfangen eines ersten und eines zweiten Signals, die z. B. von einem Differenztaktsignal hergeleitet sein könnten. Ein Tastverhältnisfehler zwischen dem ersten Signal und dem zweiten Signal wird durch ein Vergleichen einer Phasenkomponente des ersten Signals mit einer Phasenkomponente des zweiten Signals erfasst. Dieser Tastverhältnisfehler kann dann durch ein Verzögern des zweiten Signals um eine Menge, basierend auf einem Ergebnis, das aus dem Vergleichen hergeleitet wird, korrigiert werden.

Description

Die vorliegende Erfindung bezieht sich allgemein auf elektronische Schaltungen und insbesondere auf ein System und ein Verfahren für einen digitalen Tastverhältniskorrektor.

Halbleiter werden allgemein in integrierten Schaltungen für einen breiten Bereich elektronischer Anwendungen, die als Beispiele Radios, Fernseher, Mobiltelefone und Personal-Rechenvorrichtungen umfassen, verwendet. Über die Jahre der Entwicklung integrierter Schaltungen wurden die zum Bilden der integrierten Schaltungselemente, wie z. B. Transistoren und Dioden, verwendeten Strukturen kontinuierlich größenmäßig reduziert, um eine Produktion von immer komplexeren Vorrichtungen in kleinen Größen, mit verbesserter Leistung und geringen Kosten zu ermöglichen. Ein Beispiel einer stark integrierten Halbleitervorrichtung ist eine dynamische Direktzugriffsspeicher- (DRAM-) Vorrichtung, in der eine große Anzahl von Transistoren konfiguriert ist, um eine wesentliche Menge digitaler Informationen in einer sehr kompakten Größe mit relativ geringen Kosten zu speichern.

Ein Typ von DRAM ist ein Doppeldatenraten- (DDR-) Synchron-Dynamik-Direktzugriffsspeicher (-SDRAM). Doppeldatenratenspeicher verwenden ein Differenztaktsignal, das über zwei Leitungen getragen wird, wobei jede Leitung ein Komplement der anderen Leitung trägt. Ausgangsdaten aus dem Speicher werden mit der ansteigenden und der abfallenden Flanke beider Taktleitungen ausgerichtet. Deshalb beeinflusst das Tastverhältnis des Differenztakts direkt das Ausgangsdatenfenster.

1 zeigt ein Zeitdiagramm des Ausgangsdatenfensters verglichen mit dem Differenztakt. Wie in der Figur ange merkt ist, umfasst der Differenztakt zwei komplementäre Komponenten, die CLK und bCLK (manchmal „Taktbalken" genannt) bezeichnet sind. Die Ausgangsdaten sind DATA_OUT genannt. Das Diagramm zeigt drei Zeitperioden: tCK ist die Zykluszeit von CLK und bCLK; tDT ist die Zeit von der ansteigenden Flanke von CLK zu der ansteigenden Flanke von bCLK und tbDT ist die Zeit von der ansteigenden Flanke von bCLK zu der ansteigenden Flanke von CLK. Aus diesen Zeitperioden können zwei Tastverhältnisse berechnet werden. Insbesondere kann das Tastverhältnis von CLK als tDT/tCK berechnet werden und das Tastverhältnis von bCLK kann als tbDT/tCK berechnet werden.

Das Tastverhältnis des Differenztakts, der CLK und bCLK umfasst, ist kritisch gegenüber der Aufbau-/Haltezeit der Vorrichtung, die die Daten empfängt. Im Allgemeinen kann der Differenztakt, der an einen DRAM geliefert wird, während dieser wünschenswerterweise ein 50%-Tastverhältnis aufweist, einen bestimmten Bereich einer Tastverhältnisverzerrung für die Datenschnittstelle aufweisen. Mit höher werdender Taktfrequenz (d. h. wenn tCK kleiner wird) wird die Tastverhältnisverzerrung kritischer. Folglich umfasst eine High-End-Speichervorrichtung einen chipinternen Tastverhältniskorrektor (DCC).

Eine Anzahl analoger DCCs wurde für schnell arbeitende Chips, wie z. B. Mikroprozessoren und Graphikspeicher, entwickelt. Ein analoger DCC jedoch ist nicht für Kommoditätsspeicherchips geeignet, da es sehr schwer ist, während des Leistungssparmodus einen Leistungsverbrauch einzusparen. Im Allgemeinen verwendet ein analoger DCC die Differenz angesammelter Ladungen zwischen den beiden Taktleitungen. Leider ist es sehr schwierig, die angesammelten Ladungen für eine lange Zeit ohne Aktualisierung zu halten. Deshalb sollte, selbst wenn ein Speicherchip in einem Leistungssparmodus ist, der Takt an den DCC geliefert werden, um die angesammelten Ladungen zu halten. Dies bedeutet, dass weder die Taktpuffer bzw. -zwischenspeicher noch der DCC während des Leistungssparmodus deaktiviert werden können. Folglich verbraucht der Chip dauerhaft selbst während des Leistungssparmodus Leistung.

Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren, eine digitale Takteinstellvorrichtung, eine Phaseneinstellschaltung, eine synchrone dynamische Doppeldatenraten-Direktzugriffsspeichervorrichtung oder eine Zeitgebungsschaltung mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1, 9 oder 17, eine digitale Takteinstellvorrichtung gemäß Anspruch 18, eine Phaseneinstellschaltung gemäß Anspruch 22, eine synchrone dynamische Doppeldatenraten-Direktzugriffsspeichervorrichtung gemäß Anspruch 29 oder eine Zeitgebungsschaltung gemäß Anspruch 33 gelöst.

Durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, die einen digitalen Tastverhältniskorrektor bereitstellt, werden diese und andere Probleme allgemein gelöst oder umgangen und technische Vorteile allgemein erzielt. Das bevorzugte Ausführungsbeispiel dieser Erfindung verwendet Digitalschaltungen, um Tastverhältnisse zweier Takte (z. B. von Komponenten eines Differenztakts hergeleitet) zu vergleichen und zu korrigieren. Digitalinformationen zur Korrektur einer Tastverhältnisverzerrung sind in einem Register gespeichert. Als ein Ergebnis werden die Takte während Leistungssparmodi nicht benötigt. Folglich kann der Leistungsverbrauch des Chips reduziert werden.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfasst ein Verfahren zum Einstellen der relativen Phasen zweier Signale ein Empfangen eines ersten und eines zweiten Signals, die z. B. von einem Differenztaktsignal hergeleitet sein könnten. Ein Tastverhältnisfehler zwischen dem ersten Signal und dem zweiten Signal wird durch ein Vergleichen einer Phasenkomponente des ersten Signals mit einer Phasenkomponente des zweiten Signals er fasst. Dieser Tastverhältnisfehler kann dann durch ein Verzögern des zweiten Signals um eine Menge, die auf einem aus dem Vergleichen hergeleiteten Ergebnis basiert, korrigiert werden.

Gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist das zweite Signal ein Komplement des ersten Signals. Ein Verzögern des ersten Signals um eine erste Verzögerungsmenge erzeugt eine verzögerte Version des ersten Signals. Die erste Verzögerungsmenge wird so bestimmt, dass eine Flanke der verzögerten Version des ersten Signals mit einer Flanke des zweiten Signals ausgerichtet ist. Ein Verzögern des zweiten Signals um die erste Verzögerungsmenge kann auch eine verzögerte Version des zweiten Signals erzeugen. Ein Tastverhältnis des ersten und des zweiten Signals kann durch ein Verzögern des zweiten Signals um eine zweite Verzögerungsmenge eingestellt werden. Um das Tastverhältnis auf etwa 50 % einzustellen, sollte die Veränderung der zweiten Verzögerungsmenge in etwa gleich eine Hälfte der Veränderung der ersten Verzögerungsmenge sein.

Ausführungsbeispiele der vorliegenden Erfindung können unter Verwendung einer Schaltung, die vier Verzögerungselemente umfasst, implementiert werden. Das dritte Verzögerungselement weist einen Eingang, der mit dem Ausgang des ersten Verzögerungselements gekoppelt ist, auf und das vierte Verzögerungselement weist einen Eingang auf, der mit dem Ausgang des zweiten Verzögerungselements gekoppelt ist. Ein erster Phasendetektor weist einen ersten Eingang, der mit dem Ausgang des zweiten Verzögerungselements gekoppelt ist, und einen zweiten Eingang auf, der mit dem Ausgang des dritten Verzögerungselements gekoppelt ist. Ähnlich weist ein zweiter Phasendetektor einen ersten Eingang, der mit dem Ausgang des ersten Verzögerungselements gekoppelt ist, und einen zweiten Eingang auf, der mit dem Ausgang des vierten Verzögerungselements gekoppelt ist. Eine Finit-Zustandsmaschine weist Eingänge, die mit den Ausgängen des ersten und des zweiten Phasendetektors gekoppelt sind, und Ausgänge auf, die mit Steuereingängen der Verzögerungselemente gekoppelt sind.

Ein Vorteil eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung besteht darin, dass ein Leistungsverbrauch reduziert werden kann. Wie oben angemerkt wurde, ist es sehr schwierig, während des Leistungssparmodus einen Leistungsverbrauch einzusparen, wenn ein analoger Tastverhältniskorrektor verwendet wird, was in dem Leistungssparmodus 3–4 mA Strom erzeugen könnte. Dieses Problem kann jedoch unter Verwendung eines digitalen Tastverhältniskorrektors, wie er hier vorgeschlagen wird, gelöst werden. Der digitale Tastverhältniskorrektor kann die Tastverhältnisinformationen während des Leistungssparmodus speichern und könnte während eines Abschaltmodus keinen Strom verbrauchen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Zeitdiagramm, das Ausgangsdatenfenster für Komplementärtaktsignale, die eine Tastverhältnisverzerrung aufweisen, darstellt;
2 ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der Erfindung;
3a und 3b Diagramme, die die Funktionsweise eines Ausführungsbeispiel der Erfindung darstellen;
4a bis 4h Zeitdiagramme, die Schritte bei der Funktionsweise der 3a–3b zeigen;
5a und 5b Diagramme, die die Funktionsweise eines Ausführungsbeispiel der Erfindung darstellen;
6a bis 6h Zeitdiagramme, die Schritte bei der Funktionsweise der 5a–5b zeigen;
7 bis 10 verschiedene Zeitgebungsschaltungen der vorliegenden Erfindung; und
11 ein vereinfachtes Blockdiagramm einer Speichervorrichtung, die Aspekte der vorliegenden Erfindung verwenden kann.
Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsbeispiele sind unten detailliert erläutert. Es sollte jedoch zu erkennen sein, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer breiten Vielzahl spezifischer Zusammenhänge ausgeführt sein können. Die spezifischen erläuterten Ausführungsbeispiele sind lediglich darstellend für spezifische Arten und Weisen zur Herstellung und Verwendung der Erfindung und schränken den Schutzbereich der Erfindung nicht ein.
Die vorliegende Erfindung wird Bezug nehmend auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich einen Differenztakt eines Doppeldatenraten- (DDR-) Synchron-Dynamik-Direktzugriffsspeichers (-DRAM). Die Erfindung könnte jedoch auch auf andere Systeme angewendet werden, die Komplementärsignale (entweder Takte oder andere Signale) umfassen, bei denen die Flanke eines Signals um eine vorbestimmte Menge von der Flanke des anderen Signals beabstandet sein soll. Beispiele umfassen andere Speichervorrichtungen sowie Logikchips, wie z. B. Prozessoren und Kommunikationschips.
2 zeigt ein Blockdiagramm einer Schaltung 100 eines bevorzugten Ausführungsbeispiels, die als ein digitaler Tastverhältniskorrektor dienen kann. Das dargestellte Ausführungsbeispiel umfasst drei Blöcke, nämlich einen Tastverhältniskorrektor 102, einen Tastverhältnisdetektor 104 und eine Finit-Zustandsmaschine (FSM) 106. Wie unten detaillierter erläutert ist, erfasst der Tastverhältnisdetektor 104 den Tastverhältnisfehler und der Tastverhältniskorrektor 102 korrigiert den Tastverhältnisfehler. Bei diesem Beispiel wird das Tastverhältnis korrigiert, wenn eine oder beide der Flanken (ansteigend oder abfallend) des Signals OUT₁ eine vorbestimmte Phasenbeziehung zu der entsprechenden Flanke des Signals OUT₂ aufweisen. Bei dem bevorzugten Ausführungsbeispiel z. B. ist es wünschenswert, dass die entsprechenden Flanken um 180° außer Phase sind.
Bei dem bevorzugten Ausführungsbeispiel sind die Eingangssignale IN₁ und IN₂ Taktsignale, die vorzugsweise von einem Differenztaktsignal hergeleitet sind. Folglich ist das Eingangssignal IN₁ das Komplement des Eingangssignals IN₂ und umgekehrt (d. h. IN₁ = IN ₂ und IN ₁ = IN₂). In dem Fall eines SDRAM kann das Signal IN₁ ein Taktsignal CLK sein und das Signal IN₂ kann ein Taktsignal bCLK sein. Es wird angenommen, dass diesen Signalen eine Tastverhältnisverzerrung widerfährt, die die Schaltung 100 korrigiert.
Die Ausgangssignale OUT₁ und OUT₂ stellen Signale dar, bei denen die Tastverhältnisverzerrung entfernt wurde. Diese Signale sind üblicherweise keine Komplemente zueinander. Bei dem bevorzugten Ausführungsbeispiel jedoch ist die Zeitperiode zwischen der ansteigenden (oder abfallenden) Flanke des Signals OUT₁ und der ansteigenden (oder abfallenden) Flanke des Signals OUT₂ die gleiche wie die Zeitperiode zwischen der ansteigenden (oder abfallenden) Flanke des Signals OUT₂ und der ansteigenden (oder abfallenden) Flanke des Signals OUT₁. Diese Beziehung reproduziert wirksam ein Paar von Komplementsignalen mit einem 50%-Tastverhältnis.
Der Tastverhältniskorrektor 102 umfasst ein erstes Verzögerungselement 108 und ein zweites Verzögerungselement 110. Das erste Verzögerungselement 108 verzögert das Eingangssignal IN₁ um eine vorbestimmte Menge, um ein Signal OUT₁ zu erzeugen. Dies bedeutet, dass das Verzögerungselement 108 vorzugsweise eine feste oder nichtvariable Verzögerung ist. Das zweite Verzögerungselement 110 ist wirksam, um das Eingangssignal IN₂ um eine variable Menge gemäß einem Steuersignal F2 zu verzögern. Wie noch detaillierter erläutert wird, stellt das Steuersignal F2 die Verzögerungsmenge gemäß einem Ergebnis des Tastverhältnisvergleichs ein.
Der Tastverhältniskomparator 104 vergleicht Tastverhältnisse zweier Signale OUT₁ und OUT₂. Bei dem dargestellten Ausführungsbeispiel umfasst diese Schaltung Verzögerungselemente 112 und 114 und Phasendetektoren 116 und 118. Das Verzögerungselement 112 verzögert das Signal OUT₁, um ein Signal DEL₁ zu erzeugen, während das Verzögerungselement 114 das Signal OUT₂ verzögert, um ein Signal DEL₂ zu erzeugen. Vorzugsweise weisen die Verzögerungselemente 112 und 114 die gleiche Verzögerungsmenge auf. Diese Verzögerungsmenge kann durch ein Signal F1 gemäß dem Ergebnis der Phasenerfassung variiert werden.
Der Phasendetektor 116 vergleicht die Amplituden der Signale OUT₂ und DEL₁, um ein Ausgangssignal K1 bereitzustellen, das anzeigt, welches der beiden Signale größer ist. Bei dieser Funktionsweise dieses Ausführungsbeispiels dient der Phasendetektor 116 zur Erfassung der Phase des Signals OUT₂ mit dem Ansteigen (oder Abfallen) des Signals DEL₁, wobei das Signal K1 seinen Zustand verändert, wenn die Flanke erfasst wird. Der Phasendetektor 118 funktioniert auf eine ähnliche Weise. Im Betrieb erfasst dieser Detektor 118 die Phase des Signals OUT₁ mit der ansteigenden Flanke des Signals DEL₂, um ein Signal K2 auszugeben. Folglich zeigt das Signal K1 die Phase des Signals OUT₂, wie durch das Signal DEL₁ erfasst, an und das Signal K2 zeigt die Phase des Signals OUT₁, wie durch das Signal DEL₂ erfasst, an.
Die Finit-Zustandsmaschine 106 erzeugt Steuersignale F1 und F2, um die Verzögerungsmenge der variablen Verzögerungselemente 110, 112 und 114 einzustellen. Eine Kombination des Signals K1, das hoch ist, und des Signals K2, das niedrig ist, zeigt an, dass das Tastverhältnis des Signals OUT₁ kleiner ist als das des Signals OUT₂. In diesem Fall bewirkt die Finit-Zustandsmaschine 106, dass das Signal F2 die Verzögerungsmenge des Elements 110 (D2) erhöht. Wenn das Signal K1 niedrig ist und das Signal K2 hoch ist, ist das Tastverhältnis des Signals OUT₁ größer als das des Signals OUT₂. In diesem Fall bewirkt die Finit-Zustandsmaschine 106, dass das Signal F2 die Verzögerungsmenge des Verzögerungselements 110 (D2) senkt. Wenn beide Signale K1 und K2 niedrig sind, bewirkt die Finit-Zustandsmaschine 106, dass das Signals F1 die Verzögerungsmenge der Elemente 112 und 114 (D3 und D4) erhöht, während, wenn beide Signale K1 und K2 hoch sind, die Finit-Zustandsmaschine 106 bewirkt, dass das Signal F1 die Verzögerungsmenge der Elemente 112 und 114 (D3 und D4) senkt. Tabelle 1 zeigt die Funktionsdefinitionen von F1 und F2.
Tabelle 1
Die Funktionsweise der Schaltung des bevorzugten Ausführungsbeispiels ist Bezug nehmend auf eine Anzahl von Beispielen besser verständlich. Insbesondere stellen die 3a–3b und 4a–4h einen ersten Fall dar, wenn das Tastverhältnis des Signals IN₁ kleiner ist als das Tastverhältnis des Signals IN₂. Die 5a–5b und 6a–6h stellen einen zweiten Fall dar, wenn das Tastverhältnis des Signals IN₁ größer ist als das Tastverhältnis des Signals IN₂. Diese Beispiele sind für die Situation benannt, in der die Signale Taktsignale sind, wie z. B. diejenigen, die in einem DDR-SDRAM eingesetzt würden. Die Beziehung zwischen den in 2 gezeigten Signalen und den in den 3–8 gezeigten Signalen ist in Tabelle 2 gezeigt. Tabelle 2

Blockdiagrammbenennung Zeitdiagrammbenennung

IN₁ CLK_IN

IN₂ bCLK_IN

OUT₁ CLK_OUT

OUT₂ bCLK_OUT

DEL₁ DCLK

DEL₂ bDCLK
Die 3a und 3b zeigen die Funktionsweise, wenn das Tastverhältnis des Signals CLK_IN kleiner ist als das Tastverhältnis des Signals bCLK_IN. Bei dem ersten Schritt, in 3a dargestellt, ist die ansteigende Flanke des Signals DCLK mit der ansteigenden Flanke des Signals bCLK_OUT ausgerichtet. Wenn diese Flanken ausgerichtet sind, wird die Zeit zwischen der ansteigenden Flanke des Signals bCLK_OUT und der ansteigenden Flanke des Signals DCLK zu T2, was zweimal der Korrekturzeit Tcorr entspricht. Bei dem zweiten Schritt, in 3b dargestellt, wird die ansteigende Flanke des Signals bCLK_OUT auf die Mitte der Zeitperiode T2 eingestellt. Sobald dies auftritt, wird die erwünschte Beziehung zwischen den Signalen CLK_OUT und bCLK_OUT erzielt.
Die Funktionsweise des zweiten Schritts kann folgendermaßen zusammengefasst werden:

1) Erhöhen einer Verzögerung von bCLK_OUT um Tcorr = T2/2.
2) Dann erhöht sich auch bDCLK um Tcorr = T2/2.
3) DCLK und bDCLK werden gemäß den Schritten aus 3a um Tcorr erhöht. Dann wird die ansteigende Flanke von DCLK mit der ansteigenden Flanke von bCLK_OUT ausgerichtet.
4) Nun wird das Tastverhältnis korrigiert.

Die Funktionsweise des ersten Falls ist am besten Bezug nehmend auf ein spezifisches Beispiel verständlich. Dieses Beispiel ist in den Zeitdiagrammen der 4a–4h und den unten aufgelisteten sieben Schritten vorgesehen.
Schritt 1) Wiederholtes Aktivieren von F1_PLUS
Schritt 2) Aktivieren von F2_PLUS (ansteigende Flanke von DCLK ist mit der ansteigenden Flanke von bCLK_OUT ausgerichtet)
Schritt 3) Aktivieren von F1_PLUS
Schritt 4) Wiederholen der Schritte 2) und 3)
Schritt 5) Aktivieren von F1_MINUS (ansteigende Flanke von bDCLK ist mit ansteigender Flanke von CLK_OUT ausgerichtet)
Schritt 6) Aktivieren von F1_PLUS
Schritt 7) Wiederholen der Schritte 5) und 6) Bezug nehmend auf 4a ist das Signal K1 niedrig („0"), was anzeigt, dass bCLK_OUT an der ansteigenden Flanke von DCLK niedrig ist, und das Signal K2 ist ebenso niedrig („0"), was anzeigt, dass CLK_OUT an der ansteigenden Flanke von bDCLK niedrig ist. Als ein Ergebnis ist das Signal F1_PLUS aktiviert, was bewirkt, dass die Verzögerung der Elemente 112 und 114 (D3 und D4) erhöht wird. Wie in 4b gezeigt ist, bewirkt eine Aktivierung des Signals F1_PLUS, dass die Signale DCLK und bDCLK weiter verzögert werden, was als Verschiebung nach rechts in dem Diagramm dargestellt ist (wobei die gestrichelten Linien der Zeitgebung der Flanken zu der Zeit aus 4a entsprechen). Diese Prozedur wird wiederholt, bis entweder K1 oder K2 in einen Hochzustand geht. (In diesem Fall geht K1 zuerst in einen Hochzustand, da das Tastverhältnis von CLK_IN kleiner ist als das Tastverhältnis von bCLK_IN. 5 stellt den anderen Fall dar.)
4c zeigt die Zeit, wenn das Signal DCLK verzögert (zeitlich verschoben) wurde, so dass die ansteigende Flanke von DCLK mit der ansteigenden Flanke von bCLK_OUT ausgerichtet ist (innerhalb der Genauigkeit der Inkremental-Verzögerungseinheiten der Verzögerungselemente 112 und 114). An diesem Punkt wird das Signal F2_PLUS aktiviert, was bewirkt, dass das Signal bCLK_OUT verzögert wird (zeitlich nach rechts verschoben). Wie in 4c dargestellt ist, bewirkt ein Verzögern von bCLK_OUT, dass das Signal K1 wieder in einen Niedrigzustand geht. Als ein Ergebnis wird das Signal F1_PLUS aktiviert, um DCLK und bDCLK zu verzögern. Wie durch die 4e und 4f dargestellt ist, werden diese Schritte wiederholt, was effektiv die Signale bCLK_OUT, DCLK und bDCLK gemeinsam nach rechts bewegt.
Die Wiederholung hört auf, wenn die ansteigende Flanke des Signals bDCLK die ansteigende Flanke des Signals CLK_OUT erreicht, wie in 4g gezeigt ist. An diesem Punkt wurde das Ziel erreicht. Die Zeitperiode zwischen der ansteigenden Flanke von CLK_OUT und der ansteigenden Flanke von bCLK_OUT beträgt nämlich eine Hälfte der Gesamtzeitperiode der Signale CLK_OUT und bCLK_OUT (wie durch die Zeitperiode zwischen einer ersten ansteigenden Flanke von CLK_OUT oder bCLK_OUT und eine nächstfolgende ansteigende Flanke von CLK_OUT oder bCLK_OUT definiert).
Bei Schritt 6 wird, in 4h gezeigt, das Signal F1_PLUS aktiviert, was bewirkt, dass DCLK und bDCLK weiter verzögert werden. Wie durch Schritt 7 oben angemerkt wurde, können die Signale F1_MINUS und F1_PLUS alternativ aktiviert werden, was effektiv die ansteigende Flanke von bCLK_OUT innerhalb eines Verzögerungselements mit der ansteigenden Flanke von DCLK ausgerichtet hält.
Die 5a und 5b stellen den zweiten Fall dar, bei dem das Tastverhältnis des Signals CLK_IN größer ist als das Tastverhältnis des Signals bCLK_IN. In dem ersten Schritt, in 5a gezeigt, ist die ansteigende Flanke des Signals bDCLK mit der ansteigenden Flanke des Signals CLK_OUT ausgerichtet. An diesem Punkt ist die Zeit zwischen der ansteigenden Flanke von bCLK_OUT und der ansteigenden Flanke von DCLK gleich der Zeitperiode T2, was zweimal die Korrekturzeit Tcorr ist.
Wie in 5b gezeigt ist, kann die ansteigende Flanke des Signals bCLK_OUT dann auf die Mitte der Zeitperiode T2 eingestellt werden. Sobald dies auftritt, wird die erwünschte Beziehung zwischen den Signalen CLK_OUT und bCLK_OUT erzielt. Die Funktionsweise des zweiten Schritts kann folgendermaßen zusammengefasst werden:

1) Senken einer Verzögerung von bCLK_OUT um Tcorr = T2/2.
2) Dann wird auch bDCLK um Tcorr = T2/2 gesenkt.
3) DCLK und bDCLK werden gemäß den Schritten aus 5a um Tcorr erhöht. Dann wird die ansteigende Flanke von DCLK mit der ansteigenden Flanke von bCLK_OUT ausgerichtet.
4) Nun wird das Tastverhältnis korrigiert.

Die 6a–6h stellen die Funktionsweise des zweiten Falls unter Bezugnahme auf ein spezifisches Beispiel dar. Die sieben unten aufgelisteten Schritte beschreiben die detaillierten Veränderungen der Signalzeitgebung über die Zeit.
Schritt 1) Wiederholtes Aktivieren von F1_PLUS
Schritt 2) Aktivieren von F2_MINUS (ansteigende Flanke von bDCLK ist mit ansteigender Flanke von CLK_OUT ausgerichtet)
Schritt 3) Aktivieren von F1_PLUS
Schritt 4) Wiederholen der Schritte 2) und 3)
Schritt 5) Aktivieren von F1_MINUS (ansteigende Flanke von DCLK ist mit ansteigender Flanke von bCLK_OUT ausgerichtet und die Tastverhältnisse werden korrigiert)
Schritt 6) Aktivieren von F1_PLUS
Schritt 7) Wiederholen der Schritte 5) und 6)
Aufgrund der Ähnlichkeit zwischen den Beispielen der 4 und 6 wird eine detaillierte Beschreibung nicht wiederholt.
Der digitale Tastverhältnisdetektor 100, der hierin beschrieben ist, ist gut geeignet zur Funktion in Verbindung mit einer verzögerten Regelschleife (DLL) 120. Die 7–10 stellen verschiedene Ausführungsbeispiele dar, bei denen der digitale DCC 100 mit einer DLL 120 implementiert ist. Bei jedem dieser Ausführungsbeispiele können verschiedene Typen von DLLs verwendet werden. Eine Struktur ist zu Darstellungszwecken gezeigt.
7 zeigt eine Implementierung, bei der der digitale DCC 100 vor der DLL 120 platziert ist. Wie gezeigt ist, werden die Eingangstaktsignale CLK_IN und bCLK_IN an den DCC 100 geliefert und die Ausgangstaktsignale CLK_OUT und bCLK_OUT werden von dem DCC 100 an die DLL 120 geliefert. Der DCC 100 kann ein Tastverhältniskorrektor, wie oben beschrieben wurde, sein.
Die DLL 120 umfasst eine erste Verzögerungsleitung 122, die gekoppelt ist, um das Taktsignal CLK_OUT zu empfangen, und eine zweite Verzögerungsleitung 124, die gekoppelt ist, um das Taktsignal bCLK_OUT zu empfangen. Die Ausgabe der ersten Verzögerungsleitung 122 wird an ein Rückkopplungselement 126 geliefert. Die Ausgabe des Rückkopplungselements 126 wird an einen Phasendetektor 128 geliefert, der die Phase des Signals von dem Rückkopplungselement 126 mit dem Signal CLK_OUT vergleicht. Die Ausgabe des Phasendetektors 128 wird an eine Finit-Zustandsmaschine 130 geliefert, die die Verzögerung der Verzögerungsleitung 122 und der Verzögerungsleitung 124 steuert.
Bei dem bevorzugten Ausführungsbeispiel dient die verzögerte Regelschleife 120 dazu, die Signale DCLK und bDCLK mit den Signalen CLK_IN und bCLK_IN auszurichten. In einem DDR-SDRAM sollen Daten synchron zu dem externen Differenztakt ausgegeben werden, von dem CLK_IN und bCLK_IN hergeleitet sind. In der Praxis werden die Daten tatsächlich durch die Datentakte DCLK und bCLK ausgegeben. Deshalb werden die Daten, wenn die Datentakte mit dem externen Takt ausgerichtet sind, synchron zu dem externen Takt ausgegeben. Da ein interner Schaltungsaufbau (z. B. Puffer bzw. Zwischenspeicher, leitfähige Leitungen, etc.) eine Verzögerung zwischen CLK_IN (und bCLK_IN) und DCLK (und bDCLK_IN) hinzufügt, wird die DLL 120 verwendet, um diese Verzögerung wirksam zu entfernen.
Bezug nehmend auf 7 wird das Taktsignal CLK_OUT an eine programmierbare Verzögerungsleitung 122 angelegt. Die Ausgabe der Verzögerung 122 wird an das Rückkopplungselement 126 angelegt, das vorzugsweise ein Verzögerungselement aufweist, das innerhalb des Chips durch CLK_IN erfahrene Verzögerungen simuliert. Der Phasendetektor 128 vergleicht die Phasendifferenz zwischen dem Rückkopplungstaktsignal (von FB 126) mit dem Takt CLK_OUT und bewirkt, dass die Finit-Zustandsmaschine 130 ein Steuersignal erzeugt, das die Verzögerungen der Verzögerungsleitungen 122 und 124 einstellt. Sobald der Phasendetektor bestimmt, dass keine Phasendifferenz vorliegt, wird der Datentakt wie erwünscht synchronisiert. Dieser Datentakt DCLK und bDCLK kann dann an chipexterne Treiber geliefert werden (in 7 nicht gezeigt; die chipexternen Treiber befinden sich in Block 164 aus 11).
8 beschreibt eine alternative Konfiguration, bei der der digitale DCC 100 an dem Ausgang der DLL 120 platziert ist. Bei diesem Ausführungsbeispiel wird das Tastverhältnis des ausgerichteten Takts durch den digitalen DCC 100 korrigiert. Deshalb kann in dieser Schaltung jede durch die DLL 120 erzeugte Tastverhältnisverzerrung korrigiert werden.
9 zeigt eine Implementierung, bei der sich die DLL 120 zwischen dem Tastverhältniskorrektor 102 und dem Tastverhältnisdetektor 104 befindet. In diesem Fall werden die Ausgaben DCLK_IN und bDCLK_IN des Tastverhältniskorrektors 102 an die DLL 120 geliefert, was Signale DCLK und bDCLK erzeugt. Diese Signale werden an den Tastverhältnisdetektor 104 geliefert, der verwendet werden kann, um das Tastverhältnis von DCLK_IN und bDCLK_IN einzustellen (und folglich das Tastverhältnis von DCLK und bDCLK).
10 zeigt eine weitere Implementierung, bei der die DLL 120 zwischen dem Tastverhältniskorrektor 102 und dem Tastverhältniskorrektor 104 angeordnet ist. Dieser Fall ähnelt dem aus 9 mit der Ausnahme, dass ein Rückkopplungselement 132 in dem Tastverhältnisdetektor 104 vorgesehen ist. Bei diesem Beispiel empfängt die Verzögerungsleitung 112 eine Eingabe, die bereits durch das Rückkopplungselement 126 verzögert wurde. Um eine Symmetrie beizubehalten, wird das Rückkopplungselement 132, das vorzugsweise ein identisches Element 126 ist, zwischen dem Signal bCLK und dem Verzögerungselement 114 platziert.
11 liefert ein vereinfachtes Blockdiagramm einer Speichervorrichtung, die Aspekte der vorliegenden Erfindung verwenden kann. Vorzugsweise sind alle in 11 gezeigten Elemente auf einem einzelnen Halbleitersubstrat gebildet. Ein Array 152 umfasst eine Anzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Für einen DRAM umfasst jede Speicherzelle einen Durchlasstransistor, der in Serie zu einem Speicherkondensator geschaltet ist. Die Speicherzellen sind entlang jeder Zeile mit einer Anzahl von Wortleitungen gekoppelt und entlang jeder Spalte mit einer Anzahl von Bitleitungen. Wie in der Technik bekannt ist, sind die Bitleitungen im Komplementärpaaren angeordnet.
Um auf eine bestimmte Zelle in dem Array 152 zuzugreifen, wird ein Adresssignal ADDR an einen Spaltenadresspuffer bzw. -zwischenspeicher 154 und einen Zeilenadresspuffer bzw. -zwischenspeicher 156 übertragen. In einem typischen DRAM-Chip verwenden die Spaltenadresse und die Zeilenadresse externe Anschlussstifte gemeinsam, so dass die Zeilenadresse zu einer ersten Zeit empfangen wird und die Spaltenadresse zu einer zweiten Zeit empfangen wird. Die ADDR-Signale könnten durch eine externe Vorrichtung, wie z. B. eine Speichersteuerung (nicht gezeigt), übertragen werden.
Der Spaltenadresspuffer 154 und der Zeilenadresspuffer 156 sind angepasst, um das Adresssignal zwischenzuspeichern. Die Ausgaben des Spaltenadresspuffers 154 und des Zeilenadresspuffers 156 sind mit einem Spaltendecodierer 158 bzw. einem Zeilendecodierer 160 gekoppelt. Der Spalten- und der Zeilendecodierer 158 und 160 sind angepasst, um die von dem Spaltenadresspuffer 154 bzw. Zeilenadresspuffer 156 empfangenen Signale zu decodieren, um das Signal bereitzustellen, das in das Array 152 eingegeben wird, derart, dass die ausgewählte Zeile und Spalte ausgewählt werden können.
In 11 sind die Decodierer 158 und 160 als einzelne Blöcke gezeigt. Es sollte jedoch zu erkennen sein, dass die Decodierer mehrerer Ebenen einer Vordecodierung und Decodierung ausführen können. Einige, alle oder keine dieser Pegel könnten getaktet werden.
Daten, die in den Speicher 150 adressiert sind, werden über den Dateneingangspuffer 162 und den Datenausgangspuffer 164 in den Speicher 152 geschrieben oder aus dem Speicher 152 gelesen. Eine signalexterne Eingangs-/Ausgangs-Abschluss-I/O liefert den Weg außerhalb des Chips. Wieder schafft die Zeichnung eine starke Vereinfachung. Die Datenpuffer 162 und 164 und die zugeordnete Leitung sind vorgesehen, um den Lese- und Schreibweg darzustellen, die eine große Anzahl von Leitungen und anderen Komponenten (z. B. Sekundärleseverstärker) umfassen könnten. Bei dem bevorzugten Ausführungsbeispiel werden mehrere Bits (z. B. 4, 8 oder 16) gleichzeitig eingegeben und ausgegeben. Als ein Ergebnis sind mehrere Dateneingangspuffer 162 und Ausgangspuffer 164 auf dem Chip enthalten.
Die Figur zeigt, dass die Ausgabe des Tastverhältniskorrektors 100 (mit oder ohne die verzögerte Regelschleife 120) an den Ausgangspuffer 164 geliefert wird. Diese Verbindung ist vorgesehen, um darstellend für viele Verwendungen des Taktes zu sein. Wieder ist die Darstellung vereinfacht und dazwischenliegende Elemente, falls vorhanden, sind nicht gezeigt. Der Ausgangspuffer ist konfiguriert, um ein Bit Informationen bei der ansteigenden Flanke des Taktsignals CLK_OUT und ein weiteres Bit Informationen bei der ansteigenden Flanke des Taktsignals bCLK_OUT auszugeben (oder DCLK und bDCLK, wenn die Zeitgebungsschaltungen der 7–10 verwendet werden). Der externe Takt CLK, der vorzugsweise ein Differenztakt ist, kann an einem Taktempfänger empfangen werden, der einfach ein leitfähiger Anschluss sein kann oder andere Elemente umfassen kann, wie z. B. einen der Empfänger, die in einem vorderen Abschnitt der Beschreibung (entweder mit oder ohne Temperatursensor) der ebenfalls anhängigen Anmeldung mit der Seriennummer ... (2004 P 52257), die hierin durch Bezugnahme aufgenommen ist, offenbart sind.
Ebenso in 11 gezeigt ist ein Steuerschaltungsaufbau 166, der eine vereinfachte Darstellung von Steuersignalen ist. Eine Anzahl von Steuersignalen, generisch als CONTROL bezeichnet, wird von einer Quelle außerhalb der Speichervorrichtung 150 empfangen (z. B. von einer Speichersteuerung, nicht gezeigt). Der Steuerschaltungsaufbaublock 166 ist als mit dem Array gekoppelt gezeigt, wobei derselbe verschiedene Steuersignale zur Steuerung der Funktionsweise der Vorrichtung liefert.
Während diese Erfindung Bezug nehmend auf darstellende Ausführungsbeispiele beschrieben wurde, soll diese Beschreibung in keinem einschränkenden Sinn aufgefasst werden. Verschiedene Modifizierungen und Kombinationen der darstellenden Ausführungsbeispiele sowie weitere Ausführungsbeispiele der Erfindung sind für Fachleute auf diesem Gebiet unter Bezugnahme auf die Beschreibung ersichtlich. Es ist deshalb beabsichtigt, dass die beigefügten Ansprüche derartige Modifizierungen oder Ausführungsbeispiele umfassen sollen.

Claims

Verfahren zum Einstellen der relativen Phasen zweier Signale, wobei das Verfahren folgende Schritte aufweist: Empfangen eines ersten Signals (IN₁, CLK_IN) und eines zweiten Signals (IN₂, bCLK_IN); Erfassen eines Tastverhältnisfehlers zwischen dem ersten Signal und dem zweiten Signal durch ein Vergleichen einer Phasenkomponente des ersten Signals mit einer Phasenkomponente des zweiten Signals, wobei das Erfassen eines Tastverhältnisfehlers folgende Schritte aufweist: Verzögern des ersten Signals (IN₁, CLK_IN) um eine erste Menge, um ein erstes verzögertes Signal zu erzeugen; Verzögern des zweiten Signals (IN₂, bCLK_IN) um die erste Menge, um ein zweites verzögertes Signal zu erzeugen; Vergleichen einer Phase des ersten Signals mit einer Phase des zweiten verzögerten Signals; und Vergleichen einer Phase des zweiten Signals mit einer Phase des ersten verzögerten Signals; und Korrigieren des Tastverhältnisfehlers durch ein Verzögern des zweiten Signals um eine Menge basierend auf einem aus dem Vergleichen hergeleiteten Ergebnis.
Verfahren gemäß Anspruch 1, bei dem das Empfangen eines ersten Signals und eines zweiten Signals ein Empfangen eines Differenzsignals und ein Herleiten des ersten Signals und des zweiten Signals aus dem Differenzsignal aufweist.
Verfahren gemäß Anspruch 1 oder 2, bei dem das erste Signal ein Komplement des zweiten Signals ist.
Verfahren gemäß einem der Ansprüche 1 bis 3, das ferner ein Einstellen der ersten Verzögerungsmenge basierend auf einem Ergebnis der Vergleichsschritte aufweist.
Verfahren gemäß Anspruch 4, bei dem die erste Verzögerungsmenge eingestellt wird, bis eine ansteigende Flanke des ersten Signals mit einer ansteigenden Flanke des zweiten verzögerten Signals ausgerichtet ist.
Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem die erste Verzögerungsmenge um eine zweite Menge eingestellt wird, so dass die ansteigende Flanke des ersten Taktsignals mit der ansteigenden Flanke des zweiten verzögerten Taktsignals ausgerichtet ist, und bei dem das Korrigieren des Tastverhältnisfehlers ein Verzögern des zweiten Taktsignals um eine Menge, die in etwa eine Hälfte der zweiten Menge beträgt, aufweist.
Verfahren gemäß einem der Ansprüche 1 bis 6, bei dem das erste Signal ein erstes Taktsignal (CLK_IN) aufweist, und bei dem das zweite Signal ein zweites Taktsignal (bCLK_IN) aufweist.
Verfahren gemäß Anspruch 7, bei dem das Empfangen eines ersten Signals und eines zweiten Signals ein Empfangen eines Differenztaktsignals und ein Herleiten des ersten Taktsignals und des zweiten Taktsignals aus dem Differenztaktsignal aufweist.
Verfahren zum Betreiben einer Halbleitervorrichtung, wobei das Verfahren folgende Schritte aufweist: Empfangen eines ersten Signals (IN₁, CLK_IN); Empfangen eines zweiten Signals (IN₂, bCLK_IN), das ein Komplement des ersten Signals ist; Erzeugen einer verzögerten Version des ersten Signals durch ein Verzögern des ersten Signals um eine erste Verzögerungsmenge, wobei die erste Verzögerungsmenge so bestimmt wird, dass eine Flanke der verzögerten Version des ersten Signals mit einer Flanke des zweiten Signals ausgerichtet ist; Erzeugen einer verzögerten Version des zweiten Signals durch ein Verzögern des zweiten Signals um die erste Verzögerungsmenge; und Verzögern des zweiten Signals um eine zweite Verzögerungsmenge, wobei die zweite Verzögerungsmenge ausgewählt wird, um eine ausgewählte Zeitgebungsbeziehung zwischen einer Flanke des ersten Signals und einer Flanke des zweiten Signals zu erzeugen, nachdem das zweite Signal um die zweite Verzögerungsmenge verzögert wurde.
Verfahren gemäß Anspruch 9, bei dem die erste Verzögerungsmenge aus einer Phase des ersten Signals und der Phase eines zweiten Signals bestimmt wird.
Verfahren gemäß Anspruch 10, bei dem die erste Verzögerungsmenge durch ein Vergleichen einer Phase des ersten Signals mit einer Phase der verzögerten Version des zweiten Signals bestimmt wird.
Verfahren gemäß Anspruch 11, bei dem die erste Verzögerungsmenge auch durch ein Vergleichen einer Phase des zweiten Signals mit einer Phase der verzögerten Version des ersten Signals bestimmt wird.
Verfahren gemäß Anspruch 10, bei dem die erste Verzögerungsmenge durch ein Vergleichen einer Phase des zweiten Signals mit einer Phase der verzögerten Version des ersten Signals bestimmt wird.
Verfahren gemäß einem der Ansprüche 9 bis 13, bei dem das erste Signal (IN₁, CLK_IN) von einer Komponente eines Differenztaktsignals hergeleitet wird und das zweite Signal (IN₂, bCLK_IN) von einer Komplementärkomponente des Differenztaktsignals hergeleitet wird.
Verfahren gemäß Anspruch 14, bei dem die Halbleitervorrichtung einen synchronen dynamischen Doppeldatenraten-Direktzugriffsspeicher (DDR-SDRAM) aufweist, wobei das Verfahren ferner folgende Schritte aufweist: synchrones Ausgeben eines ersten Datenbits mit dem ersten Signal; und synchrones Ausgeben eines zweiten Datenbits mit dem zweiten Signal.
Verfahren gemäß Anspruch 15, bei dem das Ausgeben eines ersten Datenbits ein synchrones Ausgeben des ersten Datenbits mit einer ansteigenden Flanke des ersten Signals aufweist, und bei dem das Ausgeben eines zweiten Datenbits ein synchrones Ausgeben des zweiten Datenbits mit einer ansteigenden Flanke des zweiten Signals aufweist.
Verfahren zum Einstellen von Taktsignalen (CLK_IN, bCLK_IN), wobei das Verfahren folgende Schritte aufweist: Empfangen eines Differenztakts; Erzeugen eines ersten Eingangstaktsignals (IN₁, CLK_IN) und eines zweiten Eingangstaktsignals (IN₂, bCLK_IN) aus dem Differenztaktsignal; Verzögern des ersten Eingangstaktsignals, um ein erstes Ausgangstaktsignal herzuleiten; Verzögern des zweiten Eingangstaktsignals, um ein zweites Ausgangstaktsignal herzuleiten; Verzögern des ersten Ausgangstaktsignals, um ein erstes verzögertes Taktsignal herzuleiten; Verzögern des zweiten Ausgangstaktsignals, um ein zweites verzögertes Taktsignal herzuleiten; Vergleichen einer Phase des ersten Ausgangstaktsignals mit einer Phase des zweiten verzögerten Taktsignals; Vergleichen einer Phase des zweiten Ausgangstaktsignals mit einer Phase des ersten verzögerten Taktsignals; und Variieren der Verzögerung des zweiten Eingangstaktsignals um eine erste Menge und Variieren der Verzögerung des ersten und des zweiten Ausgangstaktsignals um eine zweite Menge, wobei das Variieren auf einem Ergebnis der Vergleichsschritte basiert.
Digitale Takteinstellvorrichtung mit folgenden Merkmalen: einer Einrichtung zum Erfassen eines Tastverhältnisfehlers zwischen einem ersten Taktsignal (CLK_IN) und einem zweiten Taktsignal (bCLK_IN), wobei die Einrichtung zum Erfassen eine Einrichtung zum Vergleichen einer Phasenkomponente des ersten Taktsignals mit einer Phasenkomponente des zweiten Taktsignals umfasst; und einer Einrichtung zum Korrigieren des Tastverhältnisfehlers, die gekoppelt ist, um zumindest ein Steuersignal von der Einrichtung zum Erfassen zu empfangen, wobei die Einrichtung zum Korrigieren wirksam ist, um durch ein Verzögern des zweiten Taktsignals basierend auf einer Ausgabe der Einrichtung zum Vergleichen eine Korrektur durchzuführen.
Vorrichtung gemäß Anspruch 18, die ferner eine Einrichtung zum Empfangen eines Differenztaktsignals aufweist, wobei das erste Taktsignal und das zweite Taktsignal aus dem Differenztaktsignal hergeleitet sind.
Vorrichtung gemäß Anspruch 19, bei der die Einrichtung zum Erfassen und die Einrichtung zum Korrigieren auf einem einzelnen Siliziumsubstrat gebildet sind, wobei das einzelne Siliziumsubstrat außerdem ein Array dynamischer Direktzugriffsspeicherzellen, die auf demselben gebildet sind, umfasst.
Vorrichtung gemäß Anspruch 20, bei der das einzelne Siliziumsubstrat ferner folgende Merkmale umfasst: eine Einrichtung zum synchronen Ausgeben eines ersten Datenbits mit dem ersten Taktsignal; und eine Einrichtung zum synchronen Ausgeben eines zweiten Datenbits mit dem zweiten Taktsignal.
Phaseneinstellschaltung (100) mit folgenden Merkmalen: einem ersten Verzögerungselement (108), das einen Eingang und einen Ausgang aufweist; einem zweiten Verzögerungselement (110), das einen Eingang und einen Ausgang aufweist; einem dritten Verzögerungselement (112), das einen Eingang und einen Ausgang aufweist, wobei der Eingang des dritten Verzögerungselements mit dem Ausgang des ersten Verzögerungselements gekoppelt ist; einem vierten Verzögerungselement (114), das einen Eingang und einen Ausgang aufweist, wobei der Eingang des vierten Verzögerungselements mit dem Ausgang des zweiten Verzögerungselements gekoppelt ist; einem ersten Phasendetektor (116), der einen ersten Eingang, der mit dem Ausgang des zweiten Verzögerungselements gekoppelt ist, und einen zweiten Eingang aufweist, der mit dem Ausgang des dritten Verzögerungselements gekoppelt ist; einem zweiten Phasendetektor (118), der einen ersten Eingang, der mit dem Ausgang des ersten Verzögerungselements gekoppelt ist, und einen zweiten Eingang aufweist, der mit dem Ausgang des vierten Verzögerungselements gekoppelt ist; und einer Finit-Zustandsmaschine (106), die einen ersten Eingang, der mit einem Ausgang des ersten Phasendetektors gekoppelt ist, und einen zweiten Eingang aufweist, der mit einem Ausgang des zweiten Phasendetektors gekoppelt ist, wobei die Finit-Zustandsmaschine einen ersten Ausgang, der mit einem Steuereingang des dritten Verzögerungselements gekoppelt ist und ebenso mit einem Steuereingang des vierten Verzögerungselements gekoppelt ist, aufweist, wobei die Finit-Zustandsmaschine außerdem einen zweiten Ausgang aufweist, der mit einem Steuereingang des zweiten Verzögerungselements gekoppelt ist.
Schaltung gemäß Anspruch 22, bei der das erste Verzögerungselement eine feste Verzögerung aufweist.
Schaltung gemäß Anspruch 22 oder 23, bei der der Eingang des ersten Verzögerungselements gekoppelt ist, um ein erstes Signal zu empfangen, und bei der der Eingang des zweiten Verzögerungselements gekoppelt ist, um ein zweites Signal zu empfangen, wobei das erste Signal ein Komplement des zweiten Signals ist.
Schaltung gemäß Anspruch 24, bei der das erste Signal ein Taktsignal ist, und bei der das zweite Signal ein Taktsignal ist.
Schaltung gemäß einem der Ansprüche 22 bis 25, bei der das erste Verzögerungselement ein Festverzögerungselement aufweist, und bei der das zweite, dritte und vierte Verzögerungselement variable Verzögerungselemente aufweisen, derart, dass eine Verzögerung jedes variablen Verzögerungselements basierend auf einem Signal, das an den Steuereingang des variablen Verzögerungselements angelegt wird, erhöht oder gesenkt werden kann.
Schaltung gemäß Anspruch 26, bei der die Finit-Zustandsmaschine (106) gemäß der folgenden Tabelle funktioniert:
wobei K1 ein Signal aufweist, das an dem Ausgang des ersten Phasendetektors getragen wird, K2 ein Signal aufweist, das an dem Ausgang des zweiten Phasendetektors getragen wird, F1 ein Signal aufweist, das an dem ersten Ausgang der Finit-Zustandsmaschine getragen wird, das eine Verzögerungsmenge des dritten und des vierten Verzögerungselements steuert, und wobei F2 ein Signal aufweist, das an dem zweiten Ausgang der Finit-Zustandsmaschine getragen wird, das eine Verzögerungsmenge des zweiten Verzögerungselements steuert.
Schaltung gemäß Anspruch 27, bei der: K1 eine „0" ist, wenn ein Signal, das an dem Ausgang des zweiten Verzögerungselements getragen wird, einen geringeren Wert aufweist als ein Signal, das an dem Ausgang des dritten Verzögerungselements getragen wird; K1 eine „1" ist, wenn das Signal, das an dem Ausgang des zweiten Verzögerungselements getragen wird, einen größeren Wert aufweist als das Signal, das an dem Ausgang des dritten Verzögerungselements getragen wird; K2 eine „0" ist, wenn ein Signal, das an dem Ausgang des ersten Verzögerungselements getragen wird, einen geringeren Wert aufweist als ein Signal, das an dem Ausgang des vierten Verzögerungselements getragen wird; K2 eine „1" ist, wenn das Signal, das an dem Ausgang des ersten Verzögerungselements getragen wird, einen größeren Wert aufweist als das Signal, das an dem Ausgang des vierten Verzögerungselements getragen wird; „+" eine Anweisung zum Erhöhen einer Verzögerung anzeigt; und „–" eine Anweisung zum Senken einer Verzögerung anzeigt.
Synchrone dynamische Doppeldatenraten-Direktzugriffsspeichervorrichtung (150) mit folgenden Merkmalen: einem Array (152) von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei jede Speicherzelle einen Durchlasstransistor umfasst, der in Serie zu einem Speicherkondensator geschaltet ist; einem Zeilendecodierer (160), der mit dem Array gekoppelt ist; einem Spaltendecodierer (158), der mit dem Array gekoppelt ist; einem Taktempfänger, der gekoppelt ist, um ein externes Differenztaktsignal zu empfangen, wobei der externe Differenztakt eine erste Komponente, die auf einem ersten Leiter getragen wird, und eine zweite Komponente aufweist, die auf einem zweiten Leiter getragen wird; einem ersten Verzögerungselement, das einen Eingang aufweist, der mit dem ersten Leiter gekoppelt ist; einem zweiten Verzögerungselement, das einen Eingang aufweist, der mit dem zweiten Leiter gekoppelt ist; einem dritten Verzögerungselement, das einen Eingang und einen Ausgang aufweist, wobei der Eingang des dritten Verzögerungselements mit einem Ausgang des ersten Verzögerungselements gekoppelt ist; einem vierten Verzögerungselement, das einen Eingang und einen Ausgang aufweist, wobei der Eingang des vierten Verzögerungselements mit einem Ausgang des zweiten Verzögerungselements gekoppelt ist; einem ersten Phasendetektor, der einen ersten Eingang, der mit dem Ausgang des zweiten Verzögerungselements gekoppelt ist, und einen zweiten Eingang aufweist, der mit dem Ausgang des dritten Verzögerungselements gekoppelt ist; einem zweiten Phasendetektor, der einen ersten Eingang, der mit dem Ausgang des ersten Verzögerungselements gekoppelt ist, und einen zweiten Eingang aufweist, der mit dem Ausgang des vierten Verzögerungselements gekoppelt ist; einer Finit-Zustandsmaschine, die einen ersten Eingang, der mit einem Ausgang des ersten Phasendetektors gekoppelt ist, und einen zweiten Eingang aufweist, der mit einem Ausgang des zweiten Phasendetektors gekoppelt ist, wobei die Finit-Zustandsmaschine einen ersten Ausgang aufweist, der mit einem Steuereingang des dritten Verzögerungselements gekoppelt ist und ebenso mit einem Steuereingang des vierten Verzögerungselements, wobei die Finit-Zustandsmaschine außerdem einen zweiten Ausgang aufweist, der mit einem Steuereingang des zweiten Verzögerungselements gekoppelt ist; und einem Ausgangspuffer mit einem ersten Eingang, der mit dem Ausgang des ersten Verzögerungselements gekoppelt ist, und einem zweiten Eingang, der mit dem Ausgang des zweiten Verzögerungselements gekoppelt ist.
Vorrichtung gemäß Anspruch 29, bei der das erste Verzögerungselement ein Festverzögerungselement aufweist, und bei der das zweite, dritte und vierte Verzögerungselement variable Verzögerungselemente aufweisen, derart, dass eine Verzögerung jedes variablen Verzögerungselements basierend auf einem Signal, das an den Steuereingang des variablen Verzögerungselements angelegt wird, erhöht oder gesenkt werden kann.
Vorrichtung gemäß Anspruch 30, bei der die Finit-Zustandsmaschine gemäß der folgenden Tabelle funktioniert:
wobei K1 ein Signal aufweist, das an dem Ausgang des ersten Phasendetektors getragen wird, K2 ein Signal aufweist, das an dem Ausgang des zweiten Phasendetektors getragen wird, F1 ein Signal aufweist, das an dem ersten Ausgang der Finit-Zustandsmaschine getragen wird, und wobei F2 ein Signal aufweist, das an dem zweiten Ausgang der Finit-Zustandsmaschine getragen wird; wobei K1 eine „0" ist, wenn ein Signal, das an dem Ausgang des zweiten Verzögerungselements getragen wird, einen geringeren Wert aufweist als ein Signal, das an dem Ausgang des dritten Verzögerungselements getragen wird; wobei K1 eine „1" ist, wenn das Signal, das an dem Ausgang des zweiten Verzögerungselements getragen wird, einen größeren Wert aufweist als das Signal, das an dem Ausgang des dritten Verzögerungselements getragen wird; wobei K2 eine „0" ist, wenn ein Signal, das an dem Ausgang des ersten Verzögerungselements getragen wird, einen geringeren Wert aufweist als ein Signal, das an dem Ausgang des vierten Verzögerungselements getragen wird; wobei K2 eine „1" ist, wenn das Signal, das an dem Ausgang des ersten Verzögerungselements getragen wird, einen größeren Wert aufweist als das Signal, das an dem Ausgang des vierten Verzögerungselements getragen wird; wobei „+" eine Anweisung zum Erhöhen einer Verzögerung anzeigt; und wobei „–" eine Anweisung zum Senken einer Verzögerung anzeigt.
Vorrichtung gemäß einem der Ansprüche 29 bis 31, bei der das Array (152) von Speicherzellen zumindest eine Milliarde Speicherzellen aufweist.
Zeitgebungsschaltung mit folgenden Merkmalen: einem Tastverhältnisdetektor (104) zum Erfassen eines Fehlers zwischen einem ersten Taktsignal und einem zweiten Taktsignal, wobei der Tastverhältnisdetektor wirksam ist, um eine Phasenkomponente des ersten Signals mit einer Phasenkomponente des zweiten Signals zu vergleichen; einem Tastverhältniskorrektor (102), der mit dem Tastverhältnisdetektor gekoppelt ist, wobei der Tastverhältniskorrektor wirksam ist, um das zweite Taktsignal um eine Menge, basierend auf einem Ergebnis, das durch den Tastverhältnisdetektor hergeleitet wird, zu verzögern; und einer verzögerten Regelschleife (120), die mit zumindest einem des Tastverhältnisdetektors und des Tastverhältniskorrektors gekoppelt ist.
Schaltung gemäß Anspruch 33, bei der die verzögerte Regelschleife einen Eingang umfasst, der mit einem Ausgang des Tastverhältnisdetektors gekoppelt ist.
Schaltung gemäß Anspruch 33 oder 34, bei der die verzögerte Regelschleife (120) einen Ausgang umfasst, der mit einem Eingang des Tastverhältniskorrektors gekoppelt ist.
Schaltung gemäß einem der Ansprüche 33 bis 35, bei der die verzögerte Regelschleife einen Eingang, der mit einem Ausgang des Tastverhältniskorrektors gekoppelt ist, und einen Ausgang umfasst, der mit einem Eingang des Tastverhältnisdetektors gekoppelt ist.
Schaltung gemäß einem der Ansprüche 33 bis 36, bei der die verzögerte Regelschleife (120) folgende Merkmale aufweist: eine erste Verzögerungsleitung (122); eine zweite Verzögerungsleitung (124); ein Rückkopplungselement (126), das eine Ausgabe der ersten Verzögerungsleitung empfängt; einen Phasendetektor (128) mit einem Eingang, der mit einem Ausgang des Rückkopplungselements gekoppelt ist; und eine Finit-Zustandsmaschine (130) mit einem Eingang, der mit einem Ausgang des Phasendetektors gekoppelt ist, wobei die Finit-Zustandsmaschine einen Ausgang aufweist, der mit zumindest einer der ersten und der zweiten Verzögerungsleitung gekoppelt ist.