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Hintergrund
der Erfindung
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Gebiet der Erfindung
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Die
Erfindung bezieht sich allgemein auf Speichervorrichtungen und insbesondere
auf das Einstellen von Verzögerungsblöcken, um
Prozessabweichungen zu kompensieren.
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Die
Entstehung einer Submikronen-CMOS-Technik hat zu einem ansteigenden
Bedarf an Hochgeschwindigkeits-Halbleiterspeichervorrichtungen
geführt,
wie z. B. dynamischen Direktzugriffsspeichervorrichtungen (DRAM-Vorrichtungen; DRAM
= dynamic random access memory), pseudostatischen Direktzugriffsspeichervorrichtungen
(PSRAM; pseudo static random access memory), und Ähnlichem.
Hierin werden solche Speichervorrichtungen kollektiv als DRAM-Vorrichtungen bezeichnet.
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Einige
Typen von DRAM-Vorrichtungen weisen eine synchrone Schnittstelle
auf, was allgemein bedeutet, dass Daten in die Vorrichtungen geschrieben
und aus denselben gelesen werden, in Verbindung mit einem Taktpuls
(z. B. einem Daten-Strobe-Signal DQS). Frühe, synchrone DRAM-Vorrichtungen (SDRAM-Vorrichtungen),
haben ein einzelnes Datenbit pro Taktzyklus übertragen (z. B. auf einer
ansteigenden Flanke), und werden entsprechend als Einzeldatenraten-SDRAM-Vorrichtungen (SDR-SDRAM-Vorrichtungen;
SDR = single data rate) bezeichnet. Später entwickelte Doppeldatenraten-SDRAM-Vorrichtungen
(DDR; double data rate), umfassen Eingabe/Ausgabe-Puffer (I/O-Puffer),
die ein Datenbit sowohl auf der ansteigenden als auch abfallenden Flanke
des Taktsignals zwischenspeichern, wodurch die effektive Datenübertragungsrate verdoppelt
wird.
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Wie
in 1 dargestellt ist,
können
Datensignale (DQ[0:N]), die auf Anschlussflächen 102 dargestellt
sind, durch identische Empfangs- und Zwischenspeicherungs-Blöcke 110 empfangen
werden. Das Daten-Strobe-Signal (DQS), dargestellt auf einer Anschlussfläche 102,
wird durch einen DQS-Empfangs-
und -Antriebs-Block 120 empfangen. Der Antriebsblock bzw.
Treiberblock 120 umfasst eine Empfangsschaltung 122 und
eine Treiberschaltung 124, die das DQS-Signal zu den Empfangs-
und Zwischenspeicherungs-Blöcken 110 treibt.
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Wie
dargestellt ist, empfangen die Empfangs- und Zwischenspeicherungs-Blöcke 110 die Datensignale
mit Empfängerschaltungen 112.
Die Ausgabe dieser Empfängerschaltungen 112 wird dann
verzögert
(DEL; delay = Verzögerung), über eine
Verzögerungsschaltung 114,
um die Verzögerung
abzustimmen, die für
das interne DQS-Signal benötigt
wird, das zu den individuellen Empfangs- und Zwischenspeicherungs-Blöcken 110 von
dem DQS-Empfangs- und -Antriebs-Block 120 getrieben werden
soll. Die Verzögerung
an dem DQS-Signal resultiert sowohl aus der RC-Verzögerung der
Leitweg- bzw. Routing-Drähte
als auch aus der Übergangsverzögerung des
Treiberblocks 120.
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Nach
dem Verzögerungsblock 114 wird
der Weg des Datensignals (DIN) aufgespalten und zu zwei Zwischenspeicherungsblöcken geleitet:
einem Master-Slave-Flip-Flop-Latch (MS-FF-Latch) 116, das die Daten
hält, die
auf der abfallenden Flanke des DQS gesendet werden, und einem Master-Slave-Slave-Flip-Flop-Latch
(MSS-FF-Latch) 118, das die Daten hält, die auf der ansteigenden
Flanke des DQS gesendet werden. Die Eingangsstufen beider dieser
Latches bzw. Zwischenspeicher 116 und 118 benötigen ausreichend
Einrichtungs- und Halte-Zeit, um ordnungsgemäß zu arbeiten.
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Wie
sie hierin verwendet wird, bezieht sich die Einrichtungszeit allgemein
auf den Zeitbetrag, den ein Datensignal vor einer entsprechenden
Daten-Strobe-Signalflanke stabil sein sollte, während sich die Haltezeit allgemein
auf den Zeitbetrag bezieht, den ein Datensignal nach der entsprechenden Strobe-Signalflanke
stabil sein sollte. 2 ist
ein Zeitgebungsdiagramm von Signalen, das die Einrichtung- und Halte-Zeitgebung
an den zwei Latches 116 und 118 darstellt.
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In 2 sind zwei unterschiedliche
Datenmuster gezeigt, um die Auswirkung von asymmetrischen Wirkungen
von Prozessabweichungen auf die Einrichtungs- und Halte-Zeitgebung
darzustellen. Ein erstes Datenmuster P1 weist logisch hohe Daten
auf, die auf der ansteigenden Flanke des Strobe-Signals gesendet werden, und logisch
niedrige Daten, die auf der abfallenden Flanke des Strobe-Signals
gesendet werden. Ein zweites Datenmuster P2 weist logisch niedrige
Daten auf, die auf der ansteigenden Flanke des Strobe-Signals gesendet
werden, und logisch hohe Daten, die auf der abfallenden Flanke des
Strobe-Signals gesendet werden. Anders ausgedrückt entspricht das Datenmuster
P1 einer LO-HI-Sequenz (0-1-Sequenz),
während
das Datenmuster P2 eine HI-LO-Sequenz (1-0-Sequenz) entspricht (LO
= low = niedrig; HI = high = hoch).
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Das
erste (obere) Signaldiagramm 200 stellt die Beziehung von
Signalen P1 und P2 zu DQS unter Annahme idealer Zeitgebungsbedingungen
dar, ohne Abweichungen bei ansteigenden und abfallenden Schaltzeiten
aufgrund von Prozessabweichungen und somit ohne Arbeitszyklusverzerrung.
Anders ausgedrückt
schaltet die ansteigende Flanke des idealen Signals P1 (DIN_ID_P1)
zur gleichen Zeit wie die abfallende Flanke des idealen Signals
P2 (DIN_ID_P2). Ferner schaltet das ideale DQS-Signal (DQS_ID) ungefähr in der
Mitte der Übergänge, wodurch
umfassende Einrichtungs-Zeiten (tSRM und tSFM) und Haltezeiten (tHRM
und tHFM) für
jedes Datensignal bereitgestellt werden.
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Während DDR-SDRAMs
bei immer höheren Frequenzen
und niedrigeren Versorgungsspannungen betrieben werden, erlauben
leider schrumpfende Zykluszeiten weniger Zeit für Daten-Einrichtung und -Halten. Ferner, während sich
die Betriebsfrequenzen erhöhen,
senken die Prozesse, mit denen diese Vorrichtungen aufgebaut werden,
weiter die Merkmalsgröße. Mit
einer abnehmenden Merkmalsgröße werden
Prozess-, Spannungs- und Temperatur-Abweichungen (PVT-Abweichungen; PVT
= process, voltage, temperature), die zu einer Arbeitszyklusverzerrung
führen
(z. B. aufgrund von Differenzen bei P- und N-Typ-Prozessen) immer
ausgeprägter.
Eine der Auswirkungen von PVT-Abweichungen ist, dass die Ausbreitungsverzögerungen
bzw. Laufzeitverzögerungen
von Signalflanken durch Empfänger,
Logikblöcke
und Verzögerungsleitungen
variieren. Wenn die Verzögerung
für ansteigende
und abfallende Flanken unterschiedlich von den PVT-Veränderungen
beeinflusst wird, wird der Arbeitszyklus verzerrt. Bei den meisten
DRAM-Prozessen beeinflussen diese Verzögerungen nicht beide Flanken
symmetrisch, was bedeutet, dass die Differenz zwischen „langsamster
und schnellster" ansteigender
Flanke nicht dieselbe ist wie die Differenz zwischen der „langsamsten
und schnellsten" abfallenden
Flanke.
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Dies
ist in dem zweiten (mittleren) Signaldiagramm 210 dargestellt,
das die Beziehung von Signalen P1 und P2 zu DQS unter Annahme nicht
idealer Zeitgebungsbedingungen aufgrund von Prozessabweichungen
zeigt, die Ansteigende-Flanke-Signale
begünstigen.
Wie dargestellt ist, schaltet die ansteigende Flanke des Signals
P1 (DIN_HI_P1) in diesem Fall vor der abfallenden Flanke des Signals
P2 (DIN_HI_P2). Wie dargestellt ist, führt der verzögerte Schaltpunkt
der abfallenden Flanke des Signals P2 zu reduzierten Einrichtungszeitgebungsspannen
(z. B. tSRM wird reduziert durch tDIS1). Ferner, angenommen, der
Schaltpunkt der abfallenden Flanke von DQS wird auf ähnliche
Weise verzögert,
werden Haltezeitgebungsspannen für
den niedrigen Abschnitt von P1 vor der nachfolgenden ansteigenden Flanke
von P1 (tHFM) ebenfalls reduziert. Während diese Spannen bei diesem
Beispiel akzeptabel sein können,
können
die Spannen in anderen Fällen
aufgrund einer Asymmetrie zu knapp sein.
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Zum
Beispiel stellt das dritte (untere) Signaldiagramm 220 die
Beziehung der Signale P1 und P2 zu DQS unter der Annahme nicht idealer
Zeitgebungsbedingungen aufgrund von Prozessabweichungen dar, die
Abfallende-Flanke-Signale begünstigen.
Wie dargestellt ist, führt
das verzögerte
Schalten der ansteigenden Flanke des DQS-Signals zu unausreichenden
Haltezeitgebungsspannen (tHRM) vor der abfallenden Flanke von P1
(DIN_LO_P1). Ferner, angenommen die ansteigende Flanke von P2 (DIN_LO_P2)
wird auf ähnliche
Wese verzögert,
können
Einrichtungszeitgebungsspannen (tSFM) für die ansteigende Flanke von
P2 vor der abfallenden Flanke von DQS ebenfalls unausreichend sein.
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Der
herkömmliche
Ansatz zum Erhöhen
von Einrichtungs- und Halte-Spannen ist das Erhöhen der Auflösung des
Empfängerblocks.
Unter Verwendung dieses Ansatzes können Signaländerungen an dem Eingang des
Empfängers
schneller erfasst werden, was dazu dienen kann, eine Arbeitszyklusverzerrung
einzuschränken.
Nachteile dieses Ansatzes umfassen jedoch einen höheren Leistungsverbrauch und
einen größeren Bereich,
der für
die Empfängerblöcke benötigt wird.
Insbesondere für
Niedrigleistungsherleitungen von DDR SDRAMs (z. B. Mobilen DDR SDRAMs),
ist der Leistungsverbrauch der Daten- und DQS-Empfängerblöcke kritisch.
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Dementsprechend
besteht ein Bedarf nach verbesserten Techniken und Vorrichtungen
zum Reduzieren einer Arbeitszyklusverzerrung bei DRAM-Vorrichtungen,
die durch Prozessabweichungen verursacht wird.
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Zusammenfassung
der Erfindung
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Ausführungsbeispiele
der Erfindung schaffen allgemein Techniken und Vorrichtungen zum
Reduzieren einer Arbeitszyklusverzerrung bei DRAM-Vorrichtungen,
die durch Prozessabweichungen verursacht wird.
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Ein
Ausführungsbeispiel
liefert eine Speichervorrichtung, die allgemein eine Mehrzahl von Datenanschlussflächen zum
Empfangen von Datensignalen umfasst, die auf ansteigenden und abfallenden
Flanken auf einem extern gelieferten Daten-Strobe-Signal übertragen werden und für jede Datenanschlussfläche eine
Empfangs- und Latch-Schaltung. Jede Empfangs- und Latch-Schaltung
weist eine Empfängerschaltung
auf, um Datensignale zu empfangen, die auf der Datenanschlussfläche geliefert werden,
ein erstes Verzögerungselement
in einem Signalweg zwischen der Empfängerschaltung und einer ersten
Latch-Schaltung, um ein erstes Datensignal um einen ersten Verzögerungsbetrag
zu verzögern,
das durch die erste Latch-Schaltung auf einer ansteigenden Flanke
des Daten-Strobe-Signals zwischengespeichert wird, und ein zweites
Verzögerungselement
in einem Signalweg zwischen der Empfängerschaltung und einer zweiten
Latch-Schaltung, um ein zweites Datensignal um einen zweiten Verzögerungsbetrag
zu verzögern,
das durch die zweite Latch-Schaltung auf einer ansteigenden Flanke
des Daten-Strobe-Signals zwischengespeichert wird.
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Ein
anderes Ausführungsbeispiel
liefert eine dynamische Doppeldatenraten-Direktzugriffsspeicher-Vorrichtung
(DDR-DRAM-Vorrichtung).
Die Vorrichtung umfasst allgemein eine Mehrzahl von Datenanschlussflächen zum
Empfangen von Datensignalen, die auf der ansteigenden und abfallenden
Flanke eines extern gelieferten Daten-Strobe-Signals übertragen
werden, und für
jede Datenanschlussfläche eine
Empfangs- und Latch-Schaltung.
Jede Empfangs- und Latch-Schaltung umfasst allgemein eine Empfängerschaltung
zum Empfangen von Datensignalen, die auf der Datenanschlussfläche geliefert werden,
eine erste Latch-Schaltung zum Zwischenspeichern eines ersten Datensignals,
das durch die Empfängerschaltung
empfangen wird, in Verbindung mit einer ansteigenden Flanke des
Daten-Strobe-Signals, eine zweite Latch-Schaltung zum Zwischenspeichern
eines zweiten Datensignals, das durch die Empfängerschaltung empfangen wird,
in Verbindung mit einer abfallenden Flanke des Daten-Strobe-Signals,
ein erstes Verzögerungselement
in einem Signalweg zwischen der Empfängerschaltung und der ersten
Latch-Schaltung, um das erste Datensignal um einen ersten Verzögerungsbetrag
zu verzögern, und
ein zweites Verzögerungselement
in einem Signalweg zwischen der Empfängerschaltung und der zweiten
Latch-Schaltung,
um das zweite Datensignal um einen zweiten Verzögerungsbetrag zu verzögern, wobei
der erste und der zweite Verzögerungsbetrag unabhängig einstellbar
sind.
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Ein
anderes Ausführungsbeispiel
liefert eine Empfangs- und Latch-Schaltung. Die Empfangs- und Latch-Schaltung
umfasst allgemein eine Empfängerschaltung,
um Datensignale zu empfangen, die auf einer Datenanschlussfläche geliefert
werden, eine erste Latch-Schaltung, um ein erstes Datensignal zwischenzuspeichern,
das durch die Empfängerschaltung
empfangen wird, in Verbindung mit einer ansteigenden Flanke eines
Daten-Strobe-Signals, eine zweite Latch-Schaltung, um ein zweites
Datensignal zwischenzuspeichern, das durch die Empfängerschaltung
empfangen wird, in Verbindung mit einer abfallenden Flanke des Daten-Strobe-Signals, ein
erstes Verzögerungselement
in einem Signalweg zwischen der Empfängerschaltung und der ersten Latch-Schaltung,
um das erste Datensignal um einen ersten Verzögerungsbetrag zu verzögern, und
ein zweites Verzögerungselement
in einem Signalweg zwischen der Empfängerschaltung und der zweiten Latch-Schaltung, um das
zweite Datensignal um einen zweiten Verzögerungsbetrag zu verzögern, wobei
der erste und der zweite Verzögerungsbetrag
unabhängig
einstellbar sind.
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Ein
anderes Ausführungsbeispiel
schafft ein Verfahren zum Einstellen von Einrichtungs- und Halte-Datenabtastzeiten bei
einer Speichervorrichtung im Hinblick auf Prozessabweichungen. Das
Verfahren umfasst allgemein das Empfangen eines Daten-Strobe-Signals;
das Verzögern
eines ersten Datensignals, das in Verbindung mit einer ansteigenden Flanke
des Daten-Strobe-Signals gesendet wird, um einen ersten Verzögerungsbetrag;
das Verzögern
eines zweiten Datensignals, das in Verbindung mit einer abfallenden
Flanke des Daten-Strobe-Signals gesendet wird, um einen zweiten
Verzögerungsbetrag,
der unabhängig
von dem ersten Verzögerungsbetrag
ist, und das Zwischenspeichern des ersten und zweiten Datensignals
mit einer ersten und zweiten Latch-Schaltung, die auf der ansteigenden
bzw. abfallenden Flanke des Strobe-Signals ausgelöst werden.
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Ein
anderes Ausführungsbeispiel
liefert ein Verfahren zum Herstellen einer Speichervorrichtung. Das
Verfahren umfasst allgemein das Fertigen der Speichervorrichtung,
die eine Mehrzahl von Datenanschlussflächen, um Datensignale zu empfangen, die
auf ansteigenden und abfallenden Flanken eines extern gelieferten
Daten-Strobe-Signals übertragen werden,
und für
jede Datenanschlussfläche
eine Empfangs- und
Latch-Schaltung aufweist, mit einem ersten Latch, um ein erstes
Datensignal, das durch die Empfängerschaltung
empfangen wird, auf eine ansteigende Flanke des Daten-Strobe-Signals zwischenzuspeichern,
und einem zweiten Latch, um ein zweites Signal zwischenzuspeichern,
das durch die Empfängerschaltung
empfangen wird, das Ausführen
von einem oder mehreren Tests, um Wirkungen von Prozessabweichungen
auf Einrichtungs- und Haltezeiten von Datensignalen relativ zu dem
Daten-Strobe-Signal zu bestimmen, und basierend auf den Ergebnissen
des einen oder der mehreren Tests, das Einstellen eines ersten Verzögerungselements
in einem Signalweg zwischen der Empfängerschaltung und einer ersten
Latch-Schaltung und eines zweiten Verzögerungselements in einem Signalweg
zwischen der Empfängerschaltung
und einer zweiten Latch-Schaltung.
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Kurze Beschreibung
der Zeichnungen
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Damit
die oben beschriebenen Merkmale der vorliegenden Erfindung besser
detailliert verständlich sind,
wird eine genauere Beschreibung der Erfindung, die oben kurz zusammengefasst
ist, Bezug nehmend auf die Ausführungsbeispiele
gegeben, wobei einige derselben in den beiliegenden Zeichnungen
dargestellt sind. Es wird jedoch darauf hingewiesen, dass die beiliegenden
Zeichnungen nur typische Ausführungsbeispiele
dieser Erfindung darstellen und daher nicht als einschränkend für ihren Schutzbereich
betrachtet werden, da die Erfindung für andere gleichermaßen wirksame
Ausführungsbeispiele
verwendet werden kann.
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1 stellt
einen herkömmlichen
Daten-Empfangs- und -Zwischenspeicherungs-Block dar;
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2 stellt
Zeitgebungsdiagramme für
Daten und Daten-Strobe-Signale
dar, die bei dem Daten-Empfangs- und
-Zwischenspeicherungs-Block aus 1 beteiligt
sind;
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3 stellt
einen Daten-Empfangs- und -Zwischenspeicherungs-Block gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung dar; und
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4 stellt
Zeitgebungsdiagramme für
Daten und Daten-Strobe-Signale
dar, die bei dem Daten-Empfangs- und
-Zwischenspeicherungs-Block aus 3 beteiligt
sind.
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Detaillierte
Beschreibung des bevorzugten Ausführungsbeispiels
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Ausführungsbeispiele
der Erfindung liefern allgemein Techniken und Vorrichtungen zum
Reduzieren einer Arbeitszyklusverzerrung bei DRAM-Vorrichtungen,
die z. B. durch Prozess abweichungen verursacht wird. Durch Teilen
des unverzögerten Ausgangssignals
aus den Datenempfängern
in zwei separate Wege und liefern unabhängig einstellbarer Verzögerungsblöcke in jedem
Weg, der zu den Daten-Latches der ansteigenden und abfallenden Flanke
führt,
können
die Einrichtungs- und Halte-Zeitgebungsspannen erhöht werden.
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Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf Doppeldatenraten-
(DDR-) DRAM-Vorrichtungen beschrieben, bei denen zwei Datenbits
an jeder Datenanschlussfläche
in jedem Taktzyklus (d. h. auf der ansteigenden und abfallenden
Flanke) ausgetauscht werden. Fachleute auf dem Gebiet werden jedoch
erkennen, dass die Konzepte, die hierin beschrieben sind, auf praktisch
jede Vorrichtung angewendet werden können, wo Daten synchron übertragen
werden (z. B. auf beiden Flanken eines Takts). Zum Beispiel können die
hierin beschriebenen Konzepte auch vorteilhaft angewendet werden,
um Zeitgebungsspannen in Vorrichtungen einzustellen, bei denen mehr als
zwei Datenbits auf jeder Datenanschlussfläche in jedem Taktzyklus ausgetauscht
werden, wie z. B. DDR-II- und DDR-III-Typ-DRAM-Vorrichtungen.
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Exemplarische
Empfangs- und Zwischenspeicherungs-Blöcke
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3 stellt
Daten-Empfangs- und -Zwischenspeicherungs-Blöcke 310 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung dar. Wie dargestellt ist, werden Datensignale
(DQ[0:N]), die auf Anschlussflächen 102 dargestellt
sind, durch die Zwischenspeicherungsblöcke 310 empfangen,
während
ein Daten-Strobe-Signal (DQS), das auf einer Anschlussfläche 102 dargestellt
ist, durch einen DQS-Empfangs- und -Treiber-Block 120 empfangen wird.
Wie vorangehend beschrieben wurde, umfasst der Treiberblock 120 eine
Empfangsschaltung 122 und eine Treiberschaltung 124,
die das DQS-Signal zu den Empfangs- und Zwischenspeicherungs-Blöcken 310 treibt.
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Wie
dargestellt ist, empfangen die Empfangs- und Zwischenspeicherungs-Blöcke 310 die Datensignale
mit Empfängerschaltungen 112.
Das Ausgangssignal aus der Empfängerschaltung 112 wird
dann in zwei Wege unterteilt, die zu separaten Verzögerungselementen 3141 und 3142 führen. Nach den
Verzögerungselementen 3141 und 3142 wird
der Datensignalweg aufgespalten (DINF und DINR) und zu zwei Zwischenspeicherungs-
bzw. Latch-Blöcken geleitet:
einem Master-Slave-Flip-Flop- (MS-FF-) Latch 116, das die
Daten hält,
die mit der abfallenden Flanke des DQS gesendet werden, und einem
Master-Slave-Slave-Flip-Flop- (MSS-FF-) Latch 118, das die
Daten hält,
die auf der ansteigenden Flanke des DQS gesendet werden.
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Wie
vorangehend beschrieben wurde, benötigen die Eingangsstufen beider
dieser Latches 116 und 118 ausreichend Einrichtungs-
und Halte-Zeit, um ordnungsgemäß zu arbeiten.
Prozessabweichungen können
zu einer Arbeitszyklusverzerrung führen, die dazu dient, Einrichtungs-
und Halte-Zeiten bei herkömmlichen
Vorrichtungen zu reduzieren. Gemäß Ausführungsbeispielen
der vorliegenden Erfindung jedoch können die Verzögerungselemente 3141 und 3142 unabhängig eingestellt
werden, um die Datensignale zu verzögern, die auf der abfallenden
und ansteigenden Flanke des DQS übertragen
werden, um Prozessabweichungen zu kompensieren und vorangehende
Rand-Einrichtungs- und -Halte-Zeiten zu erhöhen. Die separaten Verzögerungselemente 3141 und 3142 können einen
größeren Grad
an Flexibilität liefern,
um Zeitgebungsspannen einzustellen, als das einzelne Verzögerungselement
(114 aus 1) herkömmlicher Entwürfe.
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Anders
ausgedrückt
können
die separaten Verzögerungselemente 3141 und 3142 bei
einem Versuch eingestellt werden, einen optimalen Ausgleich zwischen
Zeitgebungsspannen für
Abtastdaten zu liefern, die auf ansteigenden und abfallenden Flanken
des DQS-Signals über
den erwarteten Bereich von Betriebsparametern übertragen werden. Wie Bezug
nehmend auf das exemplarische Zeitgebungsdiagramm aus 2 beschrie ben
wurde, wurden ausreichend große
Zeitgebungsspannen (z. B. tSRM und tHFM) in dem Fall von Prozessabweichungen
erreicht, die ansteigende Flanken begünstigen, aber wesentlich kürzere Zeitgebungsspannen
(tHRM und tSFM) wurden in dem Fall von Prozessabweichungen erreicht,
die abfallende Flanken begünstigen. Wie
in 4 dargestellt ist, können jedoch durch unabhängiges Einstellen
der Verzögerungselemente 3141 und 3142 diese
Zeitgebungsspannen eingestellt werden, um die vorangehend minimalen
Halte- und Einrichtungs-Zeiten (tHRM und tSFM) zu erhöhen.
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4 ist
ein Zeitgebungsdiagramm von Signalen, das die Wirkung der Verzögerungselemente 3141 und 3142 auf
die Einrichtungs- und Halte-Zeitgebung an den zwei Latches 116 und 118 darstellt.
Wie bei 2, die oben beschrieben wurde,
um die Auswirkung von asymmetrischen Wirkungen aufgrund von Prozessabweichungen
darzustellen, zeigt 4 zwei Datenmuster P1 und P2.
Bei P1 werden logisch hohe Daten auf der ansteigenden Flanke des
Strobe-Signal gesendet und logisch niedrige Daten auf der abfallenden
Flanke des Strobe-Signals gesendet, während bei P2 logisch niedrige
Daten auf der ansteigenden Flanke des Strobe-Signals gesendet werden und
logisch niedrige Daten auf der abfallenden Flanke des Strobe-Signals
gesendet werden. Wie vorangehend beschrieben wurde, entspricht das
Datenmuster P1 einer LO-HI- (0-1-) Sequenz, währen das Datenmuster P2 einer
HI-LO- (1-0-) Sequenz entspricht. In 4 jedoch
sind separate Signale für
die Datenmuster nach den Verzögerungsblöcken 3141 und 3142 gezeigt
(bezeichnet als DINF bzw. DINR_), um die Auswirkungen der Verzögerungselemente
auf die Zeitgebungsspannen darzustellen.
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Bezug
nehmend zuerst auf das obere Zeitgebungsdiagramm 410, das
dem Fall entspricht, wo Prozessabweichungen zu einem schnelleren
Schalten für
ansteigende Flanken führen,
stellen Signale DINR_HI_P1 und DINR_HI_P2 Signale für die unterschiedlichen
Datenmuster dar, nachdem sie durch den zweiten Verzögerungsblock 3142 verlaufen, während Signale DINF_HI_P1 und
DINF_HI_P2 Signale darstellen, nachdem sie durch den ersten Verzögerungsblock 3141 verlaufen. Die Etiketten dF und dR zeigen
die relativen Änderungen
an den Signalen aufgrund von Verzögerungselementen 3141 bzw. 3142 dar,
relativ zu einem Basislinien-Übergangspunkt 411,
der auftreten würde,
wenn die Verzögerungselemente 3141 und 3142 eingestellt
wären,
um gleiche Verzögerungsdauern
der Signale zu verursachen.
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Bei
dem dargestellten Beispiel sind Verzögerungselemente 3141 und 3142 derart
eingestellt, dass dR größer ist
als dF (relativ zu der Basislinie 411), so dass Datensignale,
die auf der ansteigenden Flanke von DQS zwischengespeichert sind,
relativ zu Datensignalen verzögert
sind, die auf der abfallenden Flanke von DQS zwischengespeichert
sind. Diese bestimmte Verzögerungseinstellung
hat die Wirkung, die Datensignale zu verschieben, die auf der ansteigenden
Flanke von DQS zwischengespeichert sind, nach rechts an der Basislinie 411,
während
die Datensignale, die auf der abfallenden Flanke von DQS zwischengespeichert
sind, nach links auf der Basislinie 411 verschoben werden.
Anders ausgedrückt verursachen
die Verzögerungselemente 3141 und 3142 relativ
gesehen weniger Verzögerung
(dF) bzw. relativ gesehen mehr Verzögerung (dR).
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Dies
ist ersichtlich durch Vergleichen des Zeitgebungsdiagramms 410 aus 4 mit
dem Zeitgebungsdiagramm 210, das in 2 gezeigt
ist. Bei dem Diagramm 410 werden die Signale, die auf der ansteigenden
Flanke von DQS (DINR_HI_P1 und DINR_HI_P2) zwischengespeichert sind
um dR verzögert,
während
die Signale, die auf der abfallenden Flanke von DQS zwischengespeichert
sind (DINF_HI_P1 und DINF_HI_P2) effektiv um dF beschleunigt werden
(d. h. die Signale werden relativ zu der Basislinie 411 weniger
verzögert).
Dieses „Beschleunigen" kann möglich sein
durch Reduzieren einer standardmäßigen Verzögerung,
was zu einem früheren
Schalten relativ zu den Basislinien-Schaltpunkt 411 führt. Während dies
die Wirkung hat, entsprechende Einrichtungs- und Haltezeiten (tRSM und
tHFM) relativ zu denen zu reduzieren, die in dem Diagramm 210 aus 2 gezeigt
sind, sind diese Zeitgebungsspannen trotzdem ausreichend.
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In
dem Fall von Prozessabweichungen, die abfallende Flaken begünstigen,
führt das
Einstellen der Verzögerungselemente 3141 und 3412 auf
diese Weise jedoch zu wesentlichen Erhöhungen der Zeitgebungsspannungen,
die vorangehend minimal waren (z. B, tHRM und tSFM, die in dem Diagramm 220 aus 2 gezeigt
sind). Wie in dem Zeitgebungsdiagramm 420 dargestellt ist,
während
in diesem Fall die ansteigende Flanke von DQS verzögert ist,
führt die entsprechende
Verzögerung
im Übergang
zu der abfallenden Flanke von Daten, die auf der ansteigenden Flanke
von DQS zwischengespeichert sind (DINR_LO_P1) zu einer Erhöhung bei
der entsprechenden Haltezeit (tHRM). Auf ähnliche Weise, während die
abfallende Flanke von DQS in diesem Fall früher kommt, da der Übergang
zu der ansteigenden Flanke der Daten, die auf der abfallenden Flanke
von DQS (DINF_LO_P2) zwischengespeichert sind, früher stattfindet
(um dF), wird die entsprechende Einrichtungszeit (tSFM) erhöht.
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Natürlich werden
Fachleute auf dem Gebiet erkennen, dass es Fälle geben kann, in denen ein
Erhöhen
der Verzögerung
von Daten, die auf abfallenden Flanken zwischengespeichert sind
(dF > dR), zu optimaleren
Zeitgebungsspannen führen
kann. In jedem Fall können
durch Bereitstellen unabhängig
einstellbarer Verzögerungselemente
in separaten Signalwegen von Daten, die auf ansteigenden und abfallenden
Flanken von DQS zwischengespeichert sind, ausreichende Zeitgebungsspannen über einen
breiten Bereich von Parameterabweichungen erreicht werden. Dieser
Ansatz ist besonders vorteilhaft, wenn Abweichungen bei Zeitgebungsspannen über einen
erwarteten Bereich von Prozess-, Spannungs- und Temperatur(PVT-)
Abweichungen nicht symmetrisch sind, was üblicherweise der Fall ist.
Zum Beispiel ermöglichen
die separaten Verzögerungselemente
eine Kompensation, wenn Prozessabwei chungen zu Einrichtungszeitgebungsspannen
für Daten
führen,
die auf der ansteigenden Flanke (tSRM) zwischengespeichert sind,
die wesentlich unterschiedlich sind als Einrichtungszeitgebungsspannen für Daten,
die auf der abfallenden Flanke (tSFM) zwischengespeichert sind.
Wenn die Abweichungen bei Zeitgebungsspannen symmetrisch sind, können angemessene
Einstellungen mit einem einzelnen Verzögerungselement ausgeführt werden,
wie bei herkömmlichen
Entwürfen.
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Einstellen
der Verzögerungen
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In
einigen Fällen
kann, um die richtigen Verzögerungseinstellungen
zu bestimmen, ein empirisches Testen über einen erwarteten Bereich
aus Betriebsparametern ausgeführt
werden. Das Testen kann an einer tatsächlichen Vorrichtung (z. B.
durch Lesen und Schreiben von Datenmustern) oder über Computersimulationen
ausgeführt
werden. Durch dieses Testen können
Abweichungen bei Zeitgebungsspannen aufgezeichnet und erkannt werden. Entsprechende
individuelle Verzögerungseinstellungen
von Verzögerungselementen 3141 und 3142 können dann
ausgewählt
werden. In einigen Fällen
kann ein Testen unter Verwendung der ausgewählten Verzögerungseinstellungen wiederholt
werden, um zu verifizieren, dass angemessene Zeitgebungsspannen
sogar in den schlimmsten Fällen
erreicht werden.
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Wie
genau die Verzögerungen
eingestellt sind, kann von der exakten Implementierung der Verzögerungselemente 3141 und 3142 abhängen. Zum Beispiel
kann für
einige Ausführungsbeispiele
eine bestimmte Metallschicht vorgesehen sein, die ermöglicht,
dass Verbindungen selektiv hergestellt/unterbrochen werden, um Verzögerungselemente
in einer Verzögerungskette
zu verbinden/abzutrennen. Die Verzögerungselemente können z.
B. Inverterpaare sein, die in Reihe verbunden sind, um die Verzögerungskette
aufzubauen, oder Kondensatoren (parallel verbunden), die geladen
oder entladen werden müssen.
In jedem Fall, da diese Ände rungen,
um Verzögerungselemente
auszuwählen/abzutrennen, nur
eine einzelne Metallschicht betreffen, können die Kosten zum Neukonfigurieren
(oder Auswählen)
einer Maske, die eingestellt ist, um eine optimale Symmetrie bei
der Verzögerung
zwischen ansteigenden und abfallenden Datensignalwegen zu erreichen,
relativ kostengünstig
sein. Ferner, da die Metallschichten üblicherweise spät während des
Herstellungszyklus verarbeitet werden, kann die Auswirkung auf die Verarbeitungszeit
(Gesamtentwicklungszeit) aufgrund einer Änderung bei den Masken relativ
klein sein.
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Für andere
Ausführungsbeispiele
kann die Verzögerung,
die jedem der Verzögerungselemente zugeordnet
ist, eingestellt werden durch Ändern
des Zustands von einer oder mehreren Sicherungen (z. B. Durchbrennen
von Lasersicherungen während
der Herstellung oder Durchbrennen elektrisch programmierbarer Sicherungen, Ändern von
Anti-Sicherungen, und Ähnliches).
Die unterschiedlichen Sicherungen können z. B. verwendet werden,
um einen Signalweg durch eines oder mehrere Verzögerungselemente zu führen, um
die Verzögerung
für ein
bestimmtes Verzögerungselement
zu steuern.
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Für wiederum
weitere Ausführungsbeispiele kann
die Verzögerung,
die jedem der Verzögerungselemente
zugeordnet ist, dynamisch während
einer Operation der Vorrichtung eingestellt werden (d. h. „weiche
Einstellung"), durch
Schreiben von einem oder mehreren Steuerregistern auf die Vorrichtung. Zum
Beispiel können
für einige
Ausführungsbeispiele die
Verzögerungselemente
aktiv eingestellt werden, z. B. basierend auf einer Temperaturmessung,
entnommen aus einem Temperatursensor in der Nähe einer Vorrichtung.
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Folgerung
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Durch
Teilen des unverzögerten
Ausgangssignals aus den Datenempfängern in separate Wege und
Erzeugen unabhängig
einstellbarer Verzögerungsblöcke in jedem
Weg, der zu Datenlatches ansteigender und abfallender Flanke führt, können Einrichtungs-
und/oder Halte-Zeitgebungsspannen eingestellt werden (z. B. erhöht werden).
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Während sich
das Vorangehende auf Ausführungsbeispiele
der vorliegenden Erfindung richtet, können andere und weitere Ausführungsbeispiele der
Erfindung erdacht werden, ohne von dem grundlegenden Schutzbereich
derselben abzuweichen, und der Schutzbereich derselben ist durch
die nachfolgenden Ansprüche
bestimmt.