DE10334779B4 - Halbleiterspeichermodul - Google Patents

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Halbleiterspeichermodul mit mehreren Speicherchips (1–8) und wenigstens einem Taktsignale (CLK) und Befehls- und Adresssignale (C/A) zu den Speicherchips (1–8) sowie Datensignale (Daten) zu und von den Speicherchips (1–8) über einen modulinternen Takt-, Adress-, Befehls- und Datensignalbus treibenden/empfangenden Pufferchip (10), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, wobei die Speicherchips (1–8) ausgehend vom Pufferchip (10) in wenigstens einer Reihe (I, II) angeordnet und mit diesem durch den modulinternen Bus verbunden sind,
dadurch gekennzeichnet , dass
die Speicherchips (1–8) jeweils getrennte Schreib- und Lesetaktsignaleingänge zum Empfang der Taktsignale (CLK) aufweisen,
die Taktsignalleitungen (CLK) in wenigstens einer Schleife (S) vom Pufferchip (10) über die Speicherchips (1–8), bis zum Ende jeder Reihe (I, II) und von dort zurück zum Pufferchip (10) geführt sind, wobei
die Speicherchips (1–8) beim Datenschreiben durch die vom Pufferchip (10) abgehenden Taktsignale (CLK), die an ihren Schreibtaktsignaleingängen empfangen werden, getaktet und beim Datenlesen durch die...

Description

  • Die Erfindung betrifft ein Halbleiterspeichermodul mit mehreren Speicherchips und wenigstens einem Taktsignale und Befehls- und Adresssignale zu den Speicherchips sowie Datensignale zu und von den Speicherchips über einen modulinternen Takt-, Adress-, Befehls- und Datensignalbus treibenden bzw. empfangenden Pufferchip, der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, wobei die Speicherchips ausgehend vom Pufferchip in wenigstens einer Reihe angeordnet und mit diesem durch den modulinternen Bus verbunden sind.
  • Bei mit sehr schnellen Speicherchips, zum Beispiel DDR-DRAMs oder QDR-DRAMs bestückten Speichermodulen ergibt sich das Problem, dass beim Datenschreiben und beim Datenlesen jeweils unterschiedliche zeitliche Beziehungen der Schreibdaten und der Lesedaten zu den Taktsignalen vorliegen.
  • US 2002/0129215 A1 beschreibt (vgl. insbesondere 6 und zugehörige Erläuterung) ein bekanntes Speichersystem, bei dem den in einer Reihe angeordneten Speichermodulen ein Schreibtakt entlang der Reihe zugeführt wird und am Ende dieser Reihe ein Taktsignalverstärker den Schreibtakt empfängt und daraus ein Lesetaktsignal generiert, welches die Reihe in entgegengesetzter Richtung durchläuft und den Speichermodulen zur Verfügung steht. Bei diesem bekannten Speichersystem wird nicht dasselbe, lediglich aufgrund der Laufzeit zeitversetzte Taktsignal in der Reihe als Schreib-/Lesetaktsignal verwendet, sondern jeweils verstärkt nur immer von einem Speichermodul zum nächsten (Punkt zu Punkt) weitergegeben.
  • Aus US 6,477,614 B1 (vgl. insbesondere 6 und zugehörige Erläuterung) ist ein Speichermodul mit Pufferchip und in einer Reihe angeordneten Speicherchips am modulinternen Bus bekannt. Der als Signalwiederholer (repeater hub) gestaltete Pufferchip ermöglicht es, dass die Speicherchips in dem bekannten Speichersystem jeweils gleiche Latenz haben.
  • Die beiliegende 4 zeigt einen möglichen Aufbau eines mit DRAMs 101–108 bestückten Halbleiterspeichermoduls, insbesondere eines DIMM-Moduls. Das Speichermodul 200 weist ein oder mehrere Pufferchips (HUB) auf, von denen in 4 nur ein Pufferchip 110 dargestellt ist, der die Daten/Befehls/Adresssignale von einem (nicht gezeigten) Speichercontroller (Chipsatz) empfängt und dann an die DRAM-Chips weiterleitet. Beim Datenlesen geht der Vorgang in der entgegengesetzten Richtung genauso. Für die Kommunikation des Pufferchips 110 und der DRAM-Speicherchips 101–108 auf dem Speichermodul 200 ist eine Synchronisation mit einem vom Pufferchip 110 ausgesendeten Taktsignal CLK notwendig. Wie gezeigt, wird vom Pufferchip 110 das Taktsignal CLK gleichzeitig nach rechts zu den DRAM-Chips 101–104 der Chipreihe I und nach links zu den DRAM-Chips 105–108 der Chipreihe II geführt und zwar als differentielles Taktsignal und am Ende abge schlossen. In derselben Weise sind die (nicht differentiellen) Befehls- und Adresssignale C/A geführt, die ebenfalls an ihrem Ende abgeschlossen sind. Für die Topologie der das differentielle Taktsignal CLK führenden Leitungen des modulinternen Busses gibt es auch andere Ansätze. Eines der Hauptprobleme der meisten Ansätze ist, dass sich aufgrund des Verhältnisses der Signallaufzeit zur Taktgeschwindigkeit das Ankommen der Daten an den einzelnen DRAM-Chips bereits über mehrere Taktzyklen erstreckt. Bei dem in 4 gezeigten Aufbau, bei dem die Datenleitungen und die Befehls- und Adressleitungen C/A einfach vom zentral gelegenen Pufferchip 110 weg parallel nach außen geführt sind, treffen im Falle eines Datenschreibens (die Daten, Befehle und Adressen laufen vom Pufferchip 110 zu den DRAM-Chips 101–104 der Reihe I nach rechts und zu den DRAM-Chips 105–108 der Reihe II nach links), die Signale alle gleichzeitig mit dem Taktsignal CLK an den DRAM-Chips 101–104 einerseits und 105–108 andererseits ein, und die DRAM-Chips können die Daten synchron zu diesem Taktsignal CLK empfangen.
  • Im Falle eines Lesevorgangs laufen aber nur die Befehls- und Adresssignale in der gleichen Richtung wie die Taktsignale CLK. Die Daten laufen entgegengesetzt von den DRAM-Chips zum Pufferchip (HUB) 110. Im Folgenden wird die Signallaufzeit vom Pufferchip 110 zum ersten DRAM 101 bzw. 105 (und ebenso zwischen den einzelnen DRAM-Chips) als tD bezeichnet (tD beträgt zum Beispiel etwa 200 ps). Vom Aussenden des Taktsignals an gerechnet benötigen die Daten vom ersten DRAM-Chip 110 bzw. 105 zweimal tD, um am Pufferchip 110 anzukommen. Diese Zeitverzögerung entsteht durch die Taktverzögerung, das heißt durch die Laufzeit des Taktsignals zum ersten DRAM-Chip 101 bzw. 105 und durch die Datenverzögerungszeit vom DRAM-Chip 101 bzw. 105 zum Pufferchip 110. Für jeden weiter entfernten Speicherchip addiert sich jeweils die Zeitdauer tD. Der maximale Unterschied kann bis zu einer Nanosekunde betragen. Bislang wird angenommen, dass dieser Unterschied vom Pufferchip 110 abgefangen wird. Dies kann aber relativ schwierig sein, da das Ankommen der Daten über mehrere Taktzyklen verteilt sein kann. Ebenfalls fehlt bei diesem Ansatz ein synchrones Signal, mit dem im Pufferchip 110 die Daten erfasst werden können.
    •
  • Die vorliegende Erfindung hat sich zur Aufgabe gestellt, das oben geschilderte Problem zu vermeiden und ein Halbleiterspeichermodul anzugeben, dessen Takttopologie so gestaltet ist, dass sowohl das Datenschreiben als auch das Datenlesen ohne eine aufwändige Modifikation eines Pufferchips synchron zum Taktsignal ausgeführt werden können.
  • Die Aufgabe wird anspruchsgemäß gelöst.
  • Das der Erfindung zugrunde liegende Prinzip besteht darin, die Taktsignalleitungen in einer Schleife vom Pufferchip zum Ende des Halbleiterspeichermoduls und von dort zurück zum Pufferchip zu schleifen, wobei das Schreiben der Daten in die Speicherchips synchron mit dem auf dem Halbleiterspeichermodul vom Pufferchip nach außen laufenden Taktsignal und das Lesen der Daten aus den Speicherchips synchron mit dem von links und rechts außen zum Pufferchip zurück laufenden Taktsignal erfolgt. Voraussetzung dafür ist, dass die Speicherchips getrennte Schreib- und Lesetaktsignaleingänge haben.
  • Somit wird erfindungsgemäß das Taktsignal nicht nur bis zum Ende des Halbleiterspeichermoduls geführt, sondern von dort in einer Schleife wieder zum Pufferchip zurückgeführt, wo es abgeschlossen wird. Auf dem Signalweg zum Ende des Halbleiterspeichermoduls werden die Schreibtaktsignalpins am Speicherchip versorgt, und auf dem Signalweg zurück zum Pufferchip die Lesetaktsignalpins. Damit ist die Signalrichtung beim Schreibvorgang für Takt, Daten, Befehle und Adressen identisch. Beim Lesevorgang werden die Befehls- und Adresssignale ebenfalls mit dem Schreibtakt übertragen, aber die Daten werden durch die DLL (Delay Locked Loop) im Speicherchip synchron zu dem an den Lesetaktsignalpins der Speicherchips empfangenen Lesetakt getrieben.
  • Dabei kann sich das Problem einer unterschiedlichen Latenzzeit der einzelnen Speicherchips einstellen. Um letzteres Problem zu lösen, kann optionell ein Flagsignal mit dem Taktsignal übertragen werden, welches dem Speicherchip denjenigen Taktzyklus vorgibt, an dem er die Daten beim Lesevorgang treiben muss.
  • Sollte die Last am Taktsignalausgang des Pufferchips zu groß sein, könnten für jede Reihe von Speicherchips getrennte Taktsignalausgänge am Pufferchip vorgesehen werden. Weiterhin besteht die Option, die Signale am Ende des Halbleiterspeichermoduls mit einem eigenen Verstärkerbaustein (zum Beispiel einem PLL-Baustein) zu verstärken.
  • Die obigen und weitere vorteilhafte Merkmale eines erfindungsgemäßen Halbleiterspeichermoduls werden in der folgenden Ausführungsbeispiele erläuternden Beschreibung anhand der Zeichnung näher beschrieben. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 schematisch eine Layoutansicht eines beispielhaft als DIMM-Speichermodul ausgeführten Halbleiterspeichermoduls gemäß der Erfindung, das beispielhaft mit einem Pufferchip und acht Speicherchips bestückt ist;
  • 2 ein schematisches Layout eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeichermoduls und
  • 3 ein schematisches Layout eines dritten Ausführungsbeispiels eines erfindungsgemäßen Halblei terspeichermoduls, das außerdem eine ein Flagsignal zusätzlich zum Taktsignal übertragende Variante desselben veranschaulicht.
    •
  • Das in 1 in schematischer Layoutdarstellung dargestellte erste Ausführungsbeispiel eines Halbleiterspeichermoduls 100 weist, wie das eingangs beschriebene in 4 dargestellte DIMM-Modul einen zentral angeordneten Pufferchip (HUB) 10 auf, der Datensignale, Befehls- und Adresssignale C/A und Taktsignale CLK nach rechts und nach links zu in zwei Reihen I und II angeordneten DRAM-Speicherchips 1–4 und 5–8 treibt und der außerdem die über den Datenbus aus den DRAM-Chips gelesenen Datensignale empfängt. Der Pufferchip 10 bildet für die Datensignale, die Befehls- und Adresssignale C/A und die Taktsignale CLK eine Schnittstelle nach außen. Erfindungsgemäß sind die Taktsignalleitungen CLK vom Pufferchip 10 nach rechts und nach links bis zum Ende des Halbleiterspeichermoduls geführt, bilden dort eine Schleife S und laufen dann wieder zurück zum Pufferchip 10, wo sie abgeschlossen sind. Pfeile w und R geben jeweils die Schreibrichtung und die Leserichtung an.
  • Die Speicherchips 1–4 und 5–8 haben jeweils voneinander getrennte Schreibtakt- und Lesetaktsignaleingänge. Beim Datenschreiben (Richtung W) werden die Schreibdaten somit synchron mit dem vom Pufferchip 10 nach außen des Halbleiterspeichermoduls 100 laufenden und an den Schreibtaktsignaleingängen der Speicherchips 1–4 und 5–8 empfangenen Taktsignal CLK eingeschrieben, wohingegen beim Datenlesen die Daten aus den Speicherchips 1–4 und 5–8 synchron mit dem von außen über die Schleife S zum Pufferchip 10 zurück geschleiften Taktsignal CLK (Richtung R) ausgelesen werden. Der Abschluss der Taktsignalleitungen CLK am Pufferchip 10 sorgt dafür, dass dort keine Reflexionen auftreten.
  • Das in 2 dargestellte zweite Ausführungsbeispiel unterscheidet sich von dem oben beschriebenen und in 1 dargestellten Ausführungsbeispiel darin, dass das Taktsignal CLK anstelle einer einfachen Schleifenbildung S am Ende des Halbleiterspeichermoduls dort durch einen Verstärkerchip 11, der zum Beispiel ein PLL-Baustein ist, verstärkt und dann zurück (Pfeil R) zum Pufferchip 10 geleitet wird. Demnach vervollständigt der PLL-Baustein 11 die Schleife S für das Taktsignal CLK.
  • Sollte die Last am Taktsignalausgang des Pufferchips 10 zu groß sein, kann der Pufferchip 10 getrennte Taktsignalausgänge für die rechts von ihm liegende Reihe I des Speicherchips 1–4 und die links vom Pufferchip 10 liegende Reihe II der Speicherchips 5–8 haben. Ein derartiges Ausführungsbeispiel zeigt 3. Außerdem können die Taktsignalleitungen CLK des in 3 gezeigten Ausführungsbeispiels am Ende des Halbleiterspeichermoduls 100 auch einen Verstärkerbaustein 11 gemäß 2 haben.
  • Oben wurde bereits erwähnt, dass die unterschiedliche Latenzzeit der einzelnen Speicherbausteine ein Problem darstellen kann. Deshalb wird bei dem Ausführungsbeispiel der 3 ein Flagsignal 12 zusätzlich zum Taktsignal CLK in derselben Weise über die einzelnen Speicherchips der Reihen I und II vom Pufferchip 10 zum Ende des Halbleiterspeichermoduls 100 und von dort zurück zum Pufferchip 10 geschleift, wo es dann abgeschlossen wird. In einer nicht dargestellten Variante könnte ein Flagsignal auch mit dem Lesebefehl übertragen werden, das dann nur vom Pufferchip 10 nach rechts und nach links läuft.
  • Die Erfindung wurde beispielhaft für ein acht DRAM-Chips und einen Pufferchip aufweisendes DIMM-Modul beschrieben. Selbstverständlich ist das der Erfindung zugrunde liegende Prinzip aber nicht auf DIMM-Module mit DRAM-Speicher beschränkt, sondern überall dort anzuwenden, wo Daten synchron zu einem sehr schnellen Taktsignal in Speicherchips eingeschrieben und aus diesen ausgelesen werden. Ein derartiges Halbleiterspeichermodul kann zum Beispiel auch mit QDR-DRAMs bestückt sein. Statt acht Speicherchips können auf dem Halbleiterspeichermodul sechzehn Speicherchips angeordnet sein. Statt einem Pufferchip (HUB) können auch zwei Pufferchips verwendet werden, von denen jedes zum Beispiel acht Speicherchips zugeordnet ist.
    • 1–8, 101–108
    Speicherchips
    10; 110
    Pufferchip (HUB)
    11
    PLL-Baustein
    12
    Flagsignalleitung
    100
    DIMM-Modul
    C/A
    Befehls- und Adressleitungen bzw. Signale
    CLK
    Taktsignale
    R
    Leserichtung
    S
    Taktsignalschleife
    W
    Schreibrichtung
    I
    rechte Reihe von Speicherchips
    II
    linke Reihe von Speicherchips
    Daten
    Datensignalleitungen

Claims (10)

  1. Halbleiterspeichermodul mit mehreren Speicherchips (1–8) und wenigstens einem Taktsignale (CLK) und Befehls- und Adresssignale (C/A) zu den Speicherchips (1–8) sowie Datensignale (Daten) zu und von den Speicherchips (1–8) über einen modulinternen Takt-, Adress-, Befehls- und Datensignalbus treibenden/empfangenden Pufferchip (10), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, wobei die Speicherchips (1–8) ausgehend vom Pufferchip (10) in wenigstens einer Reihe (I, II) angeordnet und mit diesem durch den modulinternen Bus verbunden sind, dadurch gekennzeichnet , dass die Speicherchips (1–8) jeweils getrennte Schreib- und Lesetaktsignaleingänge zum Empfang der Taktsignale (CLK) aufweisen, die Taktsignalleitungen (CLK) in wenigstens einer Schleife (S) vom Pufferchip (10) über die Speicherchips (1–8), bis zum Ende jeder Reihe (I, II) und von dort zurück zum Pufferchip (10) geführt sind, wobei die Speicherchips (1–8) beim Datenschreiben durch die vom Pufferchip (10) abgehenden Taktsignale (CLK), die an ihren Schreibtaktsignaleingängen empfangen werden, getaktet und beim Datenlesen durch die zum Pufferchip (10) zurücklaufenden Taktsignale (CLK), die an den Lesetaktsignaleingängen der Speicherchips (1–8) empfangen werden, getaktet werden.
  2. Halbleiterspeichermodul nach Anspruch 1, dadurch gekennzeichnet, dass ausgehend von einem auf dem Halbleiterspeichermodul (100) zentral angeordneten Pufferchip (10) rechts und links jeweils eine Speicherchipreihe (I, II) angeordnet ist, und jeweils eine Taktsignalschleife (S) vom Pufferchip (10) über jede Speicherchipreihe (I, II) zum rechten und linken Ende des Halbleiterspeichermoduls (100) und zurück zum Pufferchip (10) geführt ist.
  3. Halbleiterspeichermodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass er ein DIMM-Speichermodul (100) ist und die Speicherchips DDR-DRAM-Chips sind.
  4. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Taktsignale als differentielle Taktsignale über zwei Taktsignalleitungen (CLK) geführt sind.
  5. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Taktsignalleitungen (CLK) an ihren am Pufferchip (10) liegenden ankommenden Enden abgeschlossen sind.
  6. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass in den Taktsignalleitungen (CLK) jeweils ein Taktsignalverstärker (11) am Ende jeder Speicherchipreihe (I, II) angeordnet ist, der dort das vom Pufferchip (10) ankommende Schreibtaktsignal verstärkt und als Lesetaktsignal verstärkt zum Pufferchip (10) zurückführt.
  7. Halbleiterspeichermodul nach Anspruch 6, dadurch gekennzeichnet, dass der Taktsignalverstärker (11) ein PLL-Baustein (PLL) ist.
  8. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Pufferchip (10) für jede Speicherchipreihe (I, II) separat getriebene Taktsignalausgänge aufweist.
  9. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Pufferchip (10) zusätzlich zum Taktsignal (CLK) ein einem Flag-Signaleingang der Speicherchips (1–8) zugeführtes Flagsignal (12) erzeugt, das ebenfalls in einer Schleife vom Pufferchip (10) zum Ende jeder Speicherchipreihe (I, II) und zurück zum Pufferchip (10) geführt ist.
  10. Halbleiterspeichermodul nach Anspruch 9, dadurch gekennzeichnet, dass die Frequenz des Flagsignals (12) ein Bruchteil der Frequenz des Taktsignals ist.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468761B1 (ko) * 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
US7387827B2 (en) 2002-12-17 2008-06-17 Intel Corporation Interconnection designs and materials having improved strength and fatigue life
US7210059B2 (en) * 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7310752B2 (en) 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7216196B2 (en) 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
US7542322B2 (en) 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
US7580312B2 (en) * 2006-07-31 2009-08-25 Metaram, Inc. Power saving system and method for use with a plurality of memory circuits
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US7392338B2 (en) * 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US7472220B2 (en) * 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
KR101377305B1 (ko) * 2005-06-24 2014-03-25 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) * 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US9632929B2 (en) * 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US20070189049A1 (en) * 2006-02-16 2007-08-16 Srdjan Djordjevic Semiconductor memory module
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US20080028135A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. Multiple-component memory interface system and method
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US7995365B1 (en) * 2009-05-01 2011-08-09 Micron Technology, Inc. Method and apparatuses for managing double data rate in non-volatile memory
EP3837611A4 (de) 2018-08-14 2022-05-11 Rambus Inc. Verpackte integrierte vorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020129215A1 (en) * 2001-03-06 2002-09-12 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration
US6477614B1 (en) * 1998-09-30 2002-11-05 Intel Corporation Method for implementing multiple memory buses on a memory module

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3820843B2 (ja) * 1999-05-12 2006-09-13 株式会社日立製作所 方向性結合式メモリモジュール
US6480948B1 (en) * 1999-06-24 2002-11-12 Cirrus Logic, Inc. Configurable system memory map

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477614B1 (en) * 1998-09-30 2002-11-05 Intel Corporation Method for implementing multiple memory buses on a memory module
US20020129215A1 (en) * 2001-03-06 2002-09-12 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration

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