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HINTERGRUND
DER ERFINDUNG
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1. Bereich der Erfindung
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Die vorliegende Erfindung betrifft
eine synchrone Halbleiterspeichervorrichtung, oder genauer eine
synchrone Halbleiterspeichervorrichtung wie ein dynamisches RAM,
in dem Lese- und Schreibvorgänge
auf der Grundlage von zwei komplementären Taktsignalen ausgeführt werden
können.
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2. Beschreibung des entsprechenden
Fachgebiets
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Synchrone Halbleiterspeichervorrichtungen werden
in zunehmendem Maß zur
Erhöhung
der Betriebsgeschwindigkeit von Speichervorrichtungen verwendet.
Da auch die Speicherkapazität
von Halbleiterspeichervorrichtungen zugenommen hat, führt die
Durchführung
von Einbrenntests an Halbleiterspeichervorrichtungen tendenziell
zu längeren
Testzeiten. Darüber
hinaus schließen
die Einbrenntestsysteme, die für
die Einbrenntests verwendet werden, gewöhnlich entsprechende Oszillatoren
ein, die mit den hohen Betriebsgeschwindigkeiten der Speichervorrichtungen
oder DUTs (getestete Geräte) nicht
Schritt halten können.
Genauer gesagt sind die Taktfrequenzen, die in den dynamischen Einbrenntests
an Halbleiterspeichervorrichtungen verwendet werden können, begrenzt.
Daher ist zur Verringerung der Testzeit eine Einrichtung nötig, die
eine Erhöhung der
während
des Einbrenntests in der Halbleiterspeichervorrichtung verwendeten
Arbeitsfrequenzen ermöglicht.
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In 1A bis 1C sind die Konfiguration
sowie das Betriebsablaufdiagramm eines dynamischen RAM (DRAM) zu
sehen, wie es in der japanischen Offenlegungsschrift Hei 11-213696
beschrieben wird. 1A zeigt
ein Blockdiagramm eines dynamischen RAM. Hier stehen z. B. /RAS1
bzw. /CAS1 für
ein überstrichenes
RAS1 bzw. ein überstrichenes
CAS1. Genauer gesagt stellen das "/RAS1"- und das "/CAS1"-Signal den jeweiligen Impuls der Adresse
einer bestimmten Zeile bzw. Spalte dar, die beide jeweils bei einem
niedrigen Signalpegel aktiv sind. Das /RAS1- und das /CAS1-Signal
gelangen durch ein n-leitendes Paar von Transfergattern 81 sowie
die Eingabepuffer 82 und 83 in den dynamischen
RAM. Ein Adressschlüssel
gelangt durch eine Adressschlüssel-Auswerteschaltung 89 in
das dynamische RAM. Das dynamische RAM steuert sein Speicherfeld
auf der Grundlage des /RAS1- und des /CAS1-Signals. Der Betriebsmodus
des dynamischen RAM ist abhängig
vom Adressschlüssel
entweder der normale Betriebsmodus oder der Testmodus.
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Im normalen Betriebsmodus schickt
die Adressschlüssel-Auswerteschaltung 89 ein
Signal mit niedrigem Pegel zu einem p-leitenden Transfergatterpaar 84 und
einem n-leitenden Transfergatterpaar 81. Das /RAS1-Signal
gelangt durch den den Eingabepuffer 82, das p-leitende
Transfergatter 84 und einen Zeilen-Adressencodierer 85 in
eine Steuerschaltung 87 des Speicherfeldes. Das /CAS1-Signal
gelangt durch den Eingabepuffer 83, das p-leitende Transfergatter 84 und
einen Spalten-Adressencodierer 86 in die Steuerschaltung 87 des
Speicherfeldes.
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Im Testmodus schickt die Adressschlüssel-Auswerteschaltung 89 ein
Signal mit hohem Pegel zu dem p-leitenden Paar von Transfer gattern 84 und
dem n-leitenden Paar von Transfergattern 81. Das /RAS1-
und das /CAS1-Signal gelangen durch das n-leitende Transfergatter 81 in
eine Logikschaltung 88.
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1B zeigt
einen Schaltplan, der die Konfiguration der Logikschaltung 88 darstellt.
Die Logikschaltung 88 erzeugt mit Hilfe eines EXCLUSIV-NOR-Gatters
(im Folgenden als ExNOR-Gatter bezeichnet) ein /RAS2-Signal auf
der Grundlage des /RAS1- und des /CAS1-Signals. Aus diesem /RAS2-Signal
erzeugt die Logikschaltung 88 mit Hilfe einer Verzögerungsschaltung 91 ein
/CAS2-Signal. Das
/RAS2- und das /CAS2-Signal gelangen durch den Zeilen-Adressencodierer 85 bzw.
den Spalten-Adressencodierer 86 in die Steuerschaltung 87 des
Speicherfeldes.
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1C zeigt
ein Ablaufdiagramm, das die Betriebsweise der Logikschaltung 88 erläutert. Die Periodendauer
des /RAS1- und des /CAS1-Signals beträgt 2 μs. Anstieg bzw. Abfall des /RAS1-Signals eilen dem
Anstieg bzw. Abfall des /CAS1-Signals jeweils um eine festgelegte
Zeitspanne nach. Das /RAS2-Signal weist eine Wellenform mit einer
Pulsweite von festgelegter Länge
auf. Die Verzögerungsschaltung 91 verzögert das
ankommende /RAS2-Signal um 20 ns, um so das /CAS2-Signal erzeugen
zu können.
Das /RAS2- und das /CAS2-Signal haben eine Periodendauer von 1 μs.
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Mit der in der oben erwähnten Publikation beschriebenen
Technologie wird mit Hilfe eines konventionellen Einbrenntestsystems
die Periodendauer des Taktgebers reduziert, um so die Testzeit im
dynamischen Einbrenntest zu verkürzen.
Bei dieser Technologie wird im Einbrenntestsystem eine Schaltung benötigt, die
mit der doppelten Lesegeschwindigkeit Schritt halten kann, um die
Lesedaten zur Gut-Schlecht-Evaluierung mit den Schreibdaten vergleichen
zu können.
Dadurch erhöhen
sich die Kosten für
das Gerät
zur Durchführung
des dynamischen Einbrenntests und damit auch die Kosten für das dynamische
RAM.
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Das europäische Patent mit der Veröffentlichungsnummer
EP 0 640 986 A beschreibt
eine Speichervorrichtung gemäß dem Oberbegriff
von Anspruch 1.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Im Hinblick auf das oben beschriebene
Problem bei der konventionellen Technologie ist es eine Aufgabe
der vorliegenden Erfindung, eine synchrone Halbleiterspeichervorrichtung
zu schaffen, deren Betriebsgeschwindigkeit im Testmodus doppelt
so hoch ist wie die Betriebsgeschwindigkeit im normalen Modus, und
die somit die Gut-Schlecht-Evaluierung im dynamischen Einbrenntest
an der Halbleiterspeichervorrichtung vereinfacht.
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Die vorliegende Erfindung ermöglicht eine synchrone
Halbleiterspeichervorrichtung, welche Folgendes aufweist: ein Speicherzellenfeld,
das eine Vielzahl von Gruppen von Speicherzellen aufweist, wobei
jede Gruppe eine Anzahl m Speicherzellen zum Speichern einer Anzahl
m an Datenbits einschließt;
einen Taktsignalerzeuger zum Empfangen eines Paares komplementärer Signale,
welche erste und zweite Taktsignale zum Erzeugen dritter und vierter
Taktsignale in einem normalen Betriebsmodus aufweisen, wobei das
dritte Taktsignal eine voreilende Flanke besitzt, die im Wesentlichen
synchron zu einer nacheilenden Flanke des ersten Taktsignals ist, das
vierte Taktsignal eine voreilende Flanke besitzt, die im Wesentlichen
synchron zu einer voreilenden Flanke des ersten Taktsignals ist,
wobei der Taktsignalerzeuger in einem Testmodus ein fünftes Taktsignal
erzeugt, das eine Frequenz aufweist, die doppelt so groß ist wie
die Frequenz des ersten Taktsignals; einen Lese-/Schreib-Steuerschaltkreis,
der auf das erste Taktsignal in dem normalen Betriebsmodus zur Steuerung
eines Lese-/Schreibvorgangs für
die Speicherzellen anspricht, wobei der Lese-/Schreib-Steuerschaltkreis
im Testmodus auf das fünfte
Taktsignal zur Steuerung eines Lese-/Schreibvorgangs für die Speicherzellen
anspricht; eine Vielzahl von Daten-Zwischenspeichern, die jeweils
für ein
entsprechendes Bit aus der in der Anzahl m vorliegenden Bits angeordnet
sind, wobei alle Daten-Zwischenspeicher auf das dritte und vierte
Taktsignal in dem normalen Betriebsmodus zum Zwischenspeichern von
Lesedaten von einer entsprechenden Speicherzelle in Synchronisation
mit dem dritten Taktsignal ansprechen und die zwischengespeicherten
Lesedaten in Synchronisation mit dem vierten Taktsignal liefern;
und einen Umgehungsschaltkreis, der es ermöglicht, dass die Lesedaten
während
des Testmodus die Zwischenspeicher umgehen.
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In der erfindungsgemäßen synchronen
Halbleiterspeichervorrichtung arbeitet der Lese-/Schreib-Steuerschaltkreis
in Synchronisation mit dem verdoppelten Signal, und der Umgehungsschaltkreis
umgeht beim Lesevorgang im Testmodus die Zwischenspeicher. Dies
ermöglicht
im Testmodus eine Verdopplung der Betriebsgeschwindigkeit ohne eine
Erhöhung
der Arbeitsfrequenz des Testgeräts für den Einbrenntest.
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In der folgenden Beschreibung, die
sich auf die beigefügten
Zeichnungen bezieht, werden die oben angeführten wie auch weitere Zielsetzungen, Merkmale
und Vorteile noch klarer herausgestellt.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1A bis 1C sind Diagramme, die die
Konfiguration und das Betriebsablaufdiagramm eines herkömmlichen
dynamischen RAM zeigen;
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2 ist
ein Schaltplan einer synchronen Halbleiterspeichervorrichtung gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
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3 ist
ein Blockdiagramm, das ein erstes Beispiel für den Taktsignalerzeuger 11 in 1 zeigt;
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4 ist
ein Schaltplan, der ein konkretes Beispiel für die Eingangsbereiche 3 und 4 in 2 zeigt;
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5 ist
ein Schaltplan, der ein konkretes Beispiel für den Impulssignalerzeuger 15 in 3 zeigt;
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6 ist
ein Signal-Ablaufdiagramm, das die Arbeitsweise des Eingangsbereichs 13 in 2 zeigt;
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7 ist
ein Signal-Ablaufdiagramm, das die Arbeitsweise des Taktsignalerzeugers 11 in 2 zeigt;
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8 ist
ein Blockdiagramm, das ein Beispiel für den Leseschaltkreis in der
synchronen Halbleiterspeichervorrichtung in 2 zeigt;
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9 ist
ein Schaltplan, der ein Beispiel für die Selektionsschaltkreise 8 in 8 zeigt; und
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10 ist
ein Blockdiagramm, das ein zweites konkretes Beispiel für den Taktsignalerzeuger 11 in 2 zeigt.
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DETAILLIERTE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Im Folgenden wird die erfindungsgemäße synchrone
Halbleiterspeichervorrichtung im Bezug auf ihre Ausführungsform
und anhand der Zeichnungen beschrieben. In 2 umfasst die erfindungsgemäße Ausführungsform
der synchronen Halbleiterspeichervorrichtung, allgemein dargestellt
durch die Nummer 10, einen Taktsignalerzeuger 11,
einen Steuersignalerzeuger (ein weiterer Taktsignalerzeuger) 12 und
einen Steuerschaltkreis 20, der auch einen Lese-/Schreib-Steuerschaltkreis
umfasst. Der Steuersignalerzeuger 12 enthält die Inverter 21 bis 23,
die NAND-Gatter 24 und 25 sowie ein OR-Gatter 26.
Die synchrone Halbleiterspeichervorrichtung empfängt zwei komplementäre Taktsignale,
die Signale CLK
101 und CLKB 102, die für Schreib-
und Lesevorgänge
benötigt
werden, und ein Signal zum Umschalten auf einen anderen Modus, das TESTM-Signal 103,
dessen Signalpegel den Betriebsmodus der Speichervorrichtung bestimmt.
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Der Taktsignalerzeuger 11 erzeugt
ein erstes internes Taktsignal, das ICLK-Signal 104, das
auf dem CLK-Signal 101 basiert, und sendet dieses zum ersten
Eingang des OR-Gatters 26. Daneben erzeugt er auch ein
zweites internes Signal, das ICLKB-Signal 105, das auf
dem CLKB-Signal 102 basiert, und sendet dieses zu den ersten
Eingängen
der beiden NAND-Gatter 24 und 25. Das TESTM-Signal 103 wird
durch den Inverter 21 zum zweiten Eingang des NAND-Gatters 24 sowie
zum zweiten Eingang des NAND-Gatters 25 geschickt. Das
NAND-Gatter 24 sendet ein Steuersignal, das ICLKBK-Signal 106, aus,
das den Inverter 22 durchläuft. Das NAND-Gatter 25 sendet
ein Steuersignal, das ICLKBT-Signal 107, durch den Inverter 23 zum
zweiten Eingang des OR-Gatters 26. Das OR-Gatter 26 erzeugt
aus dem ICLK-Signal 104 und dem ICLKBT-Signal 107 ein
Signal 108 mit der verdoppelten Frequenz und sendet dieses
zum Takteingang des Steuerschaltkreises 20. Der Steuerschaltkreis 20 steuert
den Gesamtbetrieb der synchronen Halbleiterspeichervorrichtung in
Synchronisation mit dem Signal 108 mit der verdoppelten Frequenz,
das hierbei den Betriebstakt vorgibt.
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In 3 umfasst
ein erstes Beispiel für
den Taktsignalerzeuger 11 in 2 die
beiden Eingangsschaltkreise 13 und 14; diese sind
ein Paar funktioneller Schaltungsblocks mit gleicher Konfiguration. Das
CLK-Signal 101 wird in ein Eingangsterminal 201 der
Eingangsschaltung 13 und ein Eingangsterminal 202 der
Eingangsschaltung 14 geleitet. Das CLKB-Signal 102 wird
in ein Eingangsterminal 202 der Eingangsschaltung 13 sowie
ein Eingangsterminal 201 der Eingangsschaltung 14 geleitet.
Das ICLK-Signal 104 verlässt die Eingangsschaltung 13 am Ausgangsterminal 203.
Das ICLKB-Signal 105 verlässt die Eingangsschaltung 14 am
Ausgangsterminal 203.
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In 4 umfasst
ein konkretes Beispiel für die
in 3 dargestellte Eingangsschaltung 13,
die in ihrer Konfiguration der Eingangsschaltung 14 ähnelt, die
P-Kanal-MOS-Transistoren Qp1 und Qp2, die N-Kanal-MOS-Transistoren
Qn1 und Qn2 sowie einen Impulssignalerzeuger 15. Die Source-Elektroden
der MOS-Transistoren Qp1 und Qp2 sind beide mit der Stromversorgungsleitung
VCC verbunden, ihre Gate-Elektroden mit der Drain-Elektrode des MOS-Transistors Qp1.
Die Drain-Elektrode des MOS-Transistors Qn1 ist mit der Drain-Elektrode
des Modulatortransistors Qp1 verbunden, seine Gate-Elektrode mit
dem Eingangsterminal 202 des Eingangsschaltkreises 13 oder 14.
Die Drain-Elektrode des MOS-Transistors Qn2 ist mit der Drain-Elektrode
des MOS-Transistors Qp2 sowie mit dem Eingangsterminal 204 des
Impulssignalerzeugers 15 verbunden, seine Gate-Elektrode
mit dem Eingangsterminal 201 des Eingangsschaltkreises 13 oder 14. Der
Ausgangsterminal 205 des Impulssignalerzeugers 15 ist
mit dem Ausgangsterminal 203 des Eingangsschaltkreises 13 oder 14 verbunden.
Die Source-Elektroden der MOS-Transistoren Qn1 und Qn2 sind beide
geerdet.
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In 5,
umfasst ein konkretes Beispiel für den
in 3 dargestellten Impulssignalerzeuger 15 die
Inverter 27 und 28, ein NAND-Gatter 29 sowie eine
Verzögerungseinheit 30 sowie
eine gewisse Anzahl (n) hintereinander geschalteter Inverter. Der
Inverter 27 empfängt
ein A-Signal 111 vom Eingangsterminal 204 des
Impulssignalerzeugers 15 und sendet ein B-Signal 112 zum
ersten Eingang des NAND-Gatters 29 sowie zum Eingangsterminal
der Verzögerungseinheit 30.
Die Verzögerungseinheit 30 sendet
ein C-Signal 113 zum zweiten Eingang des NAND-Gatters 29.
Das NAND-Gatter 29 wiederum sendet ein D-Signal 114 zum
Inverter 28, der ein E-Signal 115 zum Ausgangsterminal 205 des
Impulssignalerzeugers 15 sendet.
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6 zeigt
ein Ablaufdiagramm zur Erläuterung
der Betriebsweise des in 3 dargestellten Eingangsschaltkreises 13.
Das CLK-Signal 101 ist ein Taktsignal mit der Periodendauer
T. Das CLKB-Signal 102 ist das Komplementärsignal
zum CLK-Signal 101. wie in 3 bis 5 gezeigt, ermöglicht bei
einem niedrigen Signalpegel des CLK-Signals 101 der Eingangsschaltkreis 13 ein
Einschalten der MOS-Transistoren Qn1, Qp1 und Qp2 und ein Ausschalten
des MOS-Transistors Qn2, wodurch der Signalpegel des A-Signals 111 am
Eingang des Inverters 27 in 5 stark
ansteigt. Umgekehrt werden bei einem hohen Signalpegel des CLK-Signals 101 die
MOS-Transistoren Qn1, Qp1 und Qp2 abgeschaltet, und der MOS-Transistor
Qn2 eingeschaltet, was ein Absinken des A-Signals 111 auf
einen niedrigen Signalpegel ermöglicht.
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Das A-Signal 111 fällt mit
einer Verzögerungszeit
t1 nach dem Anstieg des CLK-Signals 101 ab, der wiederum
von den Operationen der MOS-Transistoren Qn1, Qp1 und Qp2 abhängt; die Verzögerungszeit
t1 entspricht dabei einem einzigen logischen Gatter. Daher steigt
das B-Signal 112 am Ausgang des Inverters 27 mit
einer Verzögerungszeit t2
nach dem Abfall des A-Signals 111 an, die ebenfalls einem
einzigen logischen Gatter entspricht. Die Verzögerungseinheit 30 bewirkt
einen Abfall des C-Signals 113 am Ausgang der Verzögerungseinheit 30 mit
einer Verzögerungszeit
td nach dem Anstieg des B-Signals 112, welche Verzögerungszeit
n Invertern entspricht. Das D-Signal 114, das sich aus
einer NAND-Verknüpfung des
B-Signals 112 und des C-Signals 113 ergibt, besteht
aus einem einmaligen Impuls und hat einen niedrigen Signalpegel
sowie eine Pulsweite von td. Das E-Signal 115 am Ausgang
des Inverters 28 steigt mit einer Verzögerungszeit von t2 nach dem
Abfall des D-Signals 114 an, der einem einzigen logischen
Gatter entspricht.
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7 zeigt
ein Ablaufdiagramm zur Erläuterung
der Betriebsweise des Taktsignalerzeugers 11 in 1. Der Taktsignalerzeuger 11 erzeugt
nach Ablauf einer bestimmten Zeitspanne nach dem Anstieg des CLK-Signals 101 einen
einmaligen Impuls als ICLK-Signal 104.
Daneben erzeugt er nach Ablauf einer bestimmten Zeitspanne nach
Anstieg des CLKB-Signals 102 einen weiteren einmaligen
Impuls mit hohem Signalpegel als ICLKB-Signal 105.
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Das TESTM-Signal 103 weist
im normalen Betriebsmodus einen niedrigen Signalpegel auf, im Testmodus
dagegen einen hohen Signal pegel. Im normalen Betriebsmodus passiert
das ICLKB-Signal 105 das NAND-Gatter 24 und den
Inverter 22 als ICLKBK-Signal 106, während das
ICLKBT-Signal 107 seinen niedrigen Pegel beibehält. Im Testmodus
behält
das ICLKBK-Signal 106 seinen niedrigen Pegel bei, während das
ICLKB-Signal 105 das NAND-Gatter 25 und den Inverter 23 als
ICLKBT-Signal durchläuft.
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Das Signal 108 mit verdoppelter
Frequenz ergibt sich aus einer OR-Verknüpfung des ICLK-Signals 104 und
des ICLKBT-Signals 107 und hat eine Pulsweite von td. Dieses
Signal 108 hat im normalen Betriebsmodus nach jeder Zeitspanne
T einen einzigen einmaligen Impuls, im Testmodus nach jeder Zeitspanne
T/2.
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8 zeigt
ein Beispiel für
einen Leseschaltkreis in der synchronen Halbleiterspeichervorrichtung
aus 2. Der Leseschaltkreis,
der allgemein durch das Bezugszeichen 60 dargestellt wird,
umfasst eine Vielzahl von (m) Daten-Zwischenspeichern 17 und
m Selektionsschaltkreisen 18, die von einem als Umgehungsschaltkreis
ausgeführten
Entscheidungsschaltkreis 19 gesteuert wird. Die Lesedaten werden
dem Leseschaltkreis 60 aus einer Gruppe von Speicherzellen
im Speicherzellenfeld 50 durch einen A-Datenbus 116 zugeführt und
durch einen B-Datenbus 117 vom Leseschaltkreis 60 aus
weiter transportiert. Sowohl der A-Datenbus als auch der B-Datenbus verfügen über Signalleitungen;
diese entsprechen entweder der Anzahl von Datenbits einschließlich dem
am wenigsten wichtigen Bit, einem ersten Bit b1 bis hin zum wichtigsten
Bit, oder aber einem m-ten Bit bm. Der Entscheidungsschaltkreis 19 enthält auch
ein ExNor-Gatter mit m Eingängen.
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Jede der Signalleitungen, die den
Bits b1 bis bm des A-Datenbusses 116 entsprechen, ist mit
dem Dateneingang eines entsprechenden Zwischenspeicher-Schaltkreises 17 sowie
mit einem entsprechenden Eingang des ExNOR-Gatters im Entscheidungsschaltkreis 19 verbunden.
Alle m Daten-Zwischenspeicher empfangen das ICLKBK-Signal 106 an
ihrem ersten Takteingang und das ICLK-Signal 104 an ihrem
zweiten Takteingang. Jeder Datenausgang der m Daten- Zwischenspeicher 17 ist
mit dem A-Eingang eines entsprechenden Selektionsschaltkreis 18 verbunden.
Alle m Selektionsschaltkreise 18 empfangen das TESTM-Signal 103 an
ihrem S-Eingang, der als Eingang für das Selektions-Steuerungssignal
dient. Der B-Eingang
eines der Selektionsschaltkreise 18, der dem m-ten Datenbit
entspricht, ist mit dem Ausgang des ExNOR-Gatters im Entscheidungsschaltkreis 19 verbunden.
Die B-Eingänge
der Selektionsschaltkreise 18, die den Bits bm-1 bis b1
entsprechen, sind geerdet. Die Y-Ausgabeterminals der Selektionsschaltkreise 18,
die den Bits bm bis b1 entsprechen, sind mit den jeweiligen Signalleitungen
auf dem B-Datenbus 117 verbunden.
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In 9 umfasst
ein Beispiel für
die in 8 dargestellten
Selektionsschaltkreise 18 die P-Kanal-MOS-Transistoren
Qp5 und Qp6, die N-Kanal-MOS-Transistoren Qn5 und Qn6 sowie einen
Inverter 32.
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Der S-Eingang des Selektionsschaltkreises 18 ist
mit dem Eingang des Inverters 32, der Gate-Elektrode des
MOS-Transistors Qp5 sowie der Gate-Elektrode des MOS-Transistors
Qn6 verbunden. Der A-Eingang des Selektionsschaltkreises 18 ist
sowohl mit der Drain-Elektrode des MOS-Transistors Qn5 als auch
mit der Source-Elektrode
des MOS-Transistors Qp5 verbunden. Der B-Eingang des Selektionsschaltkreises 18 ist
sowohl mit der Drain-Elektrode des MOS-Transistors Qn6 als auch mit
der Source-Elektrode des MOS-Transistors Qp6 verbunden. Der Ausgang
des Inverters 32 ist sowohl mit der Gate-Elektrode des
MOS-Transistors Qn5 als auch mit der Gate-Elektrode des MOS-Transistors Qp6
verbunden. Die Source-Elektrode des MOS-Transistors Qn5, die Drain-Elektrode
des MOS-Transistors Qp5, die Source-Elektrode des MOS-Transistors
Qn6 und die Drain-Elektrode des MOS-Transistors Qp6 sind alle mit
dem Y-Ausgangsterminal des Selektionsschaltkreises 18 verbunden.
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Wenn das dem S-Eingangsterminal zugeführte Signal
einen niedrigen Signalpegel aufweist, ermöglicht der Selektionsschaltkreis 18 ein
Einschalten der MOS-Transistoren Qn5 und Qp5 sowie ein Ausschalten
der MOS-Transistoren Qn6 und Qp6, wodurch eine Verbindung zwischen
dem A-Eingangsterminal und dem Y-Ausgangsterminal hergestellt wird.
Wenn das dem S-Eingangsterminal zugeführte Signal einen hohen Signalpegel
aufweist, werden die MOS-Transistoren
Qn5 und Qp5 ausgeschaltet und die MOS-Transistoren Qn6 und Qp6 eingeschaltet,
wodurch eine Verbindung zwischen dem B-Eingangsterminal und dem
Y-Ausgangsterminal hergestellt wird.
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So werden zum Beispiel bei einem
Schreibvorgang eines synchronen DRAM, der hier als ein Ausführungsbeispiel
für eine
Halbleiterspeichervorrichtung dienen soll, Schreibdaten von außerhalb
des DRAM synchron mit dem Betriebstakt sofort in Speicherzellen
gespeichert. Bei einem Lesevorgang des synchronen DRAM werden Lesedaten
aus den Speicherzellen zwischengespeichert und verlassen den DRAM
wenige Takte später
synchron mit dem Betriebstakt wieder. Die synchrone Halbleiterspeichervorrichtung
führt ihre
Lese- und Schreibvorgänge
bei einem Einbrenntest im Testmodus mit verdoppelter Frequenz des
Betriebstaktes aus – dabei
weist das TESTM-Signal 103 einen hohen Signalpegel auf – und nicht
im normalen Betriebsmodus, in dem das TESTM-Signal 103 einen
niedrigen Signalpegel aufweist.
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Die Lesedaten aus den Speicherzellen
werden sowohl den Zwischenspeichern 17 als auch dem Entscheidungsschaltkreis 19 durch
den A-Datenbus 116 zugeführt. Im normalen Betriebsmodus
werden die Lesedaten synchron mit dem ICLK-Signal 104 und
dem ICLKBK-Signal 106 in den m Daten-Zwischenspeichern
zwischengespeichert und dann nach einigen Takten an die A-Eingangsterminals
der Selektionsschaltkreise 18 weitergeleitet. Die Selektionsschaltkreise 18 leiten
alle Bits bm bis b1 der Lesedaten an den B-Datenbus 117 weiter.
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Im Testmodus leitet der Entscheidungsschaltkreis 19 die
Entscheidungsresultate, die auf den Lesedaten beruhen, an den Selektionsschaltkreis 18 weiter,
der dem m-ten Datenbit bm entspricht. Der Selektionsschaltkreis 18,
der dem m-ten Datenbit entspricht, leitet die Entscheidungsresultate zur
Signalleitung des B-Datenbusses 17 weiter, die dem m-ten
Bit bm entspricht. Die Selektionsschaltkreise 18, die den
Bits bm-1 bis b1 der Daten entsprechen, stellen die jeweiligen Signalleitungen
des B-Datenbusses 117 auf
einen niedrigen Signalpegel ein.
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Im Folgenden wird nun der Einbrenntest
beschrieben, wie er an der synchronen Halbleiterspeichervorrichtung
durchgeführt
werden soll, die über den
Lese-Schaltkreis in 8 verfügt. Das
Einbrenn-Testsystem schreibt Daten, welche über die gesamten Bits aus einer
Folge von "0" und "1" bestehen, in die Speicherzellen. Anschließend stellt
das Testsystem das TESTM-Signal 103 auf einen hohen Signalpegel
ein, was. zur Folge hat, dass die synchrone Halbleiterspeichervorrichtung
nun im Testmodus arbeitet. Dann liest die synchrone Halbleiterspeichervorrichtung
die Daten aus den Speicherzellen und überprüft den Wert des m-ten Bits
auf dem B-Datenbus 117.
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Haben alle Bits der Lesedaten den
selben Wert, so nimmt das m-te Bit bm auf dem B-Datenbus 117 den
Wert "1" an. Haben die Bits
der Lesedaten unterschiedliche Werte, so nimmt das m-te Bit bm auf dem
B-Datenbus 117 den Wert "0" an.
Das Einbrenn-Testsystem trifft die Entscheidung "GUT", wenn
das m-te Bit bm auf dem B-Datenbus 117 den Wert "1" annimmt; es trifft die Entscheidung "SCHLECHT", wenn das m-te Bit
bm auf dem B-Datenbus 117 den Wert "0" annimmt
.
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Wichtig ist hierbei, dass der Entscheidungsschaltkreis 19 Schalter
und Inverter einschließt,
die zwischen den Eingängen
des ExNOR-Gatters und den jeweiligen Signalleitungen des A-Datenbusses 116 liegen.
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Die Signalleitungen des A-Datenbusses 116 sind
mit dem ersten Eingang des jeweiligen Schalters und dem Eingang
des jeweiligen Inverters verbunden. Die Ausgänge der Inverter sind mit dem
zweiten Eingang des jeweiligen Schalters verbunden. Die Eingänge des
ExNOR-Gatters sind dann mit dem Ausgang des jeweiligen Schalters
verbunden.
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Je nach Anweisung von außerhalb
der Speichervorrichtung ermöglichen
die Schalter eine Verbindung eines der beiden Eingänge mit
dem Ausgang, so dass die Erwartungswerte, d. h. die Lesedaten, weitergeleitet
werden können.
In diesem Fall können
beliebige Erwartungswerte als Schreibdaten verwendet werden, was
zu einer Verbesserung der Zuverlässigkeit
des Einbrenntests führt.
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Die synchrone Halbleiterspeichervorrichtung benützt das
Signal mit doppelter Frequenz gemäß der oben beschriebenen Ausführungsform
während der
Durchführung
von Schreibvorgängen,
Lesevorgängen
sowie Vergleichs- und Entscheidungsvorgängen als Betriebstakt seines
Steuerschaltkreises. Der Leseschaltkreis umgeht die Zwischenspeicher, wenn
der Entscheidungsschaltkreis den Testmodus erkennt. Dadurch wird
im Testmodus eine Verdopplung der Betriebsgeschwindigkeit möglich.
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In 10 weist
ein zweites konkretes Beispiel für
den in 2 dargestellten
Taktsignalerzeuger 11 anstelle der beiden Eingangsschaltkreise 13 und 14 nur
einen einzigen Eingangsschaltkreis auf. Der Taktsignalerzeuger 11A weist
die P-Kanal-MOS-Transistoren
Qp1 und Qp2, die N-Kanal-MOS-Transistoren Qn1 und Qn2 sowie zwei
Takterzeuger 15 und 16 auf.
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Die Drain-Elektrode des MOS-Transistors Qp1
und die Drain-Elektrode des MOS-Transistors Qn1 sind mit dem Eingangsterminal 204 des
Impulssignalerzeugers 15 verbunden. Die Drain-Elektrode des
MOS-Transistors Qp2 und die Drain-Elektrode des MOS-Transistors
Qn2 sind mit dem Eingangsterminal 204 des Impulssignalerzeugers 16 verbunden. Das
ICLKB-Signal 105 verlässt
den Impulssignalerzeuger 15 an dessen Ausgangsterminal 205.
Das ICLK-Signal 104 verlässt den Impulserzeuger 16 an dessen
Ausgangsterminal 205. In diesem Fall kann die Größe des Schaltkreises
verringert werden.
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Die Beschreibung der vorliegenden
Erfindung erfolgte mit Bezug auf ihre bevorzugte Verwirklichung.
Die erfindungsgemäße synchrone
Halbleiterspeichervorrichtung ist jedoch nicht auf die oben beschriebene
Konfiguration der Ausführungsform
beschränkt.
Vielmehr bietet die vorliegende Erfindung auch die Möglichkeit
der Variation synchroner Halbleiterspeichervorrichtungen durch verschiedene
Modifikationen oder Änderungen
der oben beschriebenen Ausführungsform.