KR100656455B1 - 반도체 메모리의 액티브 싸이클 제어장치 및 방법 - Google Patents

반도체 메모리의 액티브 싸이클 제어장치 및 방법 Download PDF

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KR100656455B1 KR1020050130343A KR20050130343A KR100656455B1 KR 100656455 B1 KR100656455 B1 KR 100656455B1 KR 1020050130343 A KR1020050130343 A KR 1020050130343A KR 20050130343 A KR20050130343 A KR 20050130343A KR 100656455 B1 KR100656455 B1 KR 100656455B1
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Abstract

동작속도를 향상시키고 전류소모를 감소시킬 수 있도록 한 반도체 메모리의 액티브 싸이클 제어장치 및 방법에 관한 것으로, 동기 모드 및 비동기 모드를 지원하는 반도체 메모리에 있어서, 소정 시간동안 클럭에 따라 반도체 메모리의 동작모드를 판단하여 동작모드 판단신호를 출력하는 동작모드 제어수단, 및 상기 동작모드 판단신호에 따라 해당 동작모드의 액티브 싸이클을 진행하기 위한 액티브 신호 출력을 제어하는 액티브 제어수단을 포함하므로 동작속도를 향상시키고 전류소모를 감소시킬 수 있으며, 클럭이 셋 업 타임을 만족하지 않아도 정상적인 액티브 싸이클 진행이 가능하여 제품의 안정성 및 신뢰성을 향상시킬 수 있다.
액티브, 동기, 비동기, 클럭, 셋 업 타임

Description

반도체 메모리의 액티브 싸이클 제어장치 및 방법{Apparatus and Method for Controlling Active Cycle of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 액티브 싸이클 제어장치의 구성을 나타낸 회로도,
도 2는 종래기술에 따른 각부 신호파형을 나타낸 타이밍도,
도 3은 본 발명에 따른 반도체 메모리의 액티브 싸이클 제어장치의 구성을 나타낸 블록도,
도 4는 도 3의 동작모드 제어부의 내부 구성을 나타낸 회로도,
도 5는 도 3의 액티브 제어부의 내부 구성을 나타낸 회로도,
도 6 및 도 7은 본 발명에 따른 각부 신호 파형을 나타낸 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 동작모드 제어부 110: 판단부
111: 제 1 펄스 발생부 112: 제 1 래치
113: 제 1 지연부 114: 제 2 펄스 발생부
120: 신호 출력부 121: 제 2 래치
200: 액티브 제어부 210: 동기 액티브 신호 발생부
211: 제 3 펄스 발생부 220: 비동기 액티브 신호 발생부
221: 제 4 펄스 발생부 230: 대기 신호 발생부
231: 제 5 펄스 발생부 232: 제 3 래치
240: 액티브 신호 발생부 241: 제 4 래치
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 액티브 싸이클 제어장치 및 방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리 특히, 비동기 모드를 지원하는 동기식 반도체 메모리의 액티브 싸이클 제어장치는 도 1에 도시된 바와 같이 구성된다.
즉, 칩 선택신호(CS)를 입력받는 제 1 펄스 발생부(11), 소오스가 전원단과 연결되고 게이트가 상기 제 1 펄스 발생부(11)의 출력단과 연결되는 제 1 트랜지스터(M1), 게이트에 클럭(CLK)을 공통 입력받고 상기 제 1 트랜지스터(M1)와 접지단 사이에 연결된 제 2 및 제 3 트랜지스터(M2. M3)로 이루어진 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력단과 연결된 제 1 래치(12), 상기 제 1 래치(12)의 출력단과 연결된 제 2 인버터(IV2), 상기 제 2 인버터(IV2)의 출력단과 연결된 제 2 펄스 발생부(13), 클럭(CLK)과 액티브 어드레스를 입력받는 제 1 낸드 게이트(ND1), 상기 제 1 낸드 게이트(ND1)의 출력을 입력받는 제 3 펄스 발생부(14), 노멀 액티브 신호(N_ACT)를 입력받는 제 4 펄스 발생부(15), 게이트에 상기 제 2 펄스 발생부(13)의 출력을 입력받고 소오스가 접지단과 연결된 제 4 트랜지스터(M4), 게이트에 상기 제 3 펄스 발생부(14)의 출력을 입력받고 소오스가 접지단과 연결되며 드레인이 상기 제 4 트랜지스터(M4)의 드레인과 연결된 제 5 트랜지스터(M5), 게이트에 상기 제 4 펄스 발생부(15)의 출력을 공통 입력받고 전원단과 상기 제 4 트랜지스터(M4)의 드레인에 연결된 제 3 인버터(IV3), 상기 제 3 인버터(IV3)의 출력단에 연결된 제 2 래치(16), 프리 차지 신호(PCG)를 입력받는 제 4 인버터(IV4), 소오스가 전원단에 연결되고 게이트에 상기 제 4 인버터(IV4)의 출력을 입력받는 제 8 트랜지스터(M8), 드레인이 상기 제 8 트랜지스터(M8)와 연결되고 게이트에 지연된 노멀 액티브 신호(N_ACTd)를 입력받으며 소오스가 접지된 제 9 트랜지스터(M9), 상기 제 8 트랜지스터(M8)와 제 9 트랜지스터(M9)의 연결노드와 연결된 제 3 래치(17), 상기 제 3 래치(17)의 출력단과 연결된 제 5 인버터(IV5), 상기 제 5 인버터(IV5)의 출력과 상기 제 2 래치(16)의 출력을 입력받는 제 2 낸드 게이트(ND2), 상기 제 2 낸드 게이트(ND2)의 출력을 입력받는 제 6 인버터(IV6), 상기 제 6 인버터(IV6)의 출력을 입력받아 로우 액티브 신호(R_ACT) 및 상기 지연된 노멀 액티브 신호(N_ACTd)를 출력하는 지연소자(18)를 포함한다.
상기 제 1 및 제 4 펄스 발생부(11, 15)는 하이 신호 입력에 따라 로우 펄스를 발생시키고, 상기 제 2 펄스 발생부(13)는 하이 신호 입력에 따라 하이 펄스를 발생시키고, 제 3 펄스 발생부(14)는 로우 신호 입력에 따라 하이 펄스를 발생시키도록 구성된다.
상기 제 1 내지 제 3 래치(12, 16, 17)는 입력된 신호를 반전시켜 출력하고, 그 출력을 입력으로 피드백시키는 두 개의 인버터로 구성된다.
이와 같이 구성된 종래기술에 따른 반도체 메모리의 액티브 싸이클 제어장치의 동작을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
상기 칩 선택신호(CS)가 도 2와 같이, 하이로 인에이블되면, 제 1 펄스 발생부(11)가 로우 펄스를 발생시켜 제 1 트랜지스터(M1)가 온 된다.
상기 클럭(CLK)이 도 2와 같이, 로우이면 제 1 인버터(IV1)를 통해 하이가 출력되고, 제 1 래치(12) 및 제 2 인버터(IV2)를 통해 동작모드 판단신호(MIX_CON)가 하이로 인에이블된다.
이때 종래의 반도체 메모리는 비동기 모드를 지원한다. 따라서 클럭(CLK)의 입력여부에 상관없이 일단 상기 칩 선택신호(CS)가 인에이블되면, 상기와 같이 동작모드 판단신호(MIX_CON)를 하이로 인에이블시켜 비동기 모드로 동작하도록 한다.
상기 인에이블된 동작모드 판단신호(MIX_CON)에 따라 도 2와 같이 대기 신호(READY)가 하이로 인에이블된다.
즉, 동작모드 판단신호(MIX_CON)가 하이 이므로 제 2 펄스 발생부(13)가 하이 펄스를 발생하고 그에 따라 제 4 트랜지스터(M4)가 온 되며, 노멀 액티브 신호(N_ACT)가 로우로 디스에이블 상태이므로 제 4 펄스 발생부(15)가 하이를 출력하고 그에 따라 제 3 인버터(IV3)가 로우를 출력하여 제 2 래치(16)를 통해 대기 신호(READY)가 하이로 인에이블 된다.
상기 인에이블된 대기 신호(READY)에 따라 도 2와 같이, 노멀 액티브 신호(N_ACT)가 하이로 인에이블되고, 로우 액티브 신호(R_ACT) 및 지연된 노멀 액티브 신호(N_ACTd)가 인에이블된다.
즉, 대기 신호(READY)가 하이이고, 제 5 인버터(IV5)에서 출력되는 PA도 하이 상태이므로, 제 2 낸드 게이트(ND2) 및 제 6 인버터(IV6)를 통해 노멀 액티브 신호(N_ACT)가 하이로 인에이블되고, 지연소자(18)를 통해 로우 액티브 신호(R_ACT) 및 지연된 노멀 액티브 신호(N_ACTd)가 인에이블된다. 이때 PA는 프리 차지 신호(PCG)에 의해 하이로 되고 지연된 노멀 액티브 신호(N_ACTd)에 의해 로우로 되는 신호로서, 액티브 동작이 이루어지기 전까지 도 2와 같이, 하이로 유지된다.
또한 상기 노멀 액티브 신호(N_ACT)가 하이로 인에이블됨에 따라 도 2와 같이, 대기 신호(READY)가 로우로 디스에이블된다.
즉, 노멀 액티브 신호(N_ACT)가 하이로 되므로 제 4 펄스 발생부(15)가 로우 펄스를 출력하고 그에 따라 제 3 인버터(IV3) 및 제 2 래치(16)를 통해 대기 신호(READY)가 로우로 디스에이블된다.
한편, 클럭(CLK)이 입력됨에 따라 도 2와 같이, 동작모드 판단신호(MIX_CON)가 로우로 디스에이블되고, 동기 액티브 신호(CLK_ACT)가 하이로 인에이블된다.
즉, 클럭(CLK)이 로우에서 하이로 토글됨에 따라 제 1 인버터(IV1)가 로우를 출력하고 제 1 래치(12) 및 제 2 인버터(IV2)를 통해 동작모드 판단신호(MIX_CON)가 로우로 된다. 또한 유효 어드레스(ADV)가 하이로 인에이블됨에 따라 제 1 낸드 게이트(ND1)가 로우를 출력하고 제 3 펄스 발생부(14)를 통해 동기 액티브 신호(CLK_ACT)가 하이로 인에이블된다.
상기 동기 액티브 신호(CLK_ACT)가 하이로 인에이블됨에 따라 도 2와 같이, 대기 신호(READY)가 하이로 인에이블되고, 그에 따라 프리 차지를 수행하기 위해 프리 차지 신호(PCG)가 하이로 인에이블되고, 그에 따라 PA가 하이로 된다.
즉, 상기 프리 차지 신호(PCG)가 하이로 됨에 따라 제 8 트랜지스터(M8)가 온 되므로 제 3 래치(17) 및 제 5 인버터(IV5)를 통해 상기 PA가 하이로 된다.
상기 대기 신호(READY)가 하이로 인에이블되고 상기 PA가 하이로 됨에 따라 도 2와 같이, 노멀 액티브 신호(N_ACT)가 하이로 인에이블된다.
상기 노멀 액티브 신호(N_ACT)가 하이로 인에이블됨에 따라 도 2와 같이, 상기 대기 신호(READY)가 로우로 디스에이블되고, 지연된 노멀 액티브 신호(N_ACTd) 및 로우 액티브 신호(R_ACT)가 하이로 인에이블된다.
상술한 바와 같이, 종래의 기술에 따른 반도체 메모리는 두 번의 액티브 싸이클 즉, 초기 동작시 비동기 모드로 간주하고 동작함에 따른 액티브 싸이클과 클럭이 입력되어 동기 모드에 따른 액티브 싸이클이 수행된다.
따라서 종래의 기술에 따른 반도체 메모리는 동기 모드로 동작할 때에도 불필요하게 두 번의 액티브 싸이클이 수행되므로 동작속도가 느려지고 전류소모가 커지는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 동작속도를 향상시키고 전류소모를 감소시킬 수 있도록 한 반도체 메모리의 액티브 싸이클 제어장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 액티브 싸이클 제어장치는 동기 모드 및 비 동기 모드를 지원하는 반도체 메모리에 있어서, 소정 시간동안 클럭에 따라 반도체 메모리의 동작모드를 판단하여 동작모드 판단신호를 출력하는 동작모드 제어수단; 및 상기 동작모드 판단신호에 따라 해당 동작모드의 액티브 싸이클을 진행하기 위한 액티브 신호 출력을 제어하는 액티브 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 액티브 싸이클 제어방법은 동기 모드 및 비동기 모드를 지원하는 반도체 메모리의 액티브 싸이클 제어방법에 있어서, 소정 시간동안 클럭에 따라 반도체 메모리의 동작모드를 판단하여 동작모드 판단신호를 출력하는 단계; 및 상기 동작모드 판단신호에 따라 동기 액티브 싸이클 또는 비동기 액티브 싸이클 중에서 하나를 수행하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 액티브 싸이클 제어방법은 동기 모드 및 비동기 모드를 지원하는 반도체 메모리의 액티브 싸이클 제어방법에 있어서, 칩 선택신호가 인에이블되면 클럭 입력을 판단하여 예비 동작모드 판단신호를 출력하는 단계, 상기 예비 동작모드 판단신호를 상기 소정시간 지연시키고 상기 소정시간 이내에 클럭이 입력되는지 판단하여 동작모드 판단신호를 출력하는 단계, 및 상기 동작모드 판단신호에 따라 동기 액티브 싸이클, 비동기 액티브 싸이클중에서 적어도 하나를 수행하는 단계를 포함함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 액티브 싸이클 제어장치의 구성을 나타낸 블록도, 도 4는 도 3의 동작모드 제어부의 내부 구성을 나타낸 회로도, 도 5는 도 3의 액티브 제어부의 내부 구성을 나타낸 회로도, 도 6 및 도 7은 본 발명에 따른 각부 신호 파형을 나타낸 타이밍도이다.
본 발명에 따른 반도체 메모리의 액티브 싸이클 제어장치는 도 3에 도시된 바와 같이, 클럭에 따라 반도체 메모리의 동작모드를 판단하여 동작모드 판단신호를 출력하는 동작모드 제어부(100), 및 상기 동작모드 판단신호에 따라 해당 동작모드의 액티브 싸이클을 진행하기 위한 액티브 신호 출력을 제어하는 액티브 제어부(200)를 포함한다.
상기 동작모드 제어부(100)는 칩 선택신호(CS) 및 클럭(CLK)에 따라 예비 동작모드 판단신호(MIX_CON_PRE)를 출력하는 판단부(110), 및 상기 예비 동작모드 판단신호(MIX_CON_PRE)와 상기 클럭(CLK)에 따라 동작모드 판단신호(MIX_CON)를 출력하는 신호 출력부(120)를 포함한다.
상기 판단부(110)는 상기 칩 선택신호(CS)를 입력받는 제 1 펄스 발생부(111), 소오스가 전원단과 연결되고 게이트가 상기 제 1 펄스 발생부(111)의 출력단과 연결되는 제 1 트랜지스터(M11), 게이트에 클럭(CLK)을 공통 입력받고 상기 제 1 트랜지스터(M11)와 접지단 사이에 연결된 제 1 인버터(IV11), 상기 제 1 인버터(IV11)의 출력단과 연결된 제 1 래치(112), 상기 제 1 래치(112)의 출력단과 연결된 제 2 인버터(IV12), 상기 제 2 인버터(IV12)와 연결된 제 1 지연부(113), 상기 제 2 인버터(IV12)의 출력과 상기 제 1 지연부(113)의 출력을 입력받는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 입력받는 제 3 인버터(IV13), 및 상기 제 3 인버터(IV13)의 출력을 입력받는 제 2 펄스 발생부(114)를 포함한다.
상기 제 1 지연부(113)는 셋 업 타임의 최대값(tCSSMAX)과 동일한 지연시간을 갖도록 구성된다. 이때 상기 셋 업 타임은 두 가지 동작모드 즉, 동기 및 비동기 모드를 지원하는 반도체 메모리에서 칩 선택신호(CS)가 인에이블된 후 동기 모드로 동작하기 위해 클럭(CLK)의 입력여부를 판단하기 위해 정해진 시간이다.
그리고 상기 제 1 펄스 발생부(111) 및 제 2 펄스 발생부(114)는 하이 신호 입력에 따라 로우 펄스를 출력한다.
상기 신호 출력부(120)는 소오스가 전원단과 연결되고 게이트에 상기 예비 동작모드 판단신호(MIX_CON_PRE)가 입력되는 제 4 트랜지스터(M21), 게이트에 클럭을 공통 입력받고 상기 제 4 트랜지스터(M21)와 접지단 사이에 연결된 제 4 인버터(IV21), 상기 제 4 인버터(IV21)의 출력단과 연결된 제 2 래치(121), 상기 제 2 래치(121)의 출력단과 연결된 제 5 인버터(IV22)를 포함한다.
상기 액티브 제어부(200)는 클럭(CLK)과 유효 어드레스(ADV)에 따라 동기 액티브 신호(CLK_ACT)를 출력하는 동기 액티브 신호 발생부(210), 상기 동작모드 판단신호(MIX_CON)에 따라 비동기 액티브 신호(MIX_ACT)를 출력하는 비동기 액티브 신호 발생부(220), 상기 노멀 액티브 신호(N_ACT), 상기 동기 액티브 신호(CLK_ACT) 및 상기 비동기 액티브 신호(MIX_ACT)에 따라 대기 신호(READY)를 출력하는 대기 신호 발생부(230), 및 프리 차지 신호(PCG), 상기 노멀 액티브 신호(N_ACT) 및 상기 대기 신호(READY)에 따라 로우 액티브 신호(R_ACT) 및 지연된 노멀 액티브 신호(N_ACTd)를 출력하는 액티브 신호 발생부(240)를 포함한다.
상기 동기 액티브 신호 발생부(210)는 상기 클럭(CLK)과 상기 유효 어드레스(ADV)를 입력받는 제 2 낸드 게이트(ND31), 상기 제 2 낸드 게이트(ND31)의 출력을 입력받는 제 6 인버터(IV31), 상기 제 6 인버터(IV31)의 출력을 입력받는 제 3 펄스 발생부(211), 및 상기 제 3 펄스 발생부(211)의 출력을 입력받는 제 7 인버터(IV32)를 포함한다.
상기 비동기 액티브 신호 발생부(220)는 상기 동작모드 판단신호(MIX_CON)를 입력받는 제 4 펄스 발생부(221), 및 상기 제 4 펄스 발생부(221)의 출력을 입력받는 제 8 인버터(IV41)를 포함한다.
상기 대기 신호 발생부(230)는 상기 노멀 액티브 신호(N_ACT)를 입력받는 제 5 펄스 발생부(231), 상기 제 5 펄스 발생부(231)의 출력을 입력받는 제 9 인버터(IV51), 상기 제 9 인버터(IV51)와 접지단 사이에 연결되어 게이트에 상기 비동기 액티브 신호(MIX_ACT)를 입력받는 제 9 트랜지스터(M53), 상기 동작모드 판단신호(MIX_CON)를 입력받는 제 10 인버터(IV52), 상기 제 9 인버터(IV51)와 제 9 트랜지스터(M53)의 연결노드에 연결되어 게이트에 상기 제 10 인버터(IV52)의 출력을 입력받는 제 10 트랜지스터(M54), 및 상기 제 10 트랜지스터(M54)와 접지단 사이에 연결되어 게이트에 상기 동기 액티브 신호(CLK_ACT)를 입력받는 제 11 트랜지스터(M55)를 포함한다.
상기 제 3, 제 4 및 제 5 펄스 발생부(211, 221, 231)는 하이 신호 입력에 따라 로우 펄스를 출력한다.
상기 액티브 신호 발생부(240)는 프리 차지 신호(PCG)를 입력받는 제 11 인 버터(IV61), 전원단에 연결되고 게이트에 상기 제 1 인버터(IV61)의 출력을 입력받는 제 12 트랜지스터(M61), 상기 제 12 트랜지스터(M61)와 접지단 사이에 연결되고 게이트에 지연된 노멀 액티브 신호(N_ACTd)를 입력받는 제 13 트랜지스터(M62), 상기 제 12 트랜지스터(M61)와 제 13 트랜지스터(M62)의 연결노드의 출력을 입력받는 제 4 래치(241), 상기 제 4 래치(241)의 출력을 입력받는 제 12 인버터(IV62), 상기 제 12 인버터(IV62)의 출력과 상기 대기 신호(READY)를 입력받는 제 3 낸드 게이트(ND61), 상기 제 3 낸드 게이트(ND61)의 출력을 입력받는 제 13 인버터(IV63), 및 상기 제 13 인버터(IV63)의 출력을 입력받는 제 2 지연부(242)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 액티브 싸이클 제어장치의 동작을 도 3 내지 도 7을 참조하여 설명하면 다음과 같다.
먼저, 반도체 메모리에 공급되는 클럭(CLK)이 셋 업 타임의 최대값(tCSSMAX)을 만족하는 경우를 설명하기로 한다.
상기 칩 선택신호(CS)가 도 6와 같이, 하이로 인에이블되고 클럭(CLK)이 입력되지 않으면 즉, 로우이면 도 4의 판단부(110)에서 예비 동작모드 판단신호(MIX_CON_PRE)가 하이로 인에이블되고 상기 셋 업 타임의 최대값(tCSSMAX)에 해당하는 시간만큼 지연되어 도 4의 신호 출력부(120)에 입력된다.
즉, 제 1 펄스 발생부(111)가 로우 펄스를 발생시켜 제 1 트랜지스터(M11)가 온 된다. 그리고 상기 클럭(CLK)이 로우이므로 상기 제 1 인버터(IV11)를 통해 하이가 출력되고, 제 1 래치(112) 및 제 2 인버터(IV12)를 통해 예비 동작모드 판단신호(MIX_CON_PRE)가 하이로 된다. 그리고 상기 예비 동작모드 판단신호 (MIX_CON_PRE)가 하이로 됨에 따라 제 1 지연부(113), 제 1 낸드 게이트(ND11), 제 3 인버터(IV13), 및 제 2 펄스 발생부(114)를 통해 상기 tCSSMAX 만큼 지연된 로우 펄스가 출력된다.
이때 상기 예비 동작모드 판단신호(MIX_CON_PRE)는 클럭(CLK)의 입력여부를 판단하기 위해 상기 제 1 지연부(113)의 지연시간 즉, tCSSMAX 만큼의 타이밍 마진을 확보하기 위한 신호이다.
상기 도 4의 판단부(110)의 제 2 펄스 발생부(114)에서 출력된 로우 펄스에 따라 도 4의 신호 출력부(120)에서 도 6과 같이 동작모드 판단신호(MIX_CON)가 로우로 출력된다.
즉, 제 4 트랜지스터(M21)가 온 되고, 상기 tCSSMAX 이내에 클럭(CLK)이 로우에서 하이로 토글(Toggle)되므로 제 4 인버터(IV21), 제 2 래치(121), 및 제 5 인버터(IV22)를 통해 동작모드 판단신호(MIX_CON)가 로우로 출력된다.
상기 동작모드 판단신호(MIX_CON)가 로우가 됨에 따라 도 5의 비동기 액티브 신호 발생부(220)에서 도 6과 같이, 비동기 액티브 신호(MIX_ACT)가 로우로 출력된다.
한편, 클럭(CLK)이 하이이고 유효 어드레스(ADV)가 하이로 입력되면, 도 5의 동기 액티브 신호 발생부(210)에서 도 6과 같이, 하이 펄스 형태의 동기 액티브 신호(CLK_ACT)가 출력되고 그에 따라 도 5의 대기 신호 발생부(230)에서 대기 신호(READY)가 하이로 출력된다.
즉, 상기 동기 액티브 신호(CLK_ACT)가 하이이고, 비동기 액티브 신호 (MIX_ACT)가 로우이므로 대기 신호 발생부(230)의 제 10 트랜지스터(M54) 및 제 11 트랜지스터(M55)가 온 된다. 그리고 현재까지 액티브 동작이 없어 노멀 액티브 신호(N_ACT)가 로우로 디스에이블된 상태이므로 제 5 펄스 발생부(231)가 하이를 출력하고 그에 따라 제 9 인버터(IV51)가 로우를 출력하여 제 3 래치(232)를 통해 도 6과 같이, 대기 신호(READY)가 하이로 인에이블된다.
상기 인에이블된 대기 신호(READY)에 따라 도 5의 액티브 신호 발생부(240)에서 도 6과 같이, 노멀 액티브 신호(N_ACT)가 하이로 인에이블되고, 로우 액티브 신호(R_ACT) 및 지연된 노멀 액티브 신호(N_ACTd)가 인에이블된다.
즉, 대기 신호(READY)가 하이이고, 제 12 인버터(IV62)에서 출력되는 PA도 하이 상태이므로, 제 3 낸드 게이트(ND61) 및 제 13 인버터(IV63)를 통해 노멀 액티브 신호(N_ACT)가 하이로 인에이블되고, 제 2 지연부(242)를 통해 로우 액티브 신호(R_ACT) 및 지연된 노멀 액티브 신호(N_ACTd)가 인에이블된다. 이때 PA는 프리 차지 신호(PCG)에 의해 하이로 되고 지연된 노멀 액티브 신호(N_ACTd)에 의해 로우로 되는 신호로서, 액티브 동작이 이루어지기 전까지 도 6과 같이, 하이로 유지된다.
상기 노멀 액티브 신호(N_ACT)가 하이로 인에이블됨에 따라 도 5의 대기 신호 발생부(230)에서 도 6 같이, 대기 신호(READY)가 로우로 디스에이블된다.
즉, 노멀 액티브 신호(N_ACT)가 하이로 되므로 제 5 펄스 발생부(231)가 로우 펄스를 출력하고 그에 따라 제 9 인버터(IV3) 및 제 3 래치(232)를 통해 대기 신호(READY)가 로우로 디스에이블되어 동기 액티브 싸이클이 완료된다.
한편, 상기 칩 선택신호(CS)가 하이로 인에이블된 시점에 클럭(CLK)이 입력되면, 즉, 클럭(CLK)이 하이이면, 도 4의 판단부(110)와 상관없이 신호 출력부(120)에서 동작모드 판단신호(MIX_CON)가 로우로 출력되고, 이후 도 5의 동기 액티브 신호 발생부(210)에서 동기 액티브 신호(CLK_ACT)가 하이로 인에이블됨에 따른 동기 액티브 싸이클이 수행되며, 이는 상술한 도 6을 참조하여 설명한 동기 액티브 싸이클과 동일하다.
다음으로 반도체 메모리에 공급되는 클럭(CLK)이 셋 업 타임의 최대값(tCSSMAX)을 만족하지 못하는 경우를 설명하기로 한다.
즉, tCSSMAX를 만족하지 못하는 클럭(CLK)이 입력되는 경우 유효 어드레스(ADV)가 하이인 타이밍에도 클럭(CLK)이 하이로 토글되지 못하고 로우이므로 도 7과 같이 동작모드 판단신호(MIX_CON)가 하이로 되고, 그에 따라 비동기 액티브 신호(MIX_ACT)가 하이로 인에이블됨에 따른 비동기 액티브 싸이클이 진행된다.
그리고 상기 tCSSMAX 이후에 클럭(CLK)이 하이로 토글됨에 따라 도 7과 같이 동기 액티브 신호(CLK_ACT)가 하이로 인에이블됨에 따른 동기 액티브 싸이클이 진행된다.
종래의 기술에서는 칩 선택신호(CS)가 인에이블되면 바로 비동기 모드로 간주하여 비동기 액티브 싸이클을 수행한 후 상기 셋 업 타임 이내에 클럭(CLK)이 입력되면 동기 액티브 싸이클을 진행하였다.
그러나 본 발명은 비동기 액티브 싸이클을 진행하기 위한 동작모드 판단신호를 상기 tCSSMAX 만큼 지연시켜 타이밍 마진을 확보한 후 그 시간이내에 클럭(CLK) 이 입력되면 동기 액티브 싸이클 만을 진행한다. 한편, 상기 tCSSMAX 이내에 클럭(CLK)이 입력되지 않으면 비동기 액티브 싸이클을 진행하고 상기 tCSSMAX 이후에 클럭(CLK)이 입력되면 그 이후부터 동기 액티브 싸이클을 진행한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 액티브 싸이클 제어장치 및 방법은 다음과 같은 효과가 있다.
첫째, 셋 업 타임을 이용하여 불필요한 비동기 액티브 싸이클이 진행되지 않도록 하므로 동작속도를 향상시키고 전류소모를 감소시킬 수 있다.
둘째, 외부에서 공급되는 클럭이 셋 업 타임을 만족하지 않아도 정상적인 액티브 싸이클 진행이 가능하여 제품의 안정성 및 신뢰성을 향상시킬 수 있다.

Claims (24)

  1. 동기 모드 및 비동기 모드를 지원하는 반도체 메모리의 액티브 싸이클 제어장치에 있어서,
    소정 시간동안 클럭에 따라 반도체 메모리의 동작모드를 판단하여 동작모드 판단신호를 출력하는 동작모드 제어수단; 및
    상기 동작모드 판단신호에 따라 해당 동작모드의 액티브 싸이클을 진행하기 위한 액티브 신호 출력을 제어하는 액티브 제어수단을 포함하는 반도체 메모리의 액티브 싸이클 제어장치.
  2. 제 1 항에 있어서,
    상기 동작모드 제어수단은
    상기 소정 시간동안 칩 선택신호 및 클럭에 따라 예비 동작모드 판단신호를 출력하는 판단부, 및
    상기 예비 동작모드 판단신호와 상기 클럭에 따라 동작모드 판단신호를 출력하는 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  3. 제 2 항에 있어서,
    상기 판단부는 상기 칩 선택신호가 인에이블되고 상기 소정 시간 이내에 클 럭이 입력되지 않으면 상기 예비 동작모드 판단신호를 반도체 메모리가 비동기 모드로 동작하기 위한 전위 레벨로 만들도록 구성됨을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  4. 제 2 항에 있어서,
    상기 판단부는 칩 선택신호를 입력받는 제 1 펄스 발생부,
    소오스가 전원단과 연결되고 게이트가 상기 제 1 펄스 발생부의 출력단과 연결되는 제 1 트랜지스터,
    게이트에 클럭을 공통 입력받고 상기 제 1 트랜지스터와 접지단 사이에 연결된 제 1 인버터,
    상기 제 1 인버터의 출력단과 연결된 래치,
    상기 래치의 출력단과 연결된 제 2 인버터,
    상기 제 2 인버터와 연결된 지연부,
    상기 제 2 인버터의 출력과 상기 지연부의 출력을 입력받는 낸드 게이트,
    상기 낸드 게이트의 출력을 입력받는 제 3 인버터, 및
    상기 제 3 인버터의 출력을 입력받는 제 2 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  5. 제 4 항에 있어서,
    상기 지연부의 지연시간은 상기 칩 선택신호의 셋 업 타임의 최대값과 동일 한 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  6. 제 2 항에 있어서,
    상기 제 1 펄스 발생부 및 제 2 펄스 발생부는 입력에 따라 로우 펄스(low pulse)를 출력하도록 구성됨을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  7. 제 2 항에 있어서,
    상기 신호 출력부는
    상기 예비 동작모드 판단신호가 인에이블되고 상기 클럭이 입력되지 않으면 상기 동작모드 판단신호를 반도체 메모리를 동기 모드로 동작시키기 위한 전위 레벨로 만들고, 상기 클럭이 입력되면 상기 동작모드 판단신호를 반도체 메모리를 비동기 모드로 동작시키기 위한 전위 레벨로 만들도록 구성됨을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  8. 제 2 항에 있어서,
    상기 신호 출력부는 소오스가 전원단과 연결되고 게이트에 상기 예비 동작모드 판단신호가 입력되는 트랜지스터,
    게이트에 클럭을 공통 입력받고 상기 트랜지스터와 접지단 사이에 연결된 제 1 인버터,
    상기 제 1 인버터의 출력단과 연결된 래치,
    상기 래치의 출력단과 연결된 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  9. 제 1 항에 있어서,
    상기 액티브 제어수단은
    클럭과 유효 어드레스에 따라 동기 액티브 신호를 출력하는 동기 액티브 신호 발생부,
    상기 동작모드 판단신호에 따라 비동기 액티브 신호를 출력하는 비동기 액티브 신호 발생부,
    상기 노멀 액티브 신호, 상기 동기 액티브 신호 및 상기 비동기 액티브 신호에 따라 대기 신호를 출력하는 대기 신호 발생부, 및
    프리 차지 신호, 상기 노멀 액티브 신호 및 상기 대기 신호에 따라 액티브 신호를 출력하는 액티브 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  10. 제 9 항에 있어서,
    상기 동기 액티브 신호 발생부는
    상기 클럭과 상기 유효 어드레스를 입력받는 낸드 게이트,
    상기 낸드 게이트의 출력을 입력받는 제 1 인버터,
    상기 제 1 인버터의 출력을 입력받는 펄스 발생부, 및
    상기 펄스 발생부의 출력을 입력받는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  11. 제 9 항에 있어서,
    상기 비동기 액티브 신호 발생부는
    상기 동작모드 판단신호를 입력받는 펄스 발생부, 및
    상기 펄스 발생부의 출력을 입력받는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  12. 제 9 항에 있어서,
    상기 대기 신호 발생부는
    상기 노멀 액티브 신호를 입력받는 펄스 발생부,
    상기 펄스 발생부의 출력을 입력받는 제 1 인버터,
    상기 제 1 인버터와 접지단 사이에 연결되어 게이트에 상기 비동기 액티브 신호를 입력받는 제 1 트랜지스터,
    상기 동작모드 판단신호를 입력받는 제 2 인버터,
    상기 제 1 인버터와 제 1 트랜지스터의 연결노드에 연결되어 게이트에 상기 제 2 인버터의 출력을 입력받는 제 2 트랜지스터, 및
    상기 제 2 트랜지스터와 접지단 사이에 연결되어 게이트에 상기 동기 액티브 신호를 입력받는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 펄스 발생부는 입력에 따라 로우 펄스(low pulse)를 출력하도록 구성됨을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  14. 제 9 항에 있어서,
    상기 액티브 신호 발생부는
    프리 차지 신호를 입력받는 제 1 인버터,
    전원단에 연결되고 게이트에 상기 제 1 인버터의 출력을 입력받는 제 1 트랜지스터,
    상기 제 1 트랜지스터와 접지단 사이에 연결되고 게이트에 지연된 노멀 액티브 신호를 입력받는 제 2 트랜지스터,
    상기 제 1 트랜지스터와 제 2 트랜지스터의 연결노드의 출력을 입력받는 래치,
    상기 래치의 출력을 입력받는 제 2 인버터,
    상기 제 2 인버터의 출력과 상기 대기 신호를 입력받는 낸드 게이트,
    상기 낸드 게이트의 출력을 입력받는 제 3 인버터, 및
    상기 제 3 인버터의 출력을 입력받는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어장치.
  15. 동기 모드 및 비동기 모드를 지원하는 반도체 메모리의 액티브 싸이클 제어방법에 있어서,
    소정 시간동안 클럭에 따라 반도체 메모리의 동작모드를 판단하여 동작모드 판단신호를 출력하는 단계; 및
    상기 동작모드 판단신호에 따라 동기 액티브 싸이클 또는 비동기 액티브 싸이클 중에서 하나를 수행하는 단계를 포함하는 반도체 메모리의 액티브 싸이클 제어방법.
  16. 제 15 항에 있어서,
    상기 동작모드를 판단하여 동작모드 판단신호를 출력하는 단계는
    칩 선택신호가 인에이블되면 클럭 입력을 판단하여 예비 동작모드 판단신호를 출력하는 단계, 및
    상기 예비 동작모드 판단신호를 상기 소정시간 지연시키고 상기 소정시간 이내에 클럭이 입력되는지 판단하여 동작모드 판단신호를 출력하는 단계인 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
  17. 제 16 항에 있어서,
    상기 소정 시간은 상기 칩 선택신호의 셋 업 타임의 최대값인 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
  18. 제 16 항에 있어서,
    상기 예비 동작모드 판단신호를 출력하는 단계는
    상기 클럭이 입력되지 않으면 비동기 모드로 판단하여 상기 예비 동작모드 판단신호를 인에이블시키고, 상기 클럭이 입력되면 동기 모드로 판단하여 상기 예비 동작모드 판단신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
  19. 제 16 항에 있어서,
    상기 동작모드 판단신호를 출력하는 단계는
    상기 클럭이 입력되지 않으면 비동기 모드로 판단하여 상기 동작모드 판단신호를 인에이블시키고, 상기 클럭이 입력되면 동기 모드로 판단하여 상기 동작모드 판단신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
  20. 동기 모드 및 비동기 모드를 지원하는 반도체 메모리의 액티브 싸이클 제어방법에 있어서,
    칩 선택신호가 인에이블되면 클럭 입력을 판단하여 예비 동작모드 판단신호를 출력하는 단계;
    상기 예비 동작모드 판단신호를 상기 소정시간 지연시키고 상기 소정시간 이내에 클럭이 입력되는지 판단하여 동작모드 판단신호를 출력하는 단계; 및
    상기 동작모드 판단신호에 따라 동기 액티브 싸이클, 비동기 액티브 싸이클중에서 적어도 하나를 수행하는 단계를 포함하는 반도체 메모리의 액티브 싸이클 제어방법.
  21. 제 20 항에 있어서,
    상기 소정 시간은 상기 칩 선택신호의 셋 업 타임의 최대값인 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
  22. 제 20 항에 있어서,
    상기 예비 동작모드 판단신호를 출력하는 단계는
    상기 클럭이 입력되지 않으면 비동기 모드로 판단하여 상기 예비 동작모드 판단신호를 인에이블시키고, 상기 클럭이 입력되면 동기 모드로 판단하여 상기 예비 동작모드 판단신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
  23. 제 20 항에 있어서,
    상기 동작모드 판단신호를 출력하는 단계는
    상기 클럭이 입력되지 않으면 비동기 모드로 판단하여 상기 동작모드 판단신 호를 인에이블시키고, 상기 클럭이 입력되면 동기 모드로 판단하여 상기 동작모드 판단신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
  24. 제 20 항에 있어서,
    상기 동작모드 판단신호에 따라 동기 액티브 싸이클, 비동기 액티브 싸이클중에서 적어도 하나를 수행하는 단계는
    동작모드 판단신호에 따라 비동기 모드로 판단되면 상기 비동기 액티브 싸이클을 수행하는 단계, 및
    상기 비동기 액티브 싸이클 수행후 클럭이 입력되면 상기 클럭에 따라 동기 액티브 싸이클을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 액티브 싸이클 제어방법.
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