KR100799038B1 - 안정적인 내부 전압을 발생하는 내부 전압 발생기와 이를포함하는 반도체 메모리 장치 및 그 내부 전압 발생 방법 - Google Patents

안정적인 내부 전압을 발생하는 내부 전압 발생기와 이를포함하는 반도체 메모리 장치 및 그 내부 전압 발생 방법 Download PDF

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Abstract

본 발명은 안정적인 내부 전압을 발생하는 내부 전압 발생기와 이를 포함하는 반도체 메모리 장치 및 그 내부 전압 발생 방법에 관한 것으로, 본 발명에 따른 내부 전압 발생기는, 오실레이터, 주기 조절부, 및 전압 발생기를 포함한다. 오실레이터는 펄스 형태의 발진 신호를 주기적으로 발생한다. 주기 조절부는 테스트 신호와 선택 신호에 응답하여, 발진 신호를 출력 노드에 바이패스(bypass) 하거나, 또는 발진 신호의 주기를 선택적으로 조절하여 조절된 발진 신호를 출력 노드에 출력한다. 전압 발생기는 출력 노드를 통하여 수신되는 발진 신호 또는 조절된 발진 신호에 응답하여, 내부 전압을 발생한다. 바람직하게, 조절된 발진 신호의 주기는 발진 신호의 주기보다 더 짧다. 바람직하게, 조절된 발진 신호를 수신할 때 전압 발생기의 동작 속도는 발진 신호를 수신할 때 전압 발생기의 동작 속도보다 빠르다. 테스트 신호는 반도체 메모리 장치의 워드 라인의 테스트 동작시 발생된다. 본 발명에 따른 내부 전압 발생기와 이를 포함하는 반도체 메모리 장치 및 그 내부 전압 발생 방법은 안정적인 내부 전압을 신속하게 발생할 수 있으므로, 반도체 메모리 장치의 동작 성능을 향상시킬 수 있다.
주기 조절부, 발진 신호, 분주 회로, 승압 전압, 백 바이어스 전압

Description

안정적인 내부 전압을 발생하는 내부 전압 발생기와 이를 포함하는 반도체 메모리 장치 및 그 내부 전압 발생 방법{Internal voltage generator for generating stable internal voltage and a semiconductor memory device with the same and internal voltage generation method of the internal voltage generator}
도 1은 종래의 내부 전압 발생기에 의해 발생된 승압 전압의 변화와, 반도체 메모리 장치의 테스트 동작과 관련된 신호들의 타이밍 도이다.
도 2는 종래의 내부 전압 발생기에 의해 발생된 백 바이어스 전압과 외부 전압을 나타내는 그래프들이다.
도 3은 본 발명의 일 실시예에 따른 내부 전압 발생기를 나타내는 도면이다.
도 4는 도 3에 도시된 분주기의 상세한 블록 도이다.
도 5는 도 4에 도시된 분주 회로를 상세히 나타내는 도면이다.
도 6은 도 5에 도시된 분주 회로의 동작과 관련된 신호들의 타이밍 도이다.
도 7은 도 4에 도시된 분주기의 동작과 관련된 신호들의 타이밍 도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록 도이다.
도 9는 도 8에 도시된 반도체 메모리 장치의 테스트 동작과 관련된 신호들의 타이밍 도이다.
도 10은 본 발명의 다른 실시예에 따른 내부 전압 발생기를 나타내는 도면이다.
도 11은 도 10에 도시된 오실레이터의 발진 주기와 외부 전압과의 관계를 나타내는 그래프이다.
도 12는 도 10에 도시된 내부 전압 발생기에 의해 발생된 백 바이어스 전압과 외부 전압을 나타내는 그래프들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록 도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 300 : 내부 전압 발생기 110, 310 : 오실레이터
120, 330 : 주기 조절부 130, 340 : 전압 발생기
200, 400 : 반도체 메모리 장치 210, 401 : 메모리 셀 어레이
DR1∼DRN : 워드 라인 드라이버 320 : 전압 검출기
410 : 메모리 셀
본 발명은 반도체 장치에 관한 것으로서, 특히, 내부 전압 발생기와 이를 포함하는 반도체 메모리 장치 및 그 내부 전압 발생 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 외부 전압에 기초하여 내부 전압들을 발생하는 내부 전압 발생기를 포함한다. 내부 전압 발생기는 다양한 레벨의 내부 전 압들을 발생시키고, 그 내부 전압들을 반도체 메모리 장치 내의 여러 회로들에 각각 공급한다. 이러한 내부 전압들 중, 반도체 메모리 장치의 내부 코아(core) 회로에 주로 공급되는 전압들로서 승압 전압(VPP)과 백 바이어스(back bias) 전압(VBB)이 있다. 승압 전압(VPP)은 외부 전압(VDD)보다 더 크고, 반도체 메모리 장치 내의 워드라인 드라이버와 비트라인 아이솔레이션(isolation) 회로 등에 공급된다. 백 바이어스 전압(VBB)은 외부 전압(VDD)보다 더 작다. 백 바이어스 전압(VBB)은 반도체 메모리 장치의 내부 회로(특히, 메모리 셀 어레이)에 포함되는 트랜지스터의 문턱 전압(threshold voltage)의 손실을 보상하기 위해, 트랜지스터의 벌크(bulk)에 공급된다. 한편, 승압 전압(VPP)은 워드 라인 드라이버의 동작 전원으로서 사용되기 때문에, 한꺼번에 동작하는 워드 라인 드라이버의 수(즉, 한꺼번에 인에이블되는 워드 라인의 수)가 증가할 경우 승압 전압(VPP)이 일시적으로 강하(drop)할 수 있다. 이러한 현상은 예를 들어, 웨이퍼 번-인(wafer burn-in; WFBI) 테스트 모드에서 실시되는 테스트 과정 중의 하나인 워드 라인 테스트 과정에서 발생할 수 있다. 워드 라인 테스트 과정은 메모리 셀 어레이에 연결된 워드 라인들을 교대로 인에이블시키거나 또는 전체 워드 라인들을 한꺼번에 인에이블시켜 워드 라인들에 스트레스를 가함으로써 실행될 수 있다. 하지만 워드 라인 테스트 과정에서, 전체 워드 라인들이 한꺼번에 인에이블될 경우, 워드 라인 드라이버들에 의한 소모 전류량이 증가하게 되어, 승압 전압(VPP)이 일시적으로 강하할 수 있다. 도 1을 참고하여 좀 더 상세히 설명하면, 워드 라인 드라이버들(미도시)은 테스트 신호(TALLWD)에 응답하여 워드 라인들(WL0∼WLK)(K는 정수)을 동시에 인에이블시킨다. 그 결과, 워 드 라인들(WL0∼WLK)이 한꺼번에 인에이블되는 시점(P)에, 승압 전압(VPP)이 급격히 강하하여, 외부 전압(VDD)보다 커야함에도 불구하고 더 작아진다. 이처럼 승압 전압(VPP)이 외부 전압(VDD)보다 더 작아질 경우, 반도체 메모리 장치의 내부 회로들이 오동작할 수 있다. 따라서, 외부 전압(VDD)보다 작아진 승압 전압(VPP)이 정상적인 전압 레벨로 회복하는데 걸리는 시간을 줄이는 것은 반도체 메모리 장치의 동작 성능을 향상시키는 중요한 요인이 될 수 있다.
한편, 통상적으로 백 바이어스 전압(VBB)이 외부 전압(VDD)에 대해 의존적이기 때문에, 반도체 메모리 장치의 파워-업(power-up) 구간(즉, 외부 전압(VDD)이 증가하기 시작하여, 안정적인 전압으로 될 때까지의 시간) 동안, 백 바이어스 전압(VBB)이 안정적인 전압 레벨로 되는데 걸리는 시간(D1, 도 2 참고)을 단축하는 것이 어렵다. 그 이유는, 내부 전압 발생기가 외부 전압(VDD)에 기초하여 백 바이어스 전압(VBB)을 발생하기 때문이다. 즉, 도 2에 도시된 것과 같이, 외부 전압(VDD)이 설정된 전압(VL1)으로 된 후에야 비로소 내부 전압 발생기가 안정적인 백 바이어스 전압(VBB)을 발생한다. 따라서, 파워-업 구간 동안 백 바이어스 전압(VBB)이 안정적인 전압 레벨로 되는데 걸리는 시간(D1)이 단축된다면, 반도체 메모리 장치의 동작 성능이 더욱 향상될 것이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 주변 환경의 변화에 따라 오실레이터로부터 출력된 발진 신호의 주기를 선택적으로 조절하여, 내부 전압 발생기의 동작 속도를 조절함으로써, 안정적인 내부 전압을 신속하게 발생할 수 있는 내부 전압 발생기를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 주변 환경의 변화에 따라 오실레이터로부터 출력된 발진 신호의 주기를 선택적으로 조절하여, 내부 전압 발생기의 동작 속도를 조절함으로써, 안정적인 내부 전압을 신속하게 발생할 수 있는 내부 전압 발생기를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 주변 환경의 변화에 따라 오실레이터로부터 출력된 발진 신호의 주기를 선택적으로 조절하여, 내부 전압 발생기의 동작 속도를 조절함으로써, 안정적인 내부 전압을 신속하게 발생할 수 있는 내부 전압 발생 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 내부 전압 발생기는, 오실레이터, 주기 조절부, 및 전압 발생기를 포함한다. 오실레이터는 펄스 형태의 발진 신호를 주기적으로 발생한다. 주기 조절부는 테스트 신호와 선택 신호에 응답하여, 발진 신호를 출력 노드에 바이패스(bypass) 하거나, 또는 발진 신호의 주기를 선택적으로 조절하여 조절된 발진 신호를 출력 노드에 출력한다. 전압 발생기는 출력 노드를 통하여 수신되는 발진 신호 또는 조절된 발진 신호에 응답하여, 내부 전압을 발생한다. 바람직하게, 조절된 발진 신호의 주기는 발진 신호의 주기보다 더 짧다. 바람직하게, 조절된 발진 신호를 수신할 때 전압 발생기의 동작 속도는 발진 신호를 수신할 때 전압 발생기의 동작 속도보다 빠르다. 테스트 신호는 반도체 메모리 장치의 워드 라인의 테스트 동작시 발생된다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 내부 전압 발생기는, 오실레이터, 전압 검출기, 주기 조절부, 및 전압 발생기를 포함한다. 오실레이터는 펄스 형태의 발진 신호를 주기적으로 발생한다. 전압 검출기는 외부 전압을 검출하고, 그 검출 결과에 따라 검출 신호를 출력한다. 주기 조절부는 검출 신호와 선택 신호에 응답하여, 발진 신호를 출력 노드에 바이패스 하거나, 또는 발진 신호의 주기를 선택적으로 조절하여 조절된 발진 신호를 출력 노드에 출력한다. 전압 발생기는 출력 노드를 통하여 수신되는 발진 신호 또는 조절된 발진 신호에 응답하여, 내부 전압을 발생한다. 바람직하게, 조절된 발진 신호의 주기는 발진 신호의 주기보다 더 짧다. 바람직하게, 조절된 발진 신호를 수신할 때 전압 발생기의 동작 속도는 발진 신호를 수신할 때 전압 발생기의 동작 속도보다 빠르다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 반도체 메모리 장치에 있어서, 메모리 셀 어레이, 복수의 워드 라인 드라이버들, 및 내부 전압 발생기를 포함한다. 복수의 워드 라인 드라이버들은 메모리 셀 어레이에 포함되는 복수의 워드 라인들에 각각 연결되고, 승압 전압을 동작 전원으로 사용하며, 테스트 신호 또는 어드레스 디코딩 신호에 응답하여, 복수의 워드 라인들을 각각 인에이블시킨다. 테스트 모드에서, 복수의 워드 라인 드라이버들은 테스트 신호에 응답하여 복수의 워드 라인들을 한꺼번에 인에이블시킨다. 노멀 모드에서, 복수의 워드 라인 드라이버들 중 하나가 어드레스 디코딩 신호에 응답하여, 복수의 워드 라인들 중 하나를 인에이블시킨다. 내부 전압 발생기는 테스트 신호와 선택 신호에 응답하여, 승압 전압을 발생한다. 바람직하게, 내부 전압 발생기의 동작 속도는 테스트 모드일 때와 노말 모드일 때 서로 다르다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치는, 반도체 메모리 장치에 있어서, 메모리 셀 어레이 및 내부 전압 발생기를 포함한다. 메모리 셀 어레이는 복수의 워드 라인들과 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하고, 메모리 셀들 각각은 셀 트랜지스터를 포함한다. 내부 전아 발생기는 외부 전압을 검출하고, 그 검출 결과에 따라 백 바이어스 전압을 발생하고, 백 바이어스 전압을 셀 트랜지스터의 벌크(bulk)에 공급한다. 바람직하게, 내부 전압 발생기의 동작 속도는 외부 전압이 검출 전압보다 작을 때와 클 때 서로 다르다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 내부 전압 발생 방법은, 펄스 형태의 발진 신호를 주기적으로 발생하는 단계; 승압 전압을 동작 전원으로 사용하는 장치의 테스트 동작시, 발진 신호에 기초하여, 발진 신호의 주기보다 더 짧은 주기를 가지는 조절된 발진 신호를 발생하는 단계; 조절된 발진 신호에 기초하여, 승압 전압을 발생하는 단계; 및 승압 전압을 동작 전원으로 사용하는 장치의 테스트 동작이 종료될 때, 발진 신호에 기초하여, 승압 전압을 발생하는 단계를 포함한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 내부 전압 발생 방법은, 펄스 형태의 발진 신호를 주기적으로 발생하는 단계; 외부 전압이 검출 전압보다 작을 때, 발진 신호에 기초하여, 발진 신호의 주기보다 더 짧은 주기를 가지는 조절된 발진 신호를 발생하는 단계; 조절된 발진 신호에 기초 하여, 백 바이어스 전압을 발생하는 단계; 및 외부 전압이 검출 전압보다 클 때, 발진 신호에 기초하여, 백 바이어스 전압을 발생하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일 실시예에 따른 내부 전압 발생기를 나타내는 도면이다. 도 3을 참고하면, 내부 전압 발생기(100)는 오실레이터(110), 주기 조절부(120), 및 전압 발생기(130)를 포함한다. 상기 오실레이터(110)는 펄스 형태의 발진 신호(OSC)를 주기적으로 발생한다. 상기 주기 조절부(120)는 테스트 신호(TALLWD)와 선택 신호(SCTL)에 응답하여, 상기 발진 신호(OSC)를 출력 노드(OUT)에 바이패스(bypass) 하거나, 또는 상기 발진 신호(OSC)의 주기를 선택적으로 조절하여 조절된 발진 신호(DOSC)를 상기 출력 노드(OUT)에 출력한다. 좀 더 상세하게는, 상기 주기 조절부(120)는 제어 로직 회로(121), 분주기(122), 및 선택 회로(123)를 포함한다. 상기 제어 로직 회로(121)는 상기 테스트 신호(TALLWD)와 상기 발진 신호(OSC)에 응답하여, 분주 입력 신호(LO)를 출력한다. 바람직하게, 상기 제어 로직 회로(121)는 AND 게이트로서 구현될 수 있다. 이 경우, 상기 제어 로직 회로(121)는 상기 테스트 신호(TALLWD)가 로직 하이일 때, 상기 발진 신호(OSC)를 상기 분주 입력 신호(LO)로서 출력한다. 또, 상기 테스트 신호(TALLWD)가 로직 로우일 때, 상 기 제어 로직 회로(121)는 상기 분주 입력 신호(LO)를 로직 로우로 출력한다. 상기 분주기(122)는 상기 선택 신호(SCTL)에 응답하여, 상기 분주 입력 신호(LO)의 주기를 설정된 주기로 분주하고, 상기 조절된 발진 신호(DOSC)를 출력한다. 바람직하게, 상기 조절된 발진 신호(DOSC)의 주기는 상기 발진 신호(OSC)의 주기보다 더 짧다. 상기 선택 회로(123)는 상기 테스트 신호(TALLWD)에 응답하여, 상기 발진 신호(OSC)와 상기 조절된 발진 신호(DOSC) 중 하나를 선택하여 상기 출력 노드(OUT)에 출력한다. 상기 선택 회로(123)는 인버터(124)와 전송 게이트들(125, 126)을 포함한다. 상기 인버터(124)는 상기 테스트 신호(TALLWD)를 반전시키고, 그 반전된 테스트 신호(TALLWDB)를 출력한다. 상기 전송 게이트(125)는 상기 오실레이터(110)의 출력 단자와 상기 출력 노드(OUT) 사이에 연결되고, 상기 전송 게이트(126)는 상기 분주기(122)의 출력 단자와 상기 출력 노드(OUT) 사이에 연결된다. 상기 전송 게이트들(125, 126)은 상기 테스트 신호(TALLWD)와 상기 반전된 테스트 신호(TALLWDB)에 응답하여, 각각 턴 온 또는 오프된다. 바람직하게, 상기 테스트 신호(TALLWD)가 로직 하이일 때(즉, 인에이블될 때), 상기 전송 게이트(126)가 턴 온되고, 상기 전송 게이트(125)가 턴 오프 된다. 반대로, 상기 테스트 신호(TALLWD)가 로직 로우일 때(즉, 디세이블될 때), 상기 전송 게이트(125)가 턴 온되고, 상기 전송 게이트(126)가 턴 오프 된다. 상기 전압 발생기(130)는 상기 출력 노드(OUT)를 통하여 수신되는 상기 발진 신호(OSC) 또는 상기 조절된 발진 신호(DOSC)에 응답하여, 내부 전압인, 승압 전압(VPP)을 발생한다. 상기 전압 발생기(130)가 상기 발진 신호(OSC)를 수신할 때보다, 상기 조절된 발진 신호(DOSC)를 수신할 때, 상기 전압 발생기(130)의 동작 속도가 더 빠르다.
도 4는 도 3에 도시된 분주기의 상세한 블록 도이다. 도 4를 참고하면, 분주기(122)는 분주 회로들(141∼145)과 클록 선택부(150)를 포함한다. 상기 분주 회로들(141∼145)은 직렬로 연결되고, 분주 신호들(Q1∼Q5)을 각각 발생한다. 상기 분주 회로(141)는 상기 분주 입력 신호(LO)를 분주하고, 분주 신호(Q1)를 출력한다. 상기 분주 회로(142)는 상기 분주 신호(Q1)를 분주하고, 분주 신호(Q2)를 출력한다. 상기 분주 회로들(143∼145)은 상기 분주 회로(142)와 유사하게 동작한다. 여기에서, 상기 분주기(122)에 포함되는 분주 회로의 수는 필요에 따라 선택적으로 변경될 수 있다. 상기 클록 선택부(150)는 선택 신호(SCTL)에 응답하여, 상기 분주 신호들(Q1∼Q5) 중 하나를 선택하고, 그 선택된 신호를 상기 조절된 발진 신호(DOSC)로서 출력한다. 상기 선택 신호(SCTL)는 복수의 비트들(미도시)을 포함할 수 있다. 상기 클록 선택부(150)는 상기 선택 신호(SCTL)의 비트 값에 따라 상기 분주 신호들(Q1∼Q5) 중 하나를 선택한다.
도 5는 도 4에 도시된 분주 회로를 상세히 나타내는 도면이다. 도 5에서는 분주 회로(141)만이 도시되어 있다. 상기 분주 회로들(141∼145)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 분주 회로(141)의 구성 및 동작을 중심으로 설명하기로 한다. 상기 분주 회로(141)는 지연 회로(160)와 제1 내지 제3 로직 회로들(170∼190)을 포함한다. 상기 지연 회로(160)는 상기 분주 입력 신호(LO)를 설정된 시간(W) 동안 지연시키고, 그 지연 신호(DLO)를 출력한다. 상기 지연 회로(160)는 직렬로 연결되는 인버터들(161, 162)을 포함한다. 상기 설정된 시간(W)은 상기 지연 회로(160)에 포함되는 인버터의 수에 의해 결정된다. 따라서 상기 지연 회로(160)에 포함되는 인버터의 수가 증가할 때, 상기 설정된 시간(W)이 증가한다. 상기 제1 로직 회로(170)는 상기 지연 신호(DLO)와 상기 분주 입력 신호(LO)에 응답하여, 제1 로직 신호(S1)를 출력한다. 상기 제1 로직 회로(170)는 인버터(171)와 NAND 게이트(172)를 포함한다. 상기 인버터(171)는 상기 지연 신호(DLO)를 반전시키고, 반전된 지연 신호(DLOB)를 출력한다. 상기 NAND 게이트(172)는 상기 입력 분주 신호(LO)와 상기 반전된 지연 신호(DLOB)를 로직 연산하고, 그 연산 결과에 따라 상기 제1 로직 신호(S1)를 출력한다. 결과적으로, 도 6에서 참조되는 것과 같이, 상기 제1 로직 회로(170)는 상기 입력 분주 신호(LO)의 라이징 에지(rising edge)에 동기하여, 상기 제1 로직 신호(S1)를 상기 설정된 시간(W) 동안 로직 로우로 출력한다. 상기 제2 로직 회로(180)는 상기 지연 신호(DLO)와 상기 분주 입력 신호(LO)에 응답하여, 제2 로직 신호(S2)를 출력한다. 상기 제2 로직 회로(180)는 인버터(181)와 NAND 게이트(182)를 포함한다. 상기 인버터(181)는 상기 입력 분주 신호(LO)를 반전시키고, 반전된 입력 분주 신호(LOB)를 출력한다. 상기 NAND 게이트(182)는 상기 지연 신호(DLO)와 상기 입력 분주 신호(LO)를 로직 연산하고, 그 연산 결과에 따라 상기 제2 로직 신호(S2)를 출력한다. 결과적으로, 도 6에서 참조되는 것과 같이, 상기 제2 로직 회로(180)는 상기 입력 분주 신호(LO)의 폴링 에지(falling edge)에 동기하여, 상기 제2 로직 신호(S2)를 상기 설정된 시간(W) 동안 로직 로우로 출력한다. 상기 제3 로직 회로(190)는 NAND 게이트(191)와 인버터들(192, 193)을 포함한다. 상기 NAND 게이트(191)는 상기 제1 로직 신호(S1)와 상 기 제2 로직 신호(S2)를 로직 연산하고, 제3 로직 신호(S3)를 출력한다. 상기 NAND 게이트(191)는 상기 제1 및 제2 로직 신호들(S1, S2)이 모두 로직 하이일 때에만 상기 제3 로직 신호(S3)를 로직 로우로 출력한다. 상기 인버터들(192, 193)은 상기 NAND 게이트(191)의 출력 단자에 직렬로 연결된다. 상기 인버터들(192, 193)은 상기 제3 로직 신호(S3)를 버퍼링하여, 분주 신호(Q1)로서 출력한다. 도 6에서 참조되는 것과 같이, 상기 분주 신호(Q1)는 상기 제1 로직 신호(S1)와 상기 제2 로직 신호(S2)가 교대로 로직 로우로 될 때마다 로직 하이로 된다. 결과적으로, 상기 분주 신호(Q1)의 주기는 상기 입력 분주 신호(LO)의 주기의 절반에 해당한다.
도 7은 도 4에 도시된 분주기의 동작과 관련된 신호들의 타이밍 도이다. 도 7을 참고하면, 입력 분주 신호(LO)의 분주 회수가 증가함에 따라, 분주 신호의 주기가 점차 감소하는 것을 알 수 있다. 상기 입력 분주 신호(LO)의 주기가 "A"이고, 분주 신호들(Q1∼Q5)의 주기들이 각각 "B1∼B5"인 것으로 가정할 때, 상기 분주 신호들(Q1∼Q5)의 주기들은 아래의 수학식으로 표현될 수 있다.
Figure 112006042338134-pat00001
상기 [수학식 1]에서 참조되는 것과 같이, 상기 분주 신호(Q1)의 주기(B1)는 상기 입력 분주 신호(LO)의 주기의 1/2에 해당하고, 상기 분주 신호(Q2)의 주기(B2)는 상기 입력 분주 신호(LO)의 주기의 1/4에 해당한다. 또, 상기 분주 신호(Q3)의 주기(B3)는 상기 입력 분주 신호(LO)의 주기의 1/8에 해당하고, 상기 분주 신호(Q4)의 주기(B4)는 상기 입력 분주 신호(LO)의 주기의 1/16에 해당하고, 상기 분주 신호(Q5)의 주기(B5)는 상기 입력 분주 신호(LO)의 주기의 1/32에 해당한다.
다음으로, 상기 내부 전압 발생기(100)의 동작 과정을 좀 더 상세히 설명하기로 한다. 먼저, 오실레이터(110)가 발진 신호(OSC)를 발생한다. 주기 조절부(120)는 테스트 신호(TALLWD)가 인에이블되면, 상기 발진 신호(OSC)의 주기를 조절하고, 조절된 발진 신호(DOSC)를 출력 노드(OUT)에 출력한다. 전압 발생기(130)는 상기 조절된 발진 신호(DOSC)에 응답하여, 승압 전압(VPP)을 발생한다. 이 후, 상기 테스트 신호(TALLWD)가 디세이블되면, 상기 주기 조절부(120)가 상기 발진 신호(OSC)의 주기를 조절하지 않고 그대로 상기 출력 노드(OUT)에 출력한다. 상기 전압 발생기(130)는 상기 출력 노드(OUT)를 통하여, 상기 주기 조절부(120)로부터 수신되는 상기 발진 신호(OSC)에 응답하여, 상기 승압 전압(VPP)을 발생한다. 상기 전압 발생기(130)는 상기 발진 신호(OSC)를 수신할 때보다 상기 조절된 발진 신호(DOSC)를 수신할 때 더 빨리 동작한다. 결과적으로, 상기 승압 전압(VPP)의 소모가 증가하게되는 테스트 모드에서, 상기 전압 발생기(130)의 동작 속도가 증가한다. 한편, 상기 승압 전압(VPP)의 소모가 감소하는 노멀 모드에서, 상기 전압 발생 기(130)의 동작 속도가 감소한다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록 도이다. 도 8에서는 도면의 간략화를 위해, 본 발명과 관련된 부분들만이 도시되어 있다. 도 8을 참고하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 워드 라인 드라이버들(DR1∼DRN)(N은 정수), 및 내부 전압 발생기(100)를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들(미도시)을 포함한다. 상기 워드 라인 드라이버들(DR1∼DRN)은 상기 메모리 셀 어레이(210)에 포함되는 워드 라인들(WL1∼WLN)에 각각 연결되고, 승압 전압(VPP)을 동작 전원으로 사용한다. 상기 워드 라인 드라이버들(DR1∼DRN)은 테스트 신호(TALLWD) 또는 어드레스 디코딩 신호(DEC)에 응답하여, 상기 워드 라인들(WL1∼WLN)을 각각 인에이블시킨다. 바람직하게, 테스트 모드에서, 상기 워드 라인 드라이버들(DR1∼DRN)은 상기 테스트 신호(TALLWD)에 응답하여 상기 워드 라인들(WL1∼WLN)을 한꺼번에 인에이블시킨다. 또, 노멀 모드에서, 상기 워드 라인 드라이버들(DR1∼DRN) 중 하나가 상기 어드레스 디코딩 신호(DEC)에 응답하여, 상기 워드 라인들(WL1∼WLN) 중 하나를 인에이블시킨다. 상기 내부 전압 발생기(100)는 오실레이터(110), 주기 조절부(120), 및 전압 발생기(130)를 포함한다. 상기 내부 전압 발생기(100)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 것과 실질적으로 동일하므로, 설명의 중복을 피하기 위해 이에 대한 설명은 생략하기로 한다.
도 9를 참고하여, 상기 반도체 메모리 장치(200)의 테스트 동작시 상기 내부 전압 발생기(100)의 동작을 설명하면 다음과 같다. 도 9는 도 8에 도시된 반도체 메모리 장치의 테스트 동작과 관련된 신호들의 타이밍 도이다. 상기 반도체 메모리 장치(200)의 웨이퍼 번-인(wafer burn-in; WFBI) 테스트 모드에서 실시되는 워드 라인 테스트 과정에서, 테스트 신호(TALLWD)가 인에이블된다. 상기 테스트 신호(TALLWD)에 응답하여, 상기 내부 전압 발생기(100)의 주기 조절부(120)는 오실레이터(110)로부터 수신되는 발진 신호(OSC)의 주기를 조절한다. 이때, 상기 주기 조절부(120)는 선택 신호(SCTL)의 비트 값에 따라 조절될 주기를 결정한다. 상기 내부 전압 발생기(100)의 전압 발생기(130)는 상기 조절된 발진 신호(DOSC)에 응답하여, 상기 승압 전압(VPP)을 발생한다. 상기 워드 라인 드라이버들(DR1∼DRN)은 상기 승압 전압(VPP)을 동작 전원으로서 사용하고, 상기 테스트 신호(TALLWD)에 응답하여, 메모리 셀 어레이(210)의 워드 라인들(WL1∼WLN)을 한꺼번에 인에이블시킨다. 이때, 상기 워드 라인 드라이버들(DR1∼DRN)에 의한 상기 승압 전압(VPP)의 소모량이 급격히 증가하게 되어, 상기 워드 라인들(WL1∼WLN)이 인에이블되는 시점(P, 도 9 참고)에서, 상기 승압 전압(VPP)이 일시적으로 강하하게 된다. 하지만, 상기 전압 발생기(130)가 상기 발진 신호(OSC)의 주기보다 작은 상기 조절된 발진 신호(DOSC)에 응답하여 동작하므로, 강하된 상기 승압 전압(VPP)을 신속하게 정상적인 전압 레벨로 회복시킬 수 있다. 따라서, 도 9에서 참고되는 것과 같이, 상기 승압 전압(VPP)이 항상 상기 외부 전압(VDD)보다 더 크게 유지될 수 있다.
한편, 상기 테스트 신호(TALLWD)가 디세이블된 구간(즉, 상기 반도체 메모리 장치(200)의 노멀 동작 구간) 동안에는, 상기 주기 조절부(120)가 상기 발진 신호(OSC)를 그대로 상기 전압 발생기(130)에 출력한다. 상기 전압 발생기(130)는 상 기 조절된 발진 신호(DOSC)를 수신할 때보다 상기 발진 신호(OSC)를 수신할 때 그 동작 속도가 감소하게 된다. 그 결과, 상기 반도체 메모리 장치(200)의 노멀 동작시, 상기 전압 발생기(130)의 동작 속도가 감소하므로, 상기 승압 전압(VPP)이 과도하게 증가하지 않는다. 즉, 상기 주기 조절부(120)는 상기 반도체 메모리 장치(200)의 테스트 모드에서만 동작하고, 노멀 모드에서는 상기 전압 발생기(130)의 동작에 아무런 영향을 주지 않는다.
도 10은 본 발명의 다른 실시예에 따른 내부 전압 발생기를 나타내는 도면이다. 도 10을 참고하면, 내부 전압 발생기(300)는 오실레이터(310), 전압 검출기(320), 주기 조절부(330), 및 전압 발생기(340)를 포함한다. 상기 오실레이터(310)는 펄스 형태의 발진 신호(OSC)를 주기적으로 발생한다. 상기 전압 검출기(320)는 외부 전압(VDD)을 검출하고, 그 검출 결과에 따라 검출 신호(DET)를 출력한다. 좀 더 상세하게는, 상기 외부 전압(VDD)이 검출 전압(VL0, 도 12 참고)보다 클 때, 상기 전압 검출기(320)가 상기 검출 신호(DET)를 디세이블시킨다(즉, 로직 로우로 출력한다). 반대로, 상기 외부 전압(VDD)이 상기 검출 전압(VLO)보다 작을 때, 상기 전압 검출기(320)는 상기 검출 신호(DET)를 인에이블시킨다(즉, 로직 하이로 출력한다). 상기 주기 조절부(330)는 상기 검출 신호(DET)와 선택 신호(SCTL)에 응답하여, 상기 발진 신호(OSC)를 출력 노드(OUT)에 바이패스 하거나, 또는 상기 발진 신호(OSC)의 주기를 선택적으로 조절하여 조절된 발진 신호(DOSC)를 상기 출력 노드(OUT)에 출력한다. 상기 주기 조절부(330)의 구성 및 구체적인 동작은 도 3 내지 도 7을 참고하여 설명한 상기 주기 조절부(120)와 유사하므로, 이에 대한 상세한 설명은 생략된다. 상기 전압 발생기(340)는 상기 출력 노드(OUT)를 통하여 수신되는 상기 발진 신호(OSC) 또는 상기 조절된 발진 신호(DOSC)에 응답하여, 내부 전압인, 백 바이어스 전압(VBB)을 발생한다.
다음으로, 상기 내부 전압 발생기(300)의 동작 과정을 좀 더 상세히 설명하기로 한다. 먼저, 오실레이터(310)가 발진 신호(OSC)를 발생한다. 도 11에서 참고되는 것과 같이, 상기 발진 신호(OSC)의 주기는 외부 전압(VDD)에 반비례한다. 즉, 상기 외부 전압(VDD)이 감소할수록 상기 발진 신호(OSC)의 주기가 증가하고, 상기 외부 전압(VDD)이 증가할수록 상기 발진 신호(OSC)의 주기가 감소한다. 한편, 파워-업(power-up) 구간(즉, 반도체 칩의 액티브(active) 모드에서, 외부 전압(VDD)이 증가하기 시작하여 안정적인 전압으로 될 때까지의 구간) 동안, 전압 검출기(320)가 상기 외부 전압(VDD)을 검출한다. 상기 전압 검출기(320)는 상기 외부 전압(VDD)이 상기 검출 전압(VL0)보다 작을 때, 상기 검출 신호(DET)를 인에이블시킨다. 상기 주기 조절부(330)는 상기 검출 신호(DET)에 응답하여, 상기 오실레이터(310)로부터 수신되는 상기 발진 신호(OSC)의 주기를 조절하고, 조절된 발진 신호(DOSC)를 출력 노드(OUT)에 출력한다. 전압 발생기(340)는 상기 조절된 발진 신호(DOSC)에 응답하여, 백 바이어스 전압(VBB)을 발생한다. 이 후, 상기 전압 검출기(320)는 상기 외부 전압(VDD)이 상기 검출 전압(VL0)보다 클 때, 상기 검출 신호(DET)를 디세이블시킨다. 그 결과, 상기 주기 조절부(330)는 상기 검출 신호(DET)에 응답하여, 상기 발진 신호(OSC)의 주기를 조절하지 않고 그대로 상기 출력 노드(OUT)에 출력한다. 상기 전압 발생기(340)는 상기 출력 노드(OUT)를 통하 여, 상기 주기 조절부(330)로부터 수신되는 상기 발진 신호(OSC)에 응답하여, 상기 백 바이어스 전압(VBB)을 발생한다. 상기 전압 발생기(340)는 상기 발진 신호(OSC)를 수신할 때보다 상기 조절된 발진 신호(DOSC)를 수신할 때 더 빨리 동작한다. 결과적으로, 상기 파워-업 구간에서, 상기 백 바이어스 전압(VBB)은 상기 외부 전압(VDD)이 설정된 전압(VL1)으로 되는 시점(D1)보다 더 앞서는, 시점(D0)(즉, 상기 외부 전압(VDD)이 상기 검출 전압(VLO)으로 되는 시점)에 안정화될 수 있다. 이처럼 상기 내부 전압 발생기(300)는 상기 파워-업 구간에서 상기 백 바이어스 전압(VBB)이 안정화되는 시점을 앞당길 수 있으므로, 상기 내부 전압 발생기(100)를 포함하는 반도체 장치의 동작 성능이 향상될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록 도이다. 도 13에서는 도면의 간략화를 위해, 본 발명과 관련된 부분들만이 도시되어 있다. 도 13을 참고하면, 반도체 메모리 장치(400)는 메모리 셀 어레이(401)와 내부 전압 발생기(300)를 포함한다. 상기 메모리 셀 어레이(401)는 복수의 메모리 셀들을 포함한다. 도 13에서는 도면의 간략화를 위해, 상기 메모리 셀 어레이(401) 내에 하나의 메모리 셀(410), 하나의 워드 라인(WL), 및 하나의 비트 라인(BL)만이 도시되어 있다. 하지만, 실제로는 상기 메모리 셀 어레이(401) 내에 복수의 메모리 셀들, 복수의 워드 라인들, 및 복수의 비트 라인들이 포함된다. 상기 메모리 셀(410)은 셀 캐패시터(410)와 셀 트랜지스터(412)를 포함한다. 상기 셀 트랜지스터(412)의 게이트는 상기 워드 라인(WL)에 연결되고, 그 드레인은 상기 비트 라인(BL)에 연결되고, 그 소스는 상기 셀 캐패시터(411)에 연결된다. 상기 셀 트랜지스터(412)의 벌크(bulk)에는 백 바이어스 전압(VBB)이 공급된다. 상기 내부 전압 발생기(300)는 오실레이터(310), 전압 검출기(320), 주기 조절부(330), 및 전압 발생기(340)를 포함한다. 상기 내부 전압 발생기(300)의 구성 및 구체적인 동작은 도 10 내지 도 12를 참고하여 상술한 것과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 내부 전압 발생기와 이를 포함하는 반도체 메모리 장치 및 그 내부 전압 발생 방법은 안정적인 내부 전압을 신속하게 발생할 수 있으므로, 반도체 메모리 장치의 동작 성능을 향상시킬 수 있다.

Claims (38)

  1. 펄스 형태의 발진 신호를 주기적으로 발생하는 오실레이터;
    테스트 신호와 선택 신호에 응답하여, 상기 발진 신호를 출력 노드에 바이패스(bypass) 하거나, 또는 상기 발진 신호의 주기를 선택적으로 조절하여 조절된 발진 신호를 상기 출력 노드에 출력하는 주기 조절부; 및
    상기 출력 노드를 통하여 수신되는 상기 발진 신호 또는 상기 조절된 발진 신호에 응답하여, 내부 전압을 발생하는 전압 발생기를 포함하고,
    상기 조절된 발진 신호의 주기는 상기 발진 신호의 주기보다 더 짧고, 상기 조절된 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도는 상기 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도보다 빠르고, 상기 테스트 신호는 반도체 메모리 장치의 워드 라인의 테스트 동작시 발생되는 내부 전압 발생기.
  2. 제1항에 있어서,
    상기 내부 전압은 승압 전압을 포함하는 내부 전압 발생기.
  3. 제1항에 있어서, 상기 주기 조절부는,
    상기 테스트 신호와 상기 발진 신호에 응답하여, 분주 입력 신호를 출력하는 제어 로직 회로;
    상기 선택 신호에 응답하여, 상기 분주 입력 신호의 주기를 설정된 주기로 분주하고, 상기 조절된 발진 신호를 출력하는 분주기; 및
    상기 테스트 신호에 응답하여, 상기 발진 신호와 상기 조절된 발진 신호 중 하나를 선택하여 상기 출력 노드에 출력하는 선택 회로를 포함하는 내부 전압 발생기.
  4. 제3항에 있어서,
    상기 제어 로직 회로는 상기 발진 신호와 상기 테스트 신호를 로직 연산하고, 그 연산 결과에 따라 상기 분주 입력 신호를 출력하는 AND 게이트를 포함하는 내부 전압 발생기.
  5. 제3항에 있어서,
    상기 분주기는,
    직렬로 연결되고, 복수의 분주 신호들을 각각 출력하는 복수의 분주 회로들; 및
    상기 선택 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 선택하고, 그 선택된 신호를 상기 조절된 발진 신호로서 출력하는 클록 선택부를 포함하고,
    상기 복수의 분주 회로들 중 하나는 상기 분주 입력 신호를 수신하고, 나머지 분주 회로들 각각은, 자신의 입력 단자에 연결되는 분주 회로의 분주 신호를 수신하고, 상기 복수의 분주 신호들의 주기들은 서로 다른 내부 전압 발생기.
  6. 제5항에 있어서, 상기 복수의 분주 회로들 각각은,
    상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나를 입력받아 설정된 시간 동안 지연시키고, 그 지연 신호를 출력하는 지연 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제1 로직 신호를 출력하는 제1 로직 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제2 로직 신호를 출력하는 제2 로직 회로; 및
    상기 제1 로직 신호와 상기 제2 로직 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 출력하는 제3 로직 회로를 포함하고,
    상기 지연회로에 입력되는 신호는 상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나이고, 상기 제1 로직 신호의 위상과 상기 제2 로직 신호의 위상은 서로 다른 내부 전압 발생기.
  7. 제6항에 있어서, 상기 제1 로직 회로는,
    상기 지연 신호를 반전시키고, 반전된 지연 신호를 출력하는 인버터; 및
    상기 지연회로에 입력되는 신호와, 상기 반전된 지연 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제1 로직 신호를 출력하는 NAND 게이트를 포함하는 내부 전압 발생기.
  8. 제6항에 있어서, 상기 제2 로직 회로는,
    상기 지연 회로에 입력되는 신호를 반전시켜 출력하는 인버터; 및
    상기 지연 신호와 상기 인버터의 출력 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제2 로직 신호를 출력하는 NAND 게이트를 포함하는 내부 전압 발생기.
  9. 제1항에 있어서,
    상기 테스트 신호는 반도체 메모리 장치의 워드 라인의 테스트 동작시 인에이블되고,
    상기 테스트 신호가 인에이블 될 때, 상기 주기 조절부가 상기 선택 신호에 응답하여 상기 발진 신호의 주기를 조절하는 내부 전압 발생기.
  10. 반도체 메모리 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이에 포함되는 복수의 워드 라인들에 각각 연결되고, 승압 전압을 동작 전원으로 사용하며, 테스트 신호 또는 어드레스 디코딩 신호에 응답하여, 상기 복수의 워드 라인들을 각각 인에이블시키는 복수의 워드 라인 드라이버들; 및
    상기 테스트 신호와 선택 신호에 응답하여, 상기 승압 전압을 발생하는 내부 전압 발생기를 포함하고,
    테스트 모드에서, 상기 복수의 워드 라인 드라이버들은 상기 테스트 신호에 응답하여 상기 복수의 워드 라인들을 한꺼번에 인에이블시키고, 노멀 모드에서, 상기 복수의 워드 라인 드라이버들 중 하나가 상기 어드레스 디코딩 신호에 응답하여, 상기 복수의 워드 라인들 중 하나를 인에이블시키고,
    상기 내부 전압 발생기의 동작 속도는 상기 테스트 모드일 때와 상기 노말 모드일 때 서로 다른 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 내부 전압 발생기는,
    펄스 형태의 발진 신호를 주기적으로 발생하는 오실레이터;
    상기 테스트 신호와 상기 선택 신호에 응답하여, 상기 발진 신호를 출력 노드에 바이패스 하거나, 또는 상기 발진 신호의 주기를 선택적으로 조절하여 조절된 발진 신호를 상기 출력 노드에 출력하는 주기 조절부; 및
    상기 출력 노드를 통하여 수신되는 상기 발진 신호 또는 상기 조절된 발진 신호에 응답하여, 상기 승압 전압을 발생하는 전압 발생기를 포함하고,
    상기 조절된 발진 신호의 주기는 상기 발진 신호의 주기보다 더 짧고, 상기 조절된 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도는 상기 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도보다 빠른 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 주기 조절부는,
    상기 테스트 신호와 상기 발진 신호에 응답하여, 분주 입력 신호를 출력하는 제어 로직 회로;
    상기 선택 신호에 응답하여, 상기 분주 입력 신호의 주기를 설정된 주기로 분주하고, 상기 조절된 발진 신호를 출력하는 분주기; 및
    상기 테스트 신호에 응답하여, 상기 발진 신호와 상기 조절된 발진 신호 중 하나를 선택하여 상기 출력 노드에 출력하는 선택 회로를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 로직 회로는 상기 발진 신호와 상기 테스트 신호를 로직 연산하고, 그 연산 결과에 따라 상기 분주 입력 신호를 출력하는 AND 게이트를 포함하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 분주기는,
    직렬로 연결되고, 복수의 분주 신호들을 각각 출력하는 복수의 분주 회로들; 및
    상기 선택 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 선택하고, 그 선택된 신호를 상기 조절된 발진 신호로서 출력하는 클록 선택부를 포함하고,
    상기 복수의 분주 회로들 중 하나는 상기 분주 입력 신호를 수신하고, 나머지 분주 회로들 각각은, 자신의 입력 단자에 연결되는 분주 회로의 분주 신호를 수신하고, 상기 복수의 분주 신호들의 주기들은 서로 다른 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 복수의 분주 회로들 각각은,
    상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나를 입력받아 설정된 시간 동안 지연시키고, 그 지연 신호를 출력하는 지연 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제1 로직 신호를 출력하는 제1 로직 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제2 로직 신호를 출력하는 제2 로직 회로; 및
    상기 제1 로직 신호와 상기 제2 로직 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 출력하는 제3 로직 회로를 포함하고,
    상기 지연회로에 입력되는 신호는 상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나이고, 상기 제1 로직 신호의 위상과 상기 제2 로직 신호의 위상은 서로 다른 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제1 로직 회로는,
    상기 지연 신호를 반전시키고, 반전된 지연 신호를 출력하는 인버터; 및
    상기 지연회로에 입력되는 신호와, 상기 반전된 지연 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제1 로직 신호를 출력하는 NAND 게이트를 포함하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 제2 로직 회로는,
    상기 지연 회로에 입력되는 신호를 반전시켜 출력하는 인버터; 및
    상기 지연 신호와 상기 인버터의 출력 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제2 로직 신호를 출력하는 NAND 게이트를 포함하는 반도체 메모리 장치.
  18. 제10항에 있어서,
    상기 테스트 신호는 상기 테스트 모드시 인에이블되고,
    상기 테스트 신호가 인에이블 될 때, 상기 주기 조절부가 상기 선택 신호에 응답하여 상기 발진 신호의 주기를 조절하는 반도체 메모리 장치.
  19. 펄스 형태의 발진 신호를 주기적으로 발생하는 오실레이터;
    외부 전압을 검출하고, 그 검출 결과에 따라 검출 신호를 출력하는 전압 검출기;
    상기 검출 신호와 선택 신호에 응답하여, 상기 발진 신호를 출력 노드에 바이패스 하거나, 또는 상기 발진 신호의 주기를 선택적으로 조절하여 조절된 발진 신호를 상기 출력 노드에 출력하는 주기 조절부; 및
    상기 출력 노드를 통하여 수신되는 상기 발진 신호 또는 상기 조절된 발진 신호에 응답하여, 내부 전압을 발생하는 전압 발생기를 포함하고,
    상기 조절된 발진 신호의 주기는 상기 발진 신호의 주기보다 더 짧고, 상기 조절된 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도는 상기 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도보다 빠른 내부 전압 발생기.
  20. 제19항에 있어서,
    상기 내부 전압은 백 바이어스 전압을 포함하는 내부 전압 발생기.
  21. 제19항에 있어서, 상기 주기 조절부는,
    상기 검출 신호와 상기 발진 신호에 응답하여, 분주 입력 신호를 출력하는 제어 로직 회로;
    상기 선택 신호에 응답하여, 상기 분주 입력 신호의 주기를 설정된 주기로 분주하고, 상기 조절된 발진 신호를 출력하는 분주기; 및
    상기 검출 신호에 응답하여, 상기 발진 신호와 상기 조절된 발진 신호 중 하나를 선택하여 상기 출력 노드에 출력하는 선택 회로를 포함하는 내부 전압 발생기.
  22. 제21항에 있어서,
    상기 제어 로직 회로는 상기 발진 신호와 상기 검출 신호를 로직 연산하고, 그 연산 결과에 따라 상기 분주 입력 신호를 출력하는 AND 게이트를 포함하는 내부 전압 발생기.
  23. 제21항에 있어서,
    상기 분주기는,
    직렬로 연결되고, 복수의 분주 신호들을 각각 출력하는 복수의 분주 회로들; 및
    상기 선택 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 선택하고, 그 선택된 신호를 상기 조절된 발진 신호로서 출력하는 클록 선택부를 포함하고,
    상기 복수의 분주 회로들 중 하나는 상기 분주 입력 신호를 수신하고, 나머지 분주 회로들 각각은, 자신의 입력 단자에 연결되는 분주 회로의 분주 신호를 수신하고, 상기 복수의 분주 신호들의 주기들은 서로 다른 내부 전압 발생기.
  24. 제23항에 있어서, 상기 복수의 분주 회로들 각각은,
    상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나를 입력받아 설정된 시간 동안 지연시키고, 그 지연 신호를 출력하는 지연 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제1 로직 신호를 출력하는 제1 로직 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제2 로직 신호를 출력하는 제2 로직 회로; 및
    상기 제1 로직 신호와 상기 제2 로직 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 출력하는 제3 로직 회로를 포함하고,
    상기 지연회로에 입력되는 신호는 상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나이고, 상기 제1 로직 신호의 위상과 상기 제2 로직 신호의 위상은 서로 다른 내부 전압 발생기.
  25. 제24항에 있어서, 상기 제1 로직 회로는,
    상기 지연 신호를 반전시키고, 반전된 지연 신호를 출력하는 인버터; 및
    상기 지연회로에 입력되는 신호와, 상기 반전된 지연 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제1 로직 신호를 출력하는 NAND 게이트를 포함하는 내부 전압 발생기.
  26. 제24항에 있어서, 상기 제2 로직 회로는,
    상기 지연 회로에 입력되는 신호를 반전시켜 출력하는 인버터; 및
    상기 지연 신호와 상기 인버터의 출력 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제2 로직 신호를 출력하는 NAND 게이트를 포함하는 내부 전압 발생기.
  27. 제19항에 있어서,
    상기 전압 검출기는 상기 외부 전압이 검출 전압으로 될 때, 상기 검출 신호를 디세이블시키고,
    상기 검출 신호가 인에이블 될 때, 상기 주기 조절부가 상기 선택 신호에 응답하여 상기 발진 신호의 주기를 조절하는 내부 전압 발생기.
  28. 반도체 메모리 장치에 있어서,
    복수의 워드 라인들과 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들 각각은 셀 트랜지스터를 포함하는 메모리 셀 어레이; 및
    외부 전압을 검출하고, 그 검출 결과에 따라 백 바이어스 전압을 발생하고, 상기 백 바이어스 전압을 상기 셀 트랜지스터의 벌크(bulk)에 공급하는 내부 전압 발생기를 포함하고,
    상기 내부 전압 발생기의 동작 속도는 상기 외부 전압이 검출 전압보다 작을 때와 클 때 서로 다른 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 내부 전압 발생기는,
    펄스 형태의 발진 신호를 주기적으로 발생하는 오실레이터;
    상기 외부 전압을 검출하고, 그 검출 결과에 따라 검출 신호를 출력하는 전압 검출기;
    상기 검출 신호와 선택 신호에 응답하여, 상기 발진 신호를 출력 노드에 바이패스 하거나, 또는 상기 발진 신호의 주기를 선택적으로 조절하여 조절된 발진 신호를 상기 출력 노드에 출력하는 주기 조절부; 및
    상기 출력 노드를 통하여 수신되는 상기 발진 신호 또는 상기 조절된 발진 신호에 응답하여, 상기 백 바이어스 전압을 발생하는 전압 발생기를 포함하고,
    상기 조절된 발진 신호의 주기는 상기 발진 신호의 주기보다 더 짧고, 상기 조절된 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도는 상기 발진 신호를 수신할 때 상기 전압 발생기의 동작 속도보다 빠른 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 주기 조절부는,
    상기 검출 신호와 상기 발진 신호에 응답하여, 분주 입력 신호를 출력하는 제어 로직 회로;
    상기 선택 신호에 응답하여, 상기 분주 입력 신호의 주기를 설정된 주기로 분주하고, 상기 조절된 발진 신호를 출력하는 분주기; 및
    상기 검출 신호에 응답하여, 상기 발진 신호와 상기 조절된 발진 신호 중 하나를 선택하여 상기 출력 노드에 출력하는 선택 회로를 포함하는 반도체 메모리 장치.
  31. 제30항에 있어서,
    상기 제어 로직 회로는 상기 발진 신호와 상기 검출 신호를 로직 연산하고, 그 연산 결과에 따라 상기 분주 입력 신호를 출력하는 AND 게이트를 포함하는 반도체 메모리 장치.
  32. 제30항에 있어서,
    상기 분주기는,
    직렬로 연결되고, 복수의 분주 신호들을 각각 출력하는 복수의 분주 회로들; 및
    상기 선택 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 선택하고, 그 선택된 신호를 상기 조절된 발진 신호로서 출력하는 클록 선택부를 포함하고,
    상기 복수의 분주 회로들 중 하나는 상기 분주 입력 신호를 수신하고, 나머지 분주 회로들 각각은, 자신의 입력 단자에 연결되는 분주 회로의 분주 신호를 수신하고, 상기 복수의 분주 신호들의 주기들은 서로 다른 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 복수의 분주 회로들 각각은,
    상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나를 입력받아 설정된 시간 동안 지연시키고, 그 지연 신호를 출력하는 지연 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제1 로직 신호를 출력하는 제1 로직 회로;
    상기 지연 신호와 상기 지연회로에 입력되는 신호에 응답하여, 제2 로직 신호를 출력하는 제2 로직 회로; 및
    상기 제1 로직 신호와 상기 제2 로직 신호에 응답하여, 상기 복수의 분주 신호들 중 하나를 출력하는 제3 로직 회로를 포함하고,
    상기 지연회로에 입력되는 신호는 상기 분주 입력 신호 또는 상기 복수의 분주 신호들 중 하나이고, 상기 제1 로직 신호의 위상과 상기 제2 로직 신호의 위상은 서로 다른 반도체 메모리 장치.
  34. 제33항에 있어서, 상기 제1 로직 회로는,
    상기 지연 신호를 반전시키고, 반전된 지연 신호를 출력하는 인버터; 및
    상기 지연회로에 입력되는 신호와, 상기 반전된 지연 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제1 로직 신호를 출력하는 NAND 게이트를 포함하는 반도체 메모리 장치.
  35. 제33항에 있어서, 상기 제2 로직 회로는,
    상기 지연 회로에 입력되는 신호를 반전시켜 출력하는 인버터; 및
    상기 지연 신호와 상기 인버터의 출력 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제2 로직 신호를 출력하는 NAND 게이트를 포함하는 반도체 메모리 장치.
  36. 제29항에 있어서,
    상기 전압 검출기는 상기 외부 전압이 검출 전압으로 될 때, 상기 검출 신호를 디세이블시키고,
    상기 검출 신호가 인에이블 될 때, 상기 주기 조절부가 상기 선택 신호에 응답하여 상기 발진 신호의 주기를 조절하는 반도체 메모리 장치.
  37. 펄스 형태의 발진 신호를 주기적으로 발생하는 단계;
    승압 전압을 동작 전원으로 사용하는 장치의 테스트 동작시, 상기 발진 신호에 기초하여, 상기 발진 신호의 주기보다 더 짧은 주기를 가지는 조절된 발진 신호를 발생하는 단계;
    상기 조절된 발진 신호에 기초하여, 상기 승압 전압을 발생하는 단계; 및
    상기 승압 전압을 동작 전원으로 사용하는 상기 장치의 테스트 동작이 종료될 때, 상기 발진 신호에 기초하여, 상기 승압 전압을 발생하는 단계를 포함하는 내부 전압 발생 방법.
  38. 펄스 형태의 발진 신호를 주기적으로 발생하는 단계;
    외부 전압이 검출 전압보다 작을 때, 상기 발진 신호에 기초하여, 상기 발진 신호의 주기보다 더 짧은 주기를 가지는 조절된 발진 신호를 발생하는 단계;
    상기 조절된 발진 신호에 기초하여, 백 바이어스 전압을 발생하는 단계; 및
    상기 외부 전압이 상기 검출 전압보다 클 때, 상기 발진 신호에 기초하여, 상기 백 바이어스 전압을 발생하는 단계를 포함하는 내부 전압 발생 방법.
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