KR100338967B1

KR100338967B1 - 클럭 동기 시스템

Info

Publication number: KR100338967B1
Application number: KR1019990053229A
Authority: KR
Inventors: 도다하루끼; 쯔찌다겐지; 구야마히또시
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1998-11-27
Filing date: 1999-11-27
Publication date: 2002-05-30
Also published as: TW459380B; US6185150B1; KR20000035737A; JP3725715B2; JP2000163962A

Abstract

지연 회로는 클럭 신호를 270도 지연시킨 활성화 신호를 생성한다. 리시버 회로는 활성화 신호에 응답하여, 커맨드 사이클을 지정하는 커맨드 래치 인에이블 신호를 입력하여 커맨드 사이클에 대응하는 내부 신호를 생성한다. AND 회로는 내부 신호가 발생되고 있는 기간에 클럭 신호에 동기한 커맨드 래치 신호를 생성한다. 커맨드 리시버를 구성하는 각 리시버 회로는 AND 회로로부터 커맨드 래치 신호가 공급되었을 때에만 커맨드를 구성하는 신호를 받는다. 따라서, 커맨드 리시버를 구성하는 복수의 리시버 회로는 항상 활성화되어 있지 않고, 커맨드를 구성하는 신호를 받을 때에만 활성화되기 때문에, 소비 전력의 증대를 방지할 수 있는 한편, 복수의 신호를 확실하게 모니터할 수 있다.

Description

클럭 동기 시스템{CLOCK SYNCHRONOUS SYSTEM｝

본 발명은 클럭 신호에 동기하여 제어되는 시스템, 예를 들면 싱크로너스 DRAM(Dynamic Random Access Memory) 등의 반도체 장치에 적용되는 클럭 동기 시스템에 관한 것으로, 특히 시스템의 다양한 동작 모드를 지시하는 복수의 커맨드를 수신하는 커맨드 리시버에 관한 것이다.

예를 들면 싱크로너스 DRAM과 같이, 클럭 신호에 동기하여 제어되는 시스템에서는, 어떤 동작 모드를 지정하기 위해 동작 커맨드를 필요로 한다. 이 커맨드는 복수의 신호를 이용하여 구성되고, 이들 신호 레벨의 조합에 의해 복수의 커맨드가 표현된다.

도 4는 종래의 커맨드 리시버의 일예를 도시하고 있다. 이 커맨드 리시버는 리시버 회로(11-0, 11-1, 11-2, 11-3, …)에 의해 구성되어 있다. 각 리시버 회로(11-0, 11-1, 11-2, 11-3, …)에는 커맨드를 구성하는 신호(/CMD0, /CMD1, /CMD2, /CMD3 … : /는 신호가 로우일 경우 액티브인 것을 나타낸다)가 공급된다. 각 신호(/CMD0, /CMD1, /CMD2, /CMD3 …)는 예를 들면 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE), 어드레스(/AD)이다. 각 리시버 회로(11-0, 11-1, 11-2, 11-3, …)는 커맨드 래치 신호(CL)에 의해 동시에 활성화된다. 리시버 회로(11-0, 11-1, 11-2, 11-3, …)는 커맨드 래치 신호(CL)의 매 사이클마다 신호(/CMD0, /CMD1, /CMD2, /CMD3 …)를 입력받고, 이들 리시버 회로(11-0, 11-1, 11-2, 11-3, …)로부터 내부 신호(ICMD0, ICMD1, ICMD2, ICMD3 …)를 출력한다. 이들 내부 신호(ICMD0, ICMD1, ICMD2, ICMD3 …)는 도시하지 않은 디코드 회로에 의해 디코드되고, 소정의 커맨드가 생성된다.

도 5는 종래의 커맨드 입력 동작을 나타내는 타이밍차트이다. 도 4에 도시한 복수의 신호 /CMDi(i = 0, 1, 2 …)를 커맨드 래치 신호(CL)의 클럭 사이클마다 복수의 리시버 회로가 수신한다. 이들 신호 /CMDi 레벨의 조합이 소정의 커맨드에 대응하고 있는 경우, 커맨드를 수신함으로써, 시스템은 그 커맨드에 대응하는 동작 모드가 된다. 그러나, 커맨드에 대응하는 신호 /CMDi는 언제 변화하는지 알 수 없기 때문에, 클럭 신호(CLK)의 매 사이클마다 리시버 회로를 구동하기 위한 커맨드 래치 신호(CL)를 발생할 필요가 있다.

도 6은 도 4에 도시한 리시버 회로(CRCV) 11-0, 11-1, 11-2, 11-3, …의 일예를 나타내고 있다. 이 리시버 회로 CRCV는 리시버 회로 RCV와 이 리시버 회로 RCV의 출력단에 접속된 플립플롭 회로(FF)로 구성되어 있다. 리시버 회로 RCV의 출력 신호는 후술하는 바와 같이 펄스상의 신호이다. 이 신호로부터 안정된 커맨드를 생성하기 위해, 리시버 회로 RCV의 출력단에는 2개의 NOR 회로로 이루어지는 플립플롭 회로(FF)가 접속되어 있다.

도 7은 도 6의 동작을 나타내고 있다. 도 7에 도시한 바와 같이, 이 플립플롭 회로(FF)는 리시버 회로 RCV로부터 출력되는 펄스상의 신호(/D 또는 D)를 보유하고, 내부 신호(ICMD)를 발생한다. 이 예의 경우, 플립플롭 회로(FF)는 출력 신호(/D)를 받아 내부 신호(ICMD)를 발생하고, 출력 신호(D)를 수신할 때까지 이 내부 신호(ICMD)의 상태를 유지하고 있다. 이와 같이, 상태가 유지된 내부 신호(ICMD)를 조합하여 논리를 취해 커맨드를 생성함으로써, 커맨드의 상태가 안정되게 유지된다. 이 때문에, 커맨드에 대응하는 시스템의 동작 상태를 특별한 회로를 이용하지 않고 안정되게 유지할 수 있다.

도 8은 도 7에 도시한 리시버 회로 RCV의 일예를 도시하고 있다. 이 리시버 회로 RCV는 P채널 MOS 트랜지스터 P1 … P5와 N채널 MOS 트랜지스터 N1 … N7, 및 인버터 회로 I1, I2로 구성되어 있다. 트랜지스터 N4의 게이트에는 커맨드를 구성하는 신호(/CMD)가 공급되고, 트랜지스터 N6의 게이트에는 기준 전압(Vref)이 공급되고 있다. 또한, 커맨드 래치 신호(CL)는 트랜지스터 N3 및 P3 … P5의 게이트에 공급되고 있다.

도 9는 도 8의 동작을 나타내는 타이밍차트이며, 이 도면을 참조하여 도 8에 도시하는 리시버 회로 RCV의 동작에 대하여 설명한다. 도 9에 도시한 바와 같이, 커맨드 래치 신호(CL)가 하이 레벨로 되면, 트랜지스터 N3가 활성화되고, 트랜지스터 P3 … P5가 비활성화된다. 이에 수반하여 트랜지스터 N5, N7이 활성화되고, 트랜지스터 N4의 게이트에 공급되는 신호 /CMD와 트랜지스터 N6의 게이트에 공급되는 기준 전압 Vref가 입력된다. 즉, 신호 /CMD의 레벨이 기준 전압(Vref)의 레벨보다도 높은 경우, 트랜지스터 P1과 트랜지스터 N1의 접속 노드 n1이 로우 레벨로 되고, 트랜지스터 P2와 트랜지스터 N2의 접속 노드 n2가 하이 레벨로 된다. 접속 노드 n1에는 인버터 회로 I1이 접속되고, 접속 노드 n2에는 인버터 회로 I2가 접속되어 있다. 이 때문에, 인버터 회로 I1의 출력 신호 D는 하이 레벨이 되고, 인버터 회로 I2의 출력 신호 /D는 로우 레벨이 된다.

또한, 신호 /CMD가 기준 전압(Vref)보다 낮은 경우는, 접속 노드 n1이 하이 레벨, 접속 노드 n2가 로우 레벨로 되고, 출력 신호 D는 로우 레벨, 출력 신호 /D는 하이 레벨로 된다. 또, 커맨드 래치 신호(CL)가 로우 레벨인 경우, 트랜지스터 P3, P5가 활성화되어, 접속 노드 n1, n2의 양쪽이 하이 레벨로 된다. 이 때문에 출력 신호 D, /D는 모두 로우 레벨로 유지된다.

상기 리시버 회로 RCV는 커맨드 래치 신호 CL이 활성화되었을 때에만 신호 /CMD의 레벨을 유지한다. 또한, 커맨드 래치 신호 CL이 활성화되었을 때, 신호의 상태를 고속으로 감지하기 위해 큰 전류가 흘러, 많은 전력을 소비한다.

상기와 같이, 도 4에 도시한 종래의 커맨드 리시버는 커맨드의 상태가 언제변화할지 알 수 없기 때문에, 클럭 신호의 사이클마다 복수의 리시버 회로를 활성화하여 신호를 모니터하고 있다. 따라서, 커맨드의 수가 증가하고 커맨드를 구성하는 신호가 증가함에 따라, 동시에 매 사이클 활성화하는 리시버 회로의 수가 증가하기 때문에, 이들 리시버 회로에 의해 소비되는 전력이 증대한다. 또한, 회로 동작의 고속화에 수반하여 클럭 사이클 시간이 짧아지면, 단위 시간당 사이클수가 증대하기 때문에, 소비 전력이 한층 증대한다. 또한, 고속으로 동작하는 모든 리시버 회로의 셋업 시간, 및 홀드 시간이 같아지도록 정확하게 조정하는 것은 곤란하여, 신호의 입력 타이밍이나 보유 시간에 오차가 발생한 경우, 잘못된 커맨드를 생성할 우려가 있다.

본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는, 소비 전력의 증대를 방지할 수 있는 한편, 복수의 신호를 확실하게 모니터할 수 있는 클럭 동기 시스템을 제공하고자 하는 것이다.

본 발명의 클럭 동기 시스템은, 클럭 신호에 동기하여 입력 신호의 입력 사이클을 지시하는 지시 신호를 수신하는 제1 리시버 회로와, 상기 지시 신호에 기초하여 활성화 신호를 생성하는 활성화 신호 생성 회로와, 상기 활성화 신호에 따라 상기 입력 신호를 수신하는 제2 리시버 회로를 포함하는 것을 특징으로 한다.

또한, 본 발명의 클럭 동기 시스템은, 클럭 신호에 동기한 제1 활성화 신호를 매 클럭마다 생성하는 제1 활성화 신호 생성 회로와, 상기 제1 활성화 신호 생성 회로로부터 공급되는 제1 활성화 신호에 응답하여, 입력 신호의 입력 사이클을지시하는 지시 신호를 수신하는 제1 리시버 회로와, 상기 제1 리시버 회로로부터 상기 지시 신호에 기초하여 제2 활성화 신호를 생성하는 제2 활성화 신호 생성 회로와, 상기 제2 활성화 신호 생성 회로로부터의 상기 제2 활성화 신호에 따라 상기 입력 신호를 수신하는 제2 리시버 회로를 포함하는 것을 특징으로 한다.

본 발명에 따르면, 제2 리시버 회로는 항상 활성화되어 있지 않고 입력 신호를 수신할 때에만 활성화된다. 따라서, 소비 전력을 삭감할 수 있다. 게다가, 제1 리시버 회로는 클럭 신호에 동기하여 동작하고 있기 때문에, 신호의 입력 사이클을 지시하는 지시 신호를 확실하게 수신할 수 있고, 제2 리시버 회로는 지시 신호에 대응하는 활성화 신호에 응답하여 입력 신호를 수신할 수 있다. 따라서, 입력 신호를 확실하게 모니터할 수 있다.

도 1은 본 발명이 적용되는 반도체 기억 장치를 개략적으로 도시한 구성도.

도 2는 본 발명의 일 실시예를 도시한 회로 구성도.

도 3은 도 2의 동작을 나타내는 타이밍차트.

도 4는 종래의 커맨드 리시버의 일예를 도시한 구성도.

도 5는 종래의 커맨드 입력 동작을 나타내는 타이밍차트.

도 6은 도 4에 도시한 리시버 회로 CRCV의 일예를 도시한 회로도.

도 7은 도 6의 동작을 나타내는 타이밍차트.

도 8은 도 6에 도시한 리시버 회로 RCV의 일예를 도시한 회로도.

도 9는 도 8의 동작을 나타내는 타이밍차트.

〈도면의 주요 부분에 대한 부호의 설명〉

21 : 로우 어드레스 버퍼

22 : 컬럼 어드레스 버퍼

23 : 메모리 블럭

24 : 메모리 셀 어레이

25 : 센스 앰프

26 : 컬럼 디코더

27 : 로우 디코더

28 : 입력 버퍼

29 : 출력 버퍼

30 : 스위치 제어 회로

32 : 제어 회로

33 : 커맨드 리시버

34 : 활성화 신호 생성 회로

35 : 커맨드 디코더

36 : 래치 회로

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.

미국 특허 번호 09305752, 09354102, 09383193, 및 일본 특원평10-337114호의 개시는 참조를 위해 명세서에 포함시켜 명세서의 일부를 구성한다.

도 1은 본 발명이 적용되는 반도체 장치, 예를 들면 싱크로너스 DRAM의 일예를 도시하고 있다. 도 1에서, 어드레스 신호 An(n = 1, 2 …)은 도시하지 않은 어드레스 버퍼 회로를 통하여 로우 어드레스 버퍼(21), 컬럼 어드레스 버퍼(22)에 공급된다. 이들 로우 어드레스 버퍼(21), 컬럼 어드레스 버퍼(22)는 메모리 블럭(23)에 접속되어 있다. 이 메모리 블럭(23)은 복수의 뱅크(BK)를 갖고, 각 뱅크는 메모리 셀 어레이(24), 센스 앰프(25), 컬럼 디코더(26), 로우 디코더(27)를갖고 있다. 이 로우 디코더(27)는 상기 로우 어드레스 버퍼(21)에 접속되고, 이 로우 어드레스 버퍼(21)로부터 공급되는 로우 어드레스에 대응하여 워드선(WL)을 선택한다. 상기 컬럼 디코더(26)는 상기 컬럼 어드레스 버퍼(22)에 접속되고, 이 컬럼 어드레스 버퍼(22)로부터 공급되는 컬럼 어드레스에 대응하여 비트선(BL)을 선택한다. 이들 비트선(BL)과 워드선의 교차점에 메모리 셀(MC)이 배치되어 있다.

상기 센스 앰프(25)에는 기록 데이타를 보유하는 입력 버퍼(28), 판독 데이타를 보유하는 출력 버퍼(29)가 접속되어 있다. 이들 입력 버퍼(28), 출력 버퍼(29)는 이것들을 전환하는 스위치 제어 수단(30)을 통하여 입출력 패드(31)에 접속되어 있다. 또한, 이들 입력 버퍼(28), 출력 버퍼(29), 스위치 제어 회로(30)는 제어 회로(32)에 접속되어 있다. 이 제어 회로(32)는 후술하는 래치 회로(36)로부터 공급되는 동작 모드를 나타내는 신호에 응답하여 싱크로너스 DRAM 전체의 동작을 제어한다.

한편, 커맨드를 구성하는 복수의 신호(/CMD0, /CMD1, /CMD2 … /CMDn)는 커맨드 리시버(33)에 공급된다. 이 커맨드 리시버(33)를 상세히 설명하면, 후술하는 활성화 신호 생성 회로(34)로부터 공급되는 커맨드 래치 신호 CL1에 응답하여 상기 복수의 신호(/CMD0, /CMD1, /CMD2 … /CMDn)를 입력하고, 이들 신호에 대응하는 내부 신호를 생성한다. 이들 내부 신호는 커맨드 디코더(35)에 공급된다. 이 커맨드 디코더(35)는 이들 내부 신호를 디코드하여, 예를 들면 뱅크 액티브 커맨드, 데이타의 판독 커맨드나 기록 커맨드, 레이턴시를 전환하는 커맨드 등을 생성한다. 이 커맨드 디코더(35)의 출력 신호는 래치 회로(36)를 통하여 상기 제어 회로(32)에 공급된다.

도 2는 상기 커맨드 리시버(33)와 활성화 신호 생성 회로(34)를 구체적으로 나타낸 것으로, 도 1과 동일 부분에는 동일 부호를 부여하였다.

커맨드 리시버(33)는 복수의 리시버 회로(33-0, 33-1, 33-2, … 33-n)로 구성되어 있다. 이들 리시버 회로(33-0, 33-1, 33-2, … 33-n)는 도 6에 도시한 회로와 같다. 단, 도 2에서 기준 전압(Vref)은 생략되어 있다. 각 리시버 회로(33-0, 33-1, 33-2, … 33-n)에 공급되는 신호(/CMD0, /CMD1, /CMD2 … /CMDn)는 각각 예를 들면 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE), 일부 어드레스 신호(Aj)이다. 이들 리시버 회로(33-0, 33-1, 33-2, … 33-n)는 활성화 신호 생성 회로(34)로부터 공급되는 커맨드 래치 신호(CL1)에 의해 동시에 활성화됨으로써, 신호(/CMD0, /CMD1, /CMD2 … /CMDn)가 리시버 회로(33-0, 33-1, 33-2, … 33-n)에 입력된다. 이들 리시버 회로(33-0, 33-1, 33-2, … 33-n)는 입력된 신호에 대응하여 내부 신호(ICMD0, ICMD1, ICMD2 … ICMDn)를 출력한다.

활성화 신호 생성 회로(34)는 리시버 회로(34-1), 지연 회로(34-2) 및 AND 회로(34-3)로 구성되어 있다. 리시버 회로(34-1)는 도 6에 도시한 회로와 동일한 구성이다. 단, 리시버 회로(34-1)에서 기준 전압(Vref)은 생략되어 있다. 이 리시버 회로(34-1)에는 커맨드 사이클을 지정하는 커맨드 래치 인에이블 신호(/CLE), 및 활성화 신호(CLK1)가 공급되고 있고, 이 활성화 신호(CLK1)에 응답하여 커맨드 래치 인에이블 신호(/CLE)를 입력한다. 이 커맨드 래치 인에이블 신호(/CLE)는 커맨드의 입력 타이밍을 지시하는 신호로서, 예를 들면 이 커맨드 래치 인에이블 신호(/CLE)의 다음 사이클이 커맨드를 구성하는 신호인 것을 지시한다. 상기 리시버 회로(34-1)는 커맨드 래치 인에이블 신호(/CLE)를 입력받고, 출력단으로부터 내부 신호(ICLE)를 출력한다. 이 리시버 회로(34-1)로부터 출력되는 내부 신호(ICLE)는 클럭 신호(CLK)와 함께 AND 회로(34-3)에 공급된다. 이 AND 회로(34-3)는 내부 신호(ICLE)와 클럭 신호(CLK)로부터 상기 커맨드 래치 신호(CL1)를 생성한다. 이 커맨드 래치 신호(CL1)는 리시버 회로(33-0, 33-1, 33-2, … 33-n)에 공급된다.

다음에, 도 3을 참조하여 도 2의 구체적인 동작에 대하여 설명한다. 도 3에 도시한 바와 같이, 상기 커맨드 래치 인에이블 신호(/CLE)는 커맨드를 입력하기 위한 커맨드 사이클의 직전에 로우 레벨로 된다. 이 로우 레벨의 커맨드 래치 인에이블 신호(/CLE)는 지연 회로(34-2)로부터 출력되는 활성화 신호(CLK1)에 응답하여 리시버 회로(34-1)에 입력되고, 이 리시버 회로(34-1)는 커맨드 사이클을 나타내는 내부 신호(ICLE)를 출력한다. 상기 커맨드 래치 인에이블 신호(/CLE)는 예를 들면 도시하지 않은 컨트롤러에 의해 발생되는 신호이며, 이 커맨드 래치 인에이블 신호(/CLE)는 리시버 회로(34-1)의 입력단에 외부 신호로서 공급된다.

상기 리시버 회로(34-1)는 커맨드 리시버(33)에 의해 언제 변화할지 알 수 없는 신호(/CMD0, /CMD1, /CMD2 … /CMDn)를 입력받기 위해, 1개의 커맨드 래치 인에이블 신호(/CLE)의 변화를 검출하고 있다. 이를 위하여, 리시버 회로(34-1)를 구동하는 활성화 신호(CLK1)는 도 3에 도시한 바와 같이 클럭 신호(CLK)의 매 사이클마다 발생될 필요가 있다. 본 실시예에서는 상기 지연 회로(34-2)에 의해 클럭신호(CLK)의 위상을, 예를 들면 270도 지연시켜 활성화 신호(CLK1)를 생성하고 있다. 그 이유는, 커맨드 사이클 이전의 클럭 사이클 후반, 즉 커맨드 사이클의 반주기 전에서 로우 레벨이 되는 커맨드 래치 인에이블 신호(/CLE)를 확실하게 입력받기 위해, 커맨드 래치 인에이블 신호(/CLE)의 상태 보유 기간의 중간에서 리시버 회로(34-1)를 활성화시킬 필요가 있기 때문이다.

상기 활성화 신호(CLK1)를 생성하는 회로는 지연 회로에 한정되지 않고, 신호의 위상을 변화시킬 수 있는 PLL(Phase Locked Loop) 회로 등의 동기 회로를 적용할 수 있다.

또한, 커맨드 래치 인에이블 신호(/CLE)의 출력 타이밍이나 리시버 회로(34-1)를 활성화하는 타이밍은 본 실시예에 한정되지 않고, 커맨드에 의해 구동되는 시스템에 최적의 타이밍을 설정하면 된다. 즉, 본 실시예에서는 활성화 신호(CLK1)를 클럭 신호(CLK)로부터 270도 지연시켜 발생하고 있지만, 이에 한정되지 않고, 시스템에 최적의 타이밍을 설정하면 된다.

상기 지연 회로(34-2)로부터 출력되는 활성화 신호(CLK1)의 타이밍에 의해 리시버 회로(34-1)에 입력된 커맨드 래치 인에이블 신호(/CLE)는 1클럭 사이클 동안 유지된다. 이것은 커맨드 래치 인에이블 신호(/CLE)의 상태가 매 사이클 모니터되기 때문이다.

도 3은, 커맨드 래치 인에이블 신호(/CLE)가 입력되고, 내부 신호(ICLE)가 보유된 상태를 나타내고 있다. 이 내부 신호(ICLE)가 하이 레벨로 되어 있는 사이클이 커맨드 사이클이며, 이 커맨드 사이클 내에서의 클럭 신호(CLK)의 상승에서커맨드를 구성하는 복수 신호의 상태가 입력된다. 즉, 리시버 회로(34-1)로부터 출력되는 내부 신호(ICLE)는 클럭 신호(CLK)와 함께 상기 AND 회로(34-3)에 공급되고, 이 AND 회로(34-3)의 출력단으로부터 커맨드 래치 신호(CL1)가 출력된다. 이 커맨드 래치 신호(CL1)는 상기 리시버 회로(33-0, 33-1, 33-2, … 33-n)에 공급된다. 이 커맨드 래치 신호(CL1)는 도 3에 실선으로 나타낸 바와 같이, 커맨드 사이클 내에서만 발생되고, 다른 기간에서는 발생되지 않는다. 리시버 회로(33-0, 33-1, 33-2, … 33-n)는 커맨드 래치 신호(CL1)에 의해 활성화되고, 커맨드를 구성하는 신호(/CMD0, /CMD1, /CMD2 … /CMDn)을 입력받는다. 즉, 리시버 회로(33-0, 33-1, 33-2, … 33-n)는 커맨드 사이클에서, 커맨드 래치 신호(CL1)가 발생된 기간에만 활성화되고, 입력된 신호(/CMD0, /CMD1, /CMD2 … /CMDn)에 응답하여 내부 신호(ICMD0, ICMD1, ICMD2 … ICMDn)를 출력한다.

상기 실시예에 따르면, 리시버 회로 34-1만이 클럭 신호에 동기한 활성화 신호(CLK1)에 의해 매 클럭마다 활성화되고, 리시버 회로(33-0, 33-1, 33-2, … 33-n)는 커맨드 기간에만 활성화되고 매 클럭마다 활성화되지는 않는다. 이 때문에, 항상 동작하고 있는 것은 리시버 회로 34-1뿐이며, 리시버 회로 33-0, 33-1, 33-2, … 33-n은 커맨드 기간 이외에는 비활성으로 되어 있다. 따라서, 소비 전력을 종래에 비하여 대폭적으로 삭감할 수 있다.

또한, 커맨드를 구성하는 신호(/CMD0, /CMD1, /CMD2 … /CMDn)는 커맨드 래치 인에이블 신호(/CLE)로 지정된 커맨드 사이클의 선두에서만 상태가 확정되어 있으면 되고, 고속의 클럭 신호에 동기하여 확정시킬 필요는 없다. 고속의 클럭 신호에 동기하여 커맨드를 구성하는 복수의 신호를 동시에 확정시키는 것은 곤란하다. 그러나, 본 실시예의 경우, 클럭 신호보다 늦은 타이밍에서 생성되는 커맨드 래치 인에이블 신호(/CLE)에 동기하여 커맨드를 구성하는 복수의 신호를 확정시키면 된다. 이 때문에, 이들 신호를 용이하게 생성할 수 있다.

또한, 리시버 회로(33-0, 33-1, 33-2, … 33-n)도 고속의 클럭 신호에 의해 매 클럭마다 활성화되지 않기 때문에, 신호의 입력 타이밍이나 보유 시간에 오차가 발생되지 않는다. 따라서, 잘못된 내부 신호를 생성할 확률을 낮출 수 있다. 즉, 고속의 클럭 신호에 의해 리시버 회로(33-0, 33-1, 33-2, … 33-n)를 매 클럭마다 활성화한 경우, 각 리시버 회로(33-0, 33-1, 33-2, … 33-n)의 내부 접속 노드의 전위가 충분히 리셋되지 않는 경우가 있다. 이 때문에, 신호의 입력 타이밍이나 보유 시간에 오차가 발생하는 경우가 있다. 그러나, 본 실시예의 경우, 커맨드 래치 신호(CL1)가 공급된 경우에만 리시버 회로(33-0, 33-1, 33-2, … 33-n)가 활성화되고, 매 클럭마다 활성화되지 않는다. 이로 인해, 내부 접속 노드의 전위를 충분히 리셋할 수 있어, 신호의 입력 타이밍이나 보유 시간을 일치시킬 수 있다. 따라서, 잘못된 커맨드를 생성할 확률을 낮출 수 있다.

또, 상기 실시예는 본 발명을 싱크로너스 DRAM에 적용한 경우에 대하여 설명하였지만, 이것에 한정되지 않으며, 클럭 신호에 동기하여 신호를 입력하는 예를 들면 어드레스 래치 회로나 커맨드를 클럭 신호에 동기하여 입력받는 시스템 등에 적용할 수 있다.

또한, 본 발명은 커맨드 뿐만 아니라, 커맨드에 응답하여 클럭 신호에 동기하여 입력되는 데이타 자체의 리시버 회로에도 적용할 수 있다.

또한, 상기 실시예는 클럭 신호의 1사이클로, 커맨드를 구성하는 신호를 모두 입력하고 있다. 그러나, 본 발명을 예를 들면 램버스(Rambus) 준거의 DRAM과 같이, 예를 들면 클럭 신호의 1사이클로 커맨드를 구성하는 신호의 모두를 입력하지 않고, 복수 사이클로 커맨드를 구성하는 신호를 입력하는 시스템에 적용할 수도 있다. 이 경우, 커맨드 래치 인에이블 신호(/CLE)를 예를 들면 도 3에 파선으로 도시한 바와 같이, 복수의 클럭 사이에 로우 레벨로 유지하면 된다.

또한, 상기 실시예에서는, 커맨드 래치 인에이블 신호(/CLE)의 직후에 커맨드 래치 신호(CL1)를 발생하고 있지만, 이것에 한정되지는 않는다. 예를 들면 커맨드 래치 인에이블 신호(/CLE)와 커맨드를 구성하는 신호와의 관계가 명확하다면, 커맨드 래치 신호(CL1)를 도 3에 파선으로 도시한 바와 같이, 커맨드 래치 인에이블 신호(/CLE)로부터 수 사이클 후에 발생하여도 된다.

또한, 리시버 회로 33-0, 33-1, 33-2, … 33-n, 34-1는 도 6에 기재된 회로 구성에 한정되지 않고, 다른 구성으로 할 수도 있다.

이상, 상술한 바와 같이 본 발명에 따르면, 소비 전력의 종래를 방지할 수 있으며, 복수의 신호를 확실하게 모니터할 수 있는 클럭 동기 시스템을 제공할 수 있다.

Claims

클럭 동기 시스템에 있어서,

클럭 신호에 동기한 제1 활성화 신호를 매 클럭마다 생성하는 제1 활성화 신호 생성 회로;

상기 제1 활성화 신호 생성 회로로부터 공급되는 제1 활성화 신호에 응답하여 입력 신호의 입력 사이클을 지시하는 지시 신호를 수신하는 제1 리시버 회로 - 상기 제1 리시버 회로는 상기 지시 신호에 대응하는 내부 신호를 생성함 - ;

상기 제1 리시버 회로에 의해 생성된 내부 신호, 및 상기 클럭 신호가 공급되는 제2 활성화 신호 생성 회로 - 상기 제2 활성화 신호 생성 회로는 상기 내부 신호가 생성되고 있는 기간에 상기 클럭 신호에 동기한 제2 활성화 신호를 생성함 - ; 및

상기 제2 활성화 신호 생성 회로로부터 출력된 제2 활성화 신호가 공급되는 제2 리시버 회로 - 상기 제2 리시버 회로는 상기 제2 활성화 신호에 응답하여 상기 입력 신호를 수신함 -

를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제1항에 있어서,

상기 제1 활성화 신호 생성 회로는 상기 입력 신호의 입력 사이클 직전의 상기 클럭 신호의 사이클 내에서 제1 활성화 신호를 생성하는 것을 특징으로 하는 클럭 동기 시스템.
제1항에 있어서,

상기 제1 활성화 신호 생성 회로는 상기 클럭 신호의 각 사이클의 후반에서 제1 활성화 신호를 생성하는 것을 특징으로 하는 클럭 동기 시스템.
제1항에 있어서,

상기 제1 활성화 신호 생성 회로는 상기 클럭 신호를 지연하는 지연 회로를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제1항에 있어서,

상기 지시 신호는 상기 클럭 신호의 수 사이클분의 주기를 갖는 것을 특징으로 하는 클럭 동기 시스템.
제1항에 있어서,

상기 제2 활성화 신호는 상기 제1 활성화 신호와 수 클럭 떨어져 있는 것을 특징으로 하는 클럭 동기 시스템.
클럭 동기 시스템에 있어서,

클럭 신호에 동기하여 동작하는 메모리부;

클럭 신호에 동기한 제1 활성화 신호를 매 클럭마다 생성하는 제1 활성화 신호 생성 회로;

상기 제1 활성화 신호 생성 회로로부터 공급되는 제1 활성화 신호에 응답하여 커맨드를 구성하는 복수의 신호의 입력 사이클을 지시하는 지시 신호를 수신하는 제1 리시버 회로 - 상기 제1 리시버 회로는 상기 지시 신호에 대응하는 내부 신호를 생성함 - ;

상기 제1 리시버 회로에 의해 생성되는 내부 신호가 발생되고 있는 기간에 상기 클럭 신호에 동기한 제2 활성화 신호를 생성하는 제2 활성화 신호 생성 회로;

상기 제2 활성화 신호 생성 회로로부터 공급되는 제2 활성화 신호에 응답하여 상기 커맨드를 구성하는 복수의 신호를 수신하는 복수의 제2 리시버 회로;

상기 각 제2 리시버 회로로부터 공급되는 상기 신호를 디코드하여 커맨드를 생성하는 디코더; 및

상기 디코더로부터 공급되는 커맨드에 응답하여 상기 메모리부를 제어하는 제어부

를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제7항에 있어서,

상기 제1 활성화 신호 생성 회로는 상기 커맨드를 구성하는 복수의 신호의 입력 사이클 직전의 상기 클럭 신호의 사이클 내에서 제1 활성화 신호를 생성하는 것을 특징으로 하는 클럭 동기 시스템.
제7항에 있어서,

상기 제1 활성화 신호 생성 회로는 상기 클럭 신호의 각 사이클 후반에서 제1 활성화 신호를 생성하는 것을 특징으로 하는 클럭 동기 시스템.
제7항에 있어서,

상기 제1 활성화 신호 생성 회로는 상기 클럭 신호를 지연하는 지연 회로를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제7항에 있어서,

상기 지시 신호는 상기 클럭 신호의 수 사이클분의 주기를 갖는 것을 특징으로 하는 클럭 동기 시스템.
제7항에 있어서,

상기 제2 활성화 신호는 상기 제1 활성화 신호와 수 클럭 떨어져 있는 것을 특징으로 하는 클럭 동기 시스템.
클럭 동기 시스템에 있어서,

클럭 신호에 동기하여 입력 신호 입력 사이클을 지시하는 지시 신호를 수신하는 제1 리시버 회로 - 상기 제1 리시버 회로는 상기 지시 신호가 수신될 때 내부 신호를 출력함 - ;

상기 제1 리시버 회로로부터 공급되는 상기 내부 신호 및 상기 클럭 신호에 응답하여 활성화 신호를 생성하는 활성화 신호 생성 회로; 및

상기 활성화 신호 생성 회로로부터 공급되는 상기 활성화 신호에 응답하여 상기 입력 신호를 수신하는 제2 리시버 회로

를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제13항에 있어서,

상기 제1 리시버 회로는 상기 클럭 신호에 동기하여 활성화되고, 상기 제2 리시버 회로는 상기 클럭 신호와 비동기인 상기 활성화 신호에 의해 활성화되는 것을 특징으로 하는 클럭 동기 시스템.
제13항에 있어서,

상기 지시 신호는 상기 클럭 신호보다 지연된 타이밍으로 생성되는 것을 특징으로 하는 클럭 동기 시스템.
제13항에 있어서,

상기 지시 신호 이외의 신호는 상기 지시 신호에 동기하여 확정되는 것을 특징으로 하는 클럭 동기 시스템.
클럭 동기 시스템에 있어서,

제1 활성화 신호를 클럭 신호의 매 클럭마다 생성하는 제1 활성화 신호 생성 회로;

상기 제1 활성화 신호 생성 회로로부터 공급되는 상기 제1 활성화 신호에 응답하여, 입력 신호가 수신되는 입력 신호 입력 사이클을 지시하는 지시 신호를 수신하는 제1 리시버 회로 - 상기 제1 리시버 회로는 상기 지시 신호가 수신될 때 내부 신호를 출력함 - ;

상기 제1 리시버 회로로부터 공급되는 상기 내부 신호 및 상기 클럭 신호에 응답하여 제2 활성화 신호를 생성하는 제2 활성화 신호 생성 회로; 및

상기 제2 활성화 신호 생성 회로로부터 공급되는 상기 제2 활성화 신호에 응답하여 상기 입력 신호를 수신하는 제2 리시버 회로

를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제17항에 있어서,

상기 제1 리시버 회로는 상기 클럭 신호에 동기하여 활성화되고, 상기 제2 리시버 회로는 상기 클럭 신호와 비동기인 상기 제2 활성화 신호에 의해 활성화되는 것을 특징으로 하는 클럭 동기 시스템.
제17항에 있어서,

상기 지시 신호는 상기 클럭 신호보다 지연된 타이밍으로 생성되는 것을 특징으로 하는 클럭 동기 시스템.
제17항에 있어서,

상기 지시 신호 이외의 신호는 상기 지시 신호에 동기하여 확정되는 것을 특징으로 하는 클럭 동기 시스템.
클럭 동기 시스템에 있어서,

클럭 신호에 동기하여 입력 신호 입력 사이클을 지시하는 지시 신호를 수신하는 제1 리시버 회로 - 상기 제1 리시버 회로는 상기 지시 신호가 수신될 때 내부 신호를 출력함 - ;

상기 제1 리시버 회로로부터 공급되는 상기 내부 신호에 응답하여 활성화 신호를 생성하는 활성화 신호 생성 회로 - 상기 활성화 신호 생성 회로는 상기 내부 신호가 공급되는 기간동안 상기 활성화 신호를 생성함 - ; 및

상기 활성화 신호 생성 회로로부터 공급되는 상기 활성화 신호에 응답하여 상기 입력 신호를 수신하는 제2 리시버 회로

를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제21항에 있어서,

상기 제1 리시버 회로는 상기 클럭 신호에 동기하여 활성화되고, 상기 제2 리시버 회로는 상기 클럭 신호에 비동기인 상기 활성화 신호에 의해 활성화되는 것을 특징으로 하는 클럭 동기 시스템.
제21항에 있어서,

상기 지시 신호는 상기 클럭 신호에 대해 지연되어 생성되는 것을 특징으로 하는 클럭 동기 시스템.
제21항에 있어서,

상기 지시 신호 이외의 다른 신호들은 상기 지시 신호에 동기하여 확정되는 것을 특징으로 하는 클럭 동기 시스템.
클럭 동기 시스템에 있어서,

제1 활성화 신호를 클럭 신호의 매 클럭마다 생성하는 제1 활성화 신호 생성 회로;

상기 제1 활성화 신호 생성 회로로부터 공급되는 상기 제1 활성화 신호에 응답하여, 입력 신호가 수신되는 입력 신호 입력 사이클을 지시하는 지시 신호를 수신하는 제1 리시버 회로 - 상기 제1 리시버 회로는 상기 지시 신호가 수신될 때 내부 신호를 출력함 - ;

상기 제1 리시버 회로로부터 공급되는 상기 내부 신호에 응답하여 제2 활성화 신호를 생성하는 제2 활성화 신호 생성 회로 - 상기 제2 활성화 신호 생성 회로는 상기 내부 신호가 공급되는 기간동안 상기 제2 활성화 신호를 생성함 - ; 및

상기 제2 활성화 신호 생성 회로로부터 공급되는 상기 제2 활성화 신호에 응답하여 상기 입력 신호를 수신하는 제2 리시버 회로

를 포함하는 것을 특징으로 하는 클럭 동기 시스템.
제25항에 있어서,

상기 제1 리시버 회로는 상기 클럭 신호에 동기하여 활성화되고, 상기 제2 리시버 회로는 상기 클럭 신호에 비동기인 상기 활성화 신호에 의해 활성화되는 것을 특징으로 하는 클럭 동기 시스템.
제25항에 있어서,

상기 지시 신호는 상기 클럭 신호에 대해 지연되어 생성되는 것을 특징으로 하는 클럭 동기 시스템.
제25항에 있어서,

상기 지시 신호 이외의 신호들은 상기 지시 신호에 동기하여 확정되는 것을 특징으로 하는 클럭 동기 시스템.