KR20060135227A - 메모리 장치의 커맨드 버퍼 제어 방법 - Google Patents

메모리 장치의 커맨드 버퍼 제어 방법 Download PDF

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Abstract

개시된 메모리 장치에 구비된 복수개의 커맨드 버퍼 제어 방법은 외부로부터 인가되는 커맨드 신호에 응답하여 상기 복수개의 커맨드 버퍼를 디스에이블시키는 제 1 제어 신호를 생성하는 단계; 제 1 제어 신호의 생성 후, 일정 시간 지난 후 상기 복수개의 커맨드 버퍼를 인에이블시키는 제 2 제어 신호를 생성하는 단계를 구비한다.
개시된 제어 방법을 사용하는 경우, 오토 리프레쉬 구간중 특정 시간동안에는 커맨드 버퍼를 디스에이블시키고 나머지 구간에서는 버퍼를 인에이블시켜 전력 소모를 효율적으로 제어할 수 있다.

Description

메모리 장치의 커맨드 버퍼 제어 방법{Method for controlling the command buffer of a memory device}
도 1은 외부 커맨드 신호를 수신하는 일반적인 커맨드 버퍼의 일예이다.
도 2는 본 발명에 따른 커맨드 버퍼의 전류 소모를 줄이는 방법을 설명하는 도면이다.
도 3은 도 2에 도시된 커맨드 버퍼의 구조를 나타낸다.
도 4는 본 발명의 제어 신호(EN_BUF) 발생 장치의 일실시예이다.
도 5는 도 2내지 도 4에서 언급한 회로의 파형도이다.
본 발명은 메모리 장치에 관한 것으로, 특히 외부 신호를 수신하는 입력 버퍼의 전력 소모를 줄인 메모리 장치에 관한 것이다. 더욱 바람직하게는 본 발명은 외부 커맨드 신호를 수신하는 커맨드 버퍼의 소모 전력을 줄이는 제어 방법에 관한 것이다.
도 1은 외부 커맨드 신호를 수신하는 일반적인 커맨드 버퍼의 일예이다.
도 1에서, 번호 "11, 12, 13, 14"는 각각 메모리 장치의 칩 셀렉터 핀, 라스 핀, 카스 핀, 라이트 인에이블 핀을 나타내고, 번호 "15, 16, 17, 18"은 각각 칩 셀렉터 핀, 라스 핀, 카스 핀, 라이트 인에이블 핀에 대응하는 입력 버퍼, 즉 커맨드 버퍼를 나타낸다. 그리고, "EN"은 커맨드 버퍼(15~18)를 제어하는 신호로서, 로우 상태에서 커맨드 버퍼를 동작시키고 하이 상태에서 커맨드 버퍼의 동작을 멈추게 한다. "CSI, RASI, CASI, WEI"는 커맨드 버퍼의 출력신호를 나타낸다. "VREF"는 기준전압으로서, 각 커맨드 버퍼는 통상 각 핀을 통하여 인가된 전압과 상기 기준전압을 비교하는 차동 증폭기 구조로 구성되어 있다.
주지된 바와같이, 외부에서 인가되는 커맨드 신호들은 각각 해당하는 커맨드 핀 및 커맨드 버퍼를 통하여 내부로 인가된 후, 조합되어 반도체 메모리 장치가 특정 동작 모드(리드, 라이트, 액티브, 오토 리프레쉬 등)를 수행하도록 한다.
이때, 메모리 장치의 동작 모드에 따라 소모 전류를 저감하기 위하여 커맨드 버퍼의 동작을 단속하게 되며 도 1의 제어신호(EN)가 그 역할을 한다.
일반적으로, 메모리 장치는 칩 셀렉트신호(/CS)가 로우 레벨로 천이되면 내부 동작을 수행하게 된다. 그런데, 칩 셀렉트신호(/CS)가 하이 레벨을 유지하고 있느 동안(메모리 장치가 선택되지 않은 경우)에도 나머지 커맨드 신호(/RAS, /CAS, /WE)가 인가되고 그로 인하여 커맨드 버퍼에서 불필요한 전류가 소모되는 경우가 있다.
또한, tRFC(Auto Refresh to Active/Auto Refresh Period)의 JEDEC 표준 구격은 70ns(512M DDR 400 기준)으로서, 이 오토 리프레쉬 구간동안에는 리프레쉬 이외의 다른 동작을 수행하지 않는다. 따라서, 이 구간 동안에는 커맨드 버퍼가 동 작할 필요가 없다. 그러나, 종래의 경우에는 tRFC 동안 커맨드 버퍼가 동작하여 불필요한 동작 전류가 소모된다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, tRFC 구간중 일정 구간인 tRAS (Active to Precharge time at Auto Refresh)동안 커맨드 버퍼의 동작을 정지시키는 신호를 발생시켜 커맨드 버퍼의 불필요한 동작을 제어하여 소모 전류를 감소시킨 메모리 장치를 제공한다.
본 발명에 따른 실시예인 메모리 장치에 구비된 복수개의 커맨드 버퍼 제어 방법은 외부로부터 인가되는 커맨드 신호에 응답하여 상기 복수개의 커맨드 버퍼를 디스에이블시키는 제 1 제어 신호를 생성하는 단계; 제 1 제어 신호의 생성 후, 일정 시간 지난 후 상기 복수개의 커맨드 버퍼를 인에이블시키는 제 2 제어 신호를 생성하는 단계를 구비한다.
본 발명의 실시예에서, 복수개의 커맨드 버퍼는 칩 셀렉터 신호(/CS), 라스 신호(/RAS), 카스 신호(/CAS), 라이트 인에이블 신호(/WE)를 각각 수신하는 버퍼를 포함한다.
본 발명의 실시예에서, 커맨드 신호는 오토 리프레쉬 커맨드이고, 상기 일정 시간은 상기 제 1 제어신호가 생성된 시점으로부터 tRAS 경과한 시간을 나타낸다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.
도 2는 본 발명에 따른 커맨드 버퍼의 전류 소모를 줄이는 방법을 설명하는 도면이다.
도 2에서, 번호 "21, 22, 23, 24"는 각각 메모리 장치의 칩 셀렉터 핀, 라스 핀, 카스 핀, 라이트 인에이블 핀을 나타내고, 번호 "25, 26, 27, 28"은 각각 칩 셀렉터 핀, 라스 핀, 카스 핀, 라이트 인에이블 핀에 대응하는 입력 버퍼, 즉 커맨드 버퍼를 나타낸다.
그리고, 각 커맨드 버퍼(25~28)는 노아 게이트(29)의 출력신호에 의하여 제어되며, 노아 게이트는 제어신호(EN, EN_BUF)를 수신한다. "CSI, RASI, CASI, WEI"는 각 커맨드 버퍼의 출력신호를 나타낸다. "VREF"는 기준전압으로서, 각 커맨드 버퍼는 통상 각 핀을 통하여 인가된 전압과 상기 기준전압을 비교하는 차동 증폭기 구조로 구성되어 있다(도 3 참조). 도 2에서, "EN"은 종래의 커맨드 버퍼에 인가되는 일반적인 신호이다.
종래 기술과 달리 본 발명의 커맨드 버퍼는 제어신호(EN, EN_BUF)의 논리 조합에 의하여 제어됨을 알 수 있다.
이하에서는 커맨드 버퍼의 구조와 제어신호(EN_BUF)를 출력하는 회로에 대하여 설명하기로 한다.
도 3은 도 2에 도시된 커맨드 버퍼의 구조를 나타낸다.
도 3에서, "CMD"는 칩 셀렉터 핀, 라스 핀, 카스 핀, 라이트 인에이블 핀을 통하여 인가되는 신호를 나타내고, "VREF"는 기준전압을 나타내고, "CMDI"는 도 2의 "CSI, RASI, CASI, 또는 WEI"를 나타낸다. "CTR"은 도 2에 도시된 노아 게이트 의 출력신호이다.
도 3은 일반적인 차동 버퍼로서 신호(CMD)와 기준전압(VREF)를 비교하여 하이 또는 로우 레벨의 내부신호(CMDI)를 출력한다. 그 구성 및 동작은 당업자에게 주지되어 있는 바 추가적인 설명은 생략하며, 당업자는 다양한 형태의 커맨드 버퍼를 구현할 수 있다.
도 4는 본 발명의 제어 신호(EN_BUF) 발생 장치의 일실시예로, 이 제어신호(EN_BUF)는 제어신호(EN)와 노아 조합되어 도 2의 커맨드 버퍼를 제어하는 신호(CTR)를 생성한다.
도 4에서, 커맨드 디코더(41)는 도 2의 커맨드 버퍼들을 통하여 인가된 커맨드 신호를 조합하는 회로로서, 본 발명의 경우 오토 리프레쉬 모드인지 여부를 판정한다.
액티브부(42)는 커맨드 디코더(41)에서 출력되는 오토 리프레쉬 커맨드(AREF)에 응답하여 해당 뱅크를 인에이블시키는 회로이다.
지연부(43)는 액티브부(42)의 출력신호(BA)의 인에이블 시점에 응답하여 대략 tRAS 시간 후에 펄스를 발생하는 회로이다. 지연부(43)에서 출력된 펄스 신호(RE)는 인버터(49)를 지나 낸드 게이트(46)에 인가된다.
낸드 게이트(44)는 오토 리프레쉬 커맨드(AREF)와 클락 인에이블(CKE)를 수신한다. 여기서, "CKE"는 오토 리프레쉬 동작을 하는 동한 하이 레벨을 유지한다.
플립플롭(45, 46)은 낸드 게이트(45)와 낸드 게이트(46)으로 구성된다.
낸드 게이트(45)의 a 입력단자는 낸드 게이트(44)의 출력단과 연결되며, 낸 드 게이트(45)의 출력단자(b)는 낸드 게이트(46)의 입력단자와 연결된다. 또한, 낸드 게이트(46)는 인버터(49)의 출력신호를 수신하며, 낸드 게이트(46)의 출력단자(c)는 낸드 게이트(45)의 입력 단자와 연결된다. 직렬 연결된 짝수개의 인버터(47, 48)는 낸드 게이트(45)의 출력 신호를 수신하여 제어 신호(EN_BUF)를 출력한다.
도 5는 도 2내지 도 4에서 언급한 회로의 파형도이다.
도 5에서 알 수 있듯이, 도 4의 회로를 이용함으로써, 오토 리프레쉬 구간중 커맨드 버퍼를 사용할 필요가 없는 구간에는 제어신호(EN_BUF)를 하이 레벨로 천이시킬 수 있음을 알 수 있다.
이하, 도 2내지 도 5를 참조하여 본 발명의 동작을 설명한다.
도 4의 커맨드 디코더(41)에 오토 리프레쉬 커맨드를 나타내는 커맨드 신호의 조합이 인가되면(예컨대, /CS=0, /RAS=0, /CAS=0, /WE=1, CKE=1), 하이 펄스의 오토 리프레쉬 신호(AREF)가 발생된다. 오토 리프레쉬 신호(AREF)가 발생하면, 클락 인에이블(CKE)과 조합되어 낸드 게이트(44)에 인가된다. 따라서, 낸드 게이트(44)의 출력신호는 로우 펄스 신호이다. 그 결과, 제어 신호(EN_BUF)는 하이 레벨이다. 제어신호(EN_BUF)가 하이 레벨이므로, 도 2의 노아 게이트의 출력신호는 로우 레벨이다. 따라서, 노아 게이트의 출력신호(CTR)를 수신하는 커맨드 버퍼(도 3 참조)는 턴오프된다. 즉, 커맨드 버퍼는 오토 리프레쉬 커맨드가 인가되면 턴오프됨을 알 수 있다.
이하에서는 커맨드 버퍼가 턴온되는 시점을 살펴보기로 한다.
도시된 바와같이, 하이 펄스인 오토 리프레쉬 신호(AREF)는 액티브부(42)에 인가되어 뱅크 액티브 신호(BA)를 발생시킨다. 액티브 신호(BA)에 응답하여, 메모리 장치는 메모리 셀의 리프레쉬 특성을 보장하기 위한 "RAS rock out time"을 지키기 위하여 tRAS 시간동안 뱅크를 액티브 상태로 유지한다(도 5 참조). 신호(BA)는 tRAS 시간의 지연을 갖는 지연부를 거쳐 하이 레벨의 펄스 신호(RE)로 변환된다. 여기서 펄스 신호(RE)는 뱅크가 액티브된 후부터 tRAS 시간이 경과하였음을 나타내는 신호이다. 하이 레벨의 펄스 신호(RE)는 인버터(49)에 의하여 로우 펄스로 변환된다. 따라서, 낸드 게이트(46)는 하이 레벨을 출력한다. 이 시점에서, 낸드 게이트(44)의 출력은 하이이므로(오토 리프레쉬 신호(AREF)는 일정 구간동안만 하이 펄스를 형성하는 신호임을 기억할 것), 낸드 게이트(45)의 출력은 로우이고, 그 결과 제어 신호(EN_BUF)는 로우 레벨이다. 따라서, 도 2의 노아 게이트의 출력은 "EN"에 의하여 결정된다. 종래에서와 마찬가지로 오토 프리차지 동작시에 "EN"에의하여 커맨드 버퍼들이 동작하게 되어 있으므로, 로우 레벨의 "EN"이 인가되고 있는 경우 모든 커맨드 버퍼가 인에이블된다. 즉, 제어 신호(EN_BUF)가 로우 레벨로 천이하면 커맨드 버퍼는 다시 동작을 하게 된다.
이러한 동작은 도 5에 도시되어 있다.
도시된 바와같이, 오토프리차지 동작시, tRAS 구간동안 하이 레벨의 제어신호(EN_BUF)를 출력하여 커맨드 버퍼를 디스에이블시키고, tRAS 시간이 지난후에는 로우 레벨의 제어신호(EN_BUF)를 출력하여 커맨드 버퍼를 인에이블시킨다.
본 발명의 제어 방법을 사용하는 경우, 오토 리프레쉬 구간중 특정 시간동안에는 커맨드 버퍼를 디스에이블시키고 나머지 구간에서는 버퍼를 인에이블시켜 전력 소모를 효율적으로 제어할 수 있다.

Claims (3)

  1. 메모리 장치에 구비된 복수개의 커맨드 버퍼 제어 방법에 있어서,
    외부로부터 인가되는 커맨드 신호에 응답하여 상기 복수개의 커맨드 버퍼를 디스에이블시키는 제 1 제어 신호를 생성하는 단계;
    상기 제 1 제어 신호의 생성 후, 일정 시간 지난 후 상기 복수개의 커맨드 버퍼를 인에이블시키는 제 2 제어 신호를 생성하는 단계를 구비하는 메모리 장치의 커맨드 버퍼 제어 방법.
  2. 제 1 항에 있어서,
    상기 복수개의 커맨드 버퍼는 칩 셀렉터 신호(/CS), 라스 신호(/RAS), 카스 신호(/CAS), 라이트 인에이블 신호(/WE)를 각각 수신하는 버퍼를 포함하는 것을 특징으로 하는 메모리 장치의 커맨드 버퍼 제어 방법.
  3. 제 2 항에 있어서,
    상기 커맨드 신호는 오토 리프레쉬 커맨드이고,
    상기 일정 시간은 상기 제 1 제어신호가 생성된 시점으로부터 tRAS 경과한 시간을 나타내는 것을 특징으로 하는 메모리 장치의 커맨드 버퍼 제어 방법.
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