JPH09245476A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力用昇圧電源発生回路の消費電流を低減し
かつ安定に出力用昇圧電源を最適な電荷供給力で供給す
る。 【解決手段】 出力バッファ回路（１２８）に含まれる
Ｈレベルデータ出力用トランジスタを駆動するために利
用される昇圧電源ＶＰＰＯを出力するＶＰＰＯ発生回路
（１３２）は、ＶＰＰＯ制御回路１３０により、データ
読出動作時においてのみ活性状態とされる。必要なとき
のみＶＰＰＯ発生回路を動作させることにより、この回
路における消費電力を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、読出データの電圧振幅損失をなくすために
データ出力回路に対し昇圧電圧を供給する出力用昇圧電
源発生回路に関する。

【０００２】

【従来の技術】図１９は、半導体記憶装置における従来
のデータ出力回路の構成を示す図である。図１９におい
て、データ出力回路は、内部読出データＲＤを反転する
インバータ１と、内部読出データＲＤとデータ読出動作
指示信号としての出力イネーブル信号ＯＥＭとを受ける
ＮＡＮＤ回路２と、インバータ１の出力信号と出力イネ
ーブル信号ＯＥＭを受けるＮＡＮＤ回路３と、昇圧ノー
ド４上の昇圧電圧ＶＰＰＯを一方動作電源電圧として動
作し、ＮＡＮＤ回路２の出力信号ＲＤｉの電圧振幅を拡
大するためのレベル変換器５と、ＮＡＮＤ回路３の出力
信号を反転するインバータ６と、電源ノード７と出力ノ
ード８の間に結合され、レベル変換器５の出力信号ＲＤ
ｊがＨレベルのときに導通して、出力ノード８を電源電
圧ＶＣＣレベルへ駆動するｎチャネルＭＯＳトランジス
タ９と、出力ノード８と接地ノードとの間に結合され、
インバータ６の出力信号に応答して導通して出力ノード
８を接地電位レベルへ放電するｎチャネルＭＯＳトラン
ジスタ１０を含む。

【０００３】昇圧ノード４へ与えられる昇圧電圧ＶＰＰ
Ｏは、電源ノード７上の電源電圧ＶＣＣよりも高い電圧
レベルである。このレベル変換器５は、ＮＡＮＤ回路２
の出力信号ＲＤｉを反転しかつこの反転信号のＨレベル
を昇圧電圧ＶＰＰＯレベルに変換する。インバータ１お
よび６ならびにＮＡＮＤ回路２および３は、すべて電源
電圧ＶＣＣを一方動作電源電圧として動作する。レベル
変換器５の詳細構成については後に説明する。次に動作
について簡単に説明する。

【０００４】出力イネーブル信号ＯＥＭがＬレベルにあ
るとき、ＮＡＮＤ回路２および３の出力信号はともにＨ
レベルである。レベル変換器５は反転機能を備えてお
り、レベル変換器５の出力信号ＲＤｊはＬレベルであ
り、またインバータ６の出力信号もＬレベルである。し
たがって、この状態においては、ＭＯＳトランジスタ９
および１０はともにオフ状態にあり、出力ノード８がハ
イインピーダンス状態とされる。

【０００５】出力イネーブル信号ＯＥＭがＨレベルとさ
れると、ＮＡＮＤ回路２および３がともにインバータと
して作用し、このデータ出力回路がイネーブルされる。
内部読出データＲＤがＨレベルのときには、ＮＡＮＤ回
路２の出力信号ＲＤｉが接地電位レベルのＬレベルとさ
れ、応じてレベル変換器５の出力信号ＲＤｊが、昇圧電
圧ＶＰＰＯレベルのＨレベルとされる。一方、インバー
タ１の出力信号はＬレベルであり、ＮＡＮＤ回路３の出
力信号はＨレベルとなり、応じてインバータ６の出力信
号が接地電位レベルのＬレベルとなる。この状態におい
ては、ＭＯＳトランジスタ９がオン状態、ＭＯＳトラン
ジスタ１０がオフ状態となり、出力ノード８は、オン状
態のＭＯＳトランジスタ９を介して電源電位ＶＣＣレベ
ルにまで充電され、Ｈレベルの読出データＤＱが出力さ
れる。

【０００６】一方、内部読出データＲＤがＬレベルのと
きには、インバータ１の出力信号がＨレベルとなり、Ｎ
ＡＮＤ回路２の出力信号ＲＤｉがＨレベル、ＮＡＮＤ回
路３の出力信号がＬレベルとなる。レベル変換器５の出
力信号ＲＤｊが接地電位レベルのＬレベルとなり、一
方、インバータ６の出力信号は電源電位ＶＣＣレベルの
Ｈレベルとなる。この状態においては、ＭＯＳトランジ
スタ９がオフ状態、ＭＯＳトランジスタ１０がオン状態
となり、出力ノード８は接地電位レベルへとこのＭＯＳ
トランジスタ１０を介して放電される。

【０００７】レベル変換器５を用いてＭＯＳトランジス
タ９のゲートへ与えられる信号ＲＤｊのＨレベルを昇圧
電圧ＶＰＰＯレベルとすることにより、このＭＯＳトラ
ンジスタ９におけるしきい値電圧の損失を伴うことな
く、出力ノード８へ電源電圧ＶＣＣレベルの電圧を伝達
することができる。放電用のＭＯＳトランジスタ１０の
ゲート電圧に対し昇圧が行なわれていないのは、放電用
のＭＯＳトランジスタ１０のソースは接地ノードに結合
されており、このＭＯＳトランジスタ１０のゲート電位
が電源電圧ＶＣＣレベルであっても、出力ノード８は接
地電位レベルへ放電することができるためである。

【０００８】図２０は、図１９に示すレベル変換木５の
構成の一例を示す図である。図２０において、レベル変
換器５は、内部読出データＲＤｉを受けるインバータ５
ａと、昇圧ノード４と内部ノードＮＡの間に結合されか
つそのゲートが内部ノードＮＢに接続されるｐチャネル
ＭＯＳトランジスタ５ｂと、内部ノードＮＡと接地ノー
ドの間に結合され、かつそのゲートにインバータ５ａの
出力信号を受けるｎチャネルＭＯＳトランジスタ５ｃ
と、昇圧ノード４と内部ノードＮＢの間に接続され、か
つそのゲートが内部ノードＮＡに接続されるｐチャネル
ＭＯＳトランジスタ５ｄと、内部ノードＮＢと接地ノー
ドの間に接続されかつそのゲートに内部読出データＲＤ
ｉを受けるｎチャネルＭＯＳトランジスタ５ｅを含む。
次にこのレベル変換器５の動作について簡単に説明す
る。

【０００９】インバータ５ａは、電源電圧ＶＣＣを一方
動作電源電圧として動作する。内部読出データＲＤｉが
Ｈレベルのとき、インバータ５ａの出力信号はＬレベル
となり、ＭＯＳトランジスタ５ｃがオフ状態、ＭＯＳト
ランジスタ５ｅがオン状態となる。内部ノードＮＢがＭ
ＯＳトランジスタ５ｅにより放電され、その電位が低下
すると、応じてＭＯＳトランジスタ５ｂがオン状態とな
り、ノードＮＡを充電する。これにより、ＭＯＳトラン
ジスタ５ｄがオフ状態とされ、内部ノードＮＢは、ＭＯ
Ｓトランジスタ５ｂを介して接地電位レベルへ放電され
る。

【００１０】内部読出データＲＤｉがＬレベルのときに
は、インバータ５ａの出力信号がＨレベルとなり、ＭＯ
Ｓトランジスタ５ｃがオン状態、ＭＯＳトランジスタ５
ｅがオフ状態となる。この状態においては、内部ノード
ＮＡの電位が、ＭＯＳトランジスタ５ｃの放電により低
下し、ＭＯＳトランジスタ５ｄがオン状態となり、内部
ノードＮＢの電位を上昇させる。内部ノードＮＢの電位
上昇に従ってＭＯＳトランジスタ５ｂがオフ状態とされ
る。したがって、最終的に、内部ノードＮＡの電位が接
地電位レベルとなり、内部ノードＮＢの電位が昇圧電圧
ＶＰＰＯレベルとなる。

【００１１】すなわち、内部読出データＲＤｉがＨレベ
ルのときには、出力信号ＲＤｊは接地電位レベルのＬレ
ベルとなり、一方、内部読出データＲＤｉがＬレベルの
ときは、出力信号ＲＤｊが昇圧電圧ＶＰＰＯレベルのＨ
レベルとなる。このレベル変換器５の定常状態において
は、内部ノードＮＡおよびＮＢは、接地電位レベルまた
は昇圧電圧ＶＰＰＯレベルであり、オフ状態とされるべ
きＭＯＳトランジスタは安定状態においては完全にオフ
状態に保持される（ソースおよびゲートの電位が同じと
なるため）。したがって、このレベル変化器５は、ＣＭ
ＯＳ回路の特徴である低消費電力という特徴を備えてい
る。

【００１２】図２１は、昇圧電圧ＶＰＰＯを発生する出
力用昇圧電源発生回路の構成の一例を示す図である。図
２１において、出力用昇圧電源発生回路は、所定の周期
で発振を行なって発振信号ＯＳＣを出力する発振器１２
と、発振器１２からの発振信号ＯＳＣに応答してチャー
ジポンプ動作を行なうチャージポンプキャパシタ１４
と、電源ノード７ａと内部ノードＮＣの間に接続され、
内部ノードＮＣをプリチャージするダイオード接続され
たｎチャネルＭＯＳトランジスタ１６と、内部ノードＮ
Ｃと出力ノード１９の間に接続され、内部ノードＮＣか
ら出力ノード１９へ電荷（正電荷）を供給するダイオー
ド接続されたｎチャネルＭＯＳトランジスタ１８を含
む。ＭＯＳトランジスタ１６は、そのゲートおよびドレ
インが電源ノード７ａに接続され、ＭＯＳトランジスタ
１８はそのゲートおよび一方導通ノードが内部ノードＮ
Ｃに接続される。電源ノード７ａは、図１９に示す電源
ノード７と異なる電源ノードであってもよい。また、こ
の電源ノード７ａへ与えられる電源電圧ＶＣＣは、図１
９に示すデータ出力回路へ与えられる電源電圧ＶＣＣと
異なる電圧レベルであってもよい。次に動作について簡
単に説明する。

【００１３】今、ＭＯＳトランジスタ１６および１８の
それぞれのしきい値電圧は、Ｖｔｈであるとする。発振
器１２は、常時発振動作を行なっており、所定の周期
で、予め定められたパルス幅を有する発振信号ＯＳＣを
繰返し出力する。発振信号ＯＳＣがＬレベルのときに
は、内部ノードＮＣは、ＭＯＳトランジスタ１６によ
り、ＶＣＣ−Ｖｔｈの電圧レベルにプリチャージされて
いる。この状態において、内部ノードＮＣの電位が出力
ノード１９の昇圧電圧ＶＰＰＯよりも低い場合には、Ｍ
ＯＳトランジスタ１８はオフ状態にある。

【００１４】発振器１２からの発振信号ＯＳＣがＨレベ
ルに立上がると、キャパシタ１４のチャージポンプ動作
により、ノードＮＣへ正電荷が注入され、ノードＮＣの
電位が上昇する。発振信号ＯＳＣが、接地電位ＧＮＤと
電源電位ＶＣＣの間で変化するとき、ノードＮＣの電位
は、２・ＶＣＣ−Ｖｔｈの電位レベルに上昇する。この
ノードＮＣの電位上昇に従って、ＭＯＳトランジスタ１
８が導通し、出力ノード１９へ正電荷を供給する。ノー
ドＮＣの電位が、出力ノード１９上の昇圧電圧ＶＰＰＯ
よりもＶｔｈ高いレベルとなると、ＭＯＳトランジスタ
１８がオフ状態となる。発振信号ＯＳＣが再びＬレベル
に立下がり、ノードＮＣから正電荷が引抜かれても、Ｍ
ＯＳトランジスタ１６のプリチャージ機能により、ノー
ドＮＣの電位は、ＶＣＣ−Ｖｔｈレベルに復帰する。こ
の動作を繰返すことにより、出力ノード１９からの昇圧
電圧ＶＰＰＯは、最高２・ＶＣＣ−２・Ｖｔｈの電位レ
ベルにまで上昇する。

【００１５】この図２１に示すような、チャージポンプ
キャパシタ１４を利用することにより、半導体記憶装置
内部で必要とされる電圧レベルの昇圧電圧を生成するこ
とができる。

【００１６】

【発明が解決しようとする課題】図１９に示すように、
データ出力回路は出力イネーブル信号ＯＥＭの活性状態
のときのみ動作して出力ノード８の充放電を行なう。す
なわち、データ出力回路において昇圧電圧ＶＰＰＯが消
費されるのは、Ｈレベルのデータがデータ出力ノード８
に出力されるときのみである。

【００１７】一方、図２１に示すように、内部昇圧電源
発生回路（以下、ＶＰＰＯ発生回路称す）は、発振器１
２が常時動作しており、キャパシタ１４がチャージポン
プ動作を行なっている。したがって、このＶＰＰＯ発生
回路は、出力回路が動作せず昇圧電圧ＶＰＰＯを消費し
ない場合においても動作しており、不必要に動作して、
電力を消費しているという問題がある。

【００１８】またデータ書込動作時およびスタンバイ状
態時等においては、昇圧電圧ＶＰＰＯは全く消費されな
いため、昇圧電圧ＶＰＰＯの電圧レベルが所定の電圧レ
ベルよりも高くなり、この高い昇圧電圧ＶＰＰＯの電圧
レベルのために、データ読出時の出力回路の動作特性が
異なり、安定にデータを出力することができなくなると
いう問題があった。たとえば昇圧電圧ＶＰＰＯの電圧レ
ベルが高くなったとき、図２０に示すレベル変換器５に
おいて、その出力信号ＲＤｊの電圧レベルをＬレベルに
まで低下させるのに要する時間が長くなり、出力ドライ
ブ段のＭＯＳトランジスタ９を完全にオフさせるのに時
間が長くかかる。応じて、データ出力回路において出力
段のＭＯＳトランジスタ９および１０がともにオン状態
となる時間が長くなり、電源ノード７から接地ノードへ
流れる貫通電流が多くなり、消費電流が増加し、また出
力ノード８の電位レベルがＬレベルにまで低下するのに
時間が長くなるという問題が生じる。

【００１９】図２２は、マルチビットデータを出力する
半導体記憶装置の出力部の構成を概略的に示す図であ
る。図２２において、データ出力ノードＱ０〜Ｑｎそれ
ぞれに対し、出力回路１５−０〜１５−ｎが設けられ
る。これらの出力ノードＱ０〜Ｑｎは、入出力データビ
ットの数に応じて、図示しない外部ピン端子にボンディ
ングワイヤを介して接続される。またこのとき、出力回
路１５−０〜１５−ｎも図示しない経路により、選択的
に常時非動作状態とされる。同じ半導体チップにおいて
データ入出力ビットの数を変更することは、たとえば×
８ビット／×４ビット構成などのような半導体記憶装置
において、ボンディングの有無および特定のボンディン
グパッドへの配線の有無またはマスク配線によるプログ
ラムなどにより実現される。

【００２０】このような多ビット半導体記憶装置におい
て、出力回路１５−０〜１５−ｎに対し共通にＶＰＰＯ
発生回路２０が設けられる。出力回路１５−０〜１５−
ｎがすべて動作する場合には、当然このＶＰＰＯ発生回
路２０からの昇圧電圧ＶＰＰＯに対する消費が大きくな
る。このとき、出力回路１５−０〜１５−ｎすべてが動
作するときの電流消費量に併せてＶＰＰＯ発生回路２０
の電荷供給力（チャージポンプ能力）を設定すれば、出
力回路１５−０〜１５−ｎの一部の出力回路のみが動作
する場合、すなわち語（ワード）構成においてデータビ
ット数が少なくされる場合、消費電流以上の電荷がＶＰ
ＰＯ発生回路２０から供給されるために、ＶＰＰＯ発生
回路２０は、必要以上の電荷供給能力を有しており、し
たがって不必要に電流を消費しているという問題が生じ
る。一方このＶＰＰＯ発生回路２０の電荷供給力を、出
力回路１５−０〜１５−ｎすべてが動作する場合に要求
されるそれよりも小さくすれば、出力回路１５−０〜１
５−ｎがすべて動作する場合、ＶＰＰＯ発生回路２０
は、これれらの出力回路１５−０〜１５−ｎが使用する
電流を安定に供給することができず、この昇圧電圧ＶＰ
ＰＯの電圧レベルが低下し、出力回路１５−０〜１５−
ｎを安定に動作させることができなくなるという問題が
生じる。

【００２１】それゆえ、この発明の目的は、出力用昇圧
電源電圧を低消費電流でかつ安定に供給することのでき
る半導体記憶装置を提供することである。

【００２２】この発明の他の目的は、消費電流が制御さ
れた出力用昇圧電源発生回路を備える半導体記憶装置を
提供することである。

【００２３】この発明のさらに他の目的は、語構成が切
換えられても安定に最適な消費電流で出力用昇圧電源電
圧を供給することのできる半導体記憶装置を提供するこ
とである。

【００２４】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、第１の電源ノードと出力ノードとの間に結合
され、内部読出データに応じて第１の電源ノード上の電
圧レベルの読出データをデータ出力ノードへ出力する出
力ドライブ素子と、第１の電源ノード上の電圧よりも絶
対値の大きな昇圧電圧を一方動作電源電圧として受け、
内部読出データに応答して出力ドライブ素子を駆動する
出力ドライブ段と、データ読出動作指示信号の活性化時
活性化され、チャージポンプ動作により昇圧電圧を発生
して出力ドライブ段へ印加する内部昇圧電圧発生手段を
備える。

【００２５】請求項２に係る半導体記憶装置は、請求項
１の装置において、データ読出動作指示信号は、半導体
記憶装置がデータ読出モードに置かれている間活性状態
に維持される。

【００２６】請求項３に係る半導体記憶装置は、請求項
１の装置が、さらに、データ読出動作モード指示信号に
応答してデータ読出動作指示信号を活性状態として出力
ドライブ段をイネーブルする制御手段をさらに備える。

【００２７】請求項４に係る半導体記憶装置は、さらに
請求項１の装置が、内部読出データの論理の変化を検出
する変化検出手段と、この変化検出手段からの変化検出
とデータ読出動作指示信号の活性状態とに応答して昇圧
電圧発生手段の昇圧電圧発生動作を活性化する手段を備
える。内部昇圧電圧発生手段は、このデータ読出動作指
示信号の活性化時に内部読出データの変化に従って昇圧
電圧発生動作を行なう。

【００２８】請求項５に係る半導体記憶装置は、複数の
データ出力ノードと、これら複数のデータ出力ノード各
々に対応して設けられたかつ選択的に有効とされ、デー
タ読出動作時、与えられた内部読出データに従って対応
のデータ出力ノードへ読出データを出力する複数の出力
回路を備える。これら複数の出力回路のうちの有効とさ
れた出力回路は、第１の電源ノード上の電圧と対応の出
力ノードとの間に結合され、対応の出力ノードへ第１の
電源ノード上の電圧を出力するための出力トランジスタ
と、第１の電源ノード上の電圧よりも絶対値の大きな昇
圧電圧を一方動作電源電圧として動作し、データ読出動
作時対応の内部読出データに応じて対応の出力ドライブ
トランジスタをドライブする出力ドライブ段とを含む。

【００２９】この請求項５に係る半導体記憶装置は、さ
らに、昇圧電圧を発生して上記複数の出力回路へ伝達す
る内部昇圧電圧発生手段と、複数の出力回路のうち有効
とされる出力回路の数に応じて内部昇圧電圧発生手段の
電荷供給力を調整する手段を備える。

【００３０】請求項６に係る半導体記憶装置は請求項５
の装置において、内部昇圧電圧発生手段は、クロック信
号に応答してチャージポンプ動作を行なって昇圧電圧を
発生するチャージポンプを含み、調整手段は、このチャ
ージポンプの電荷供給力を調整する手段を含む。

【００３１】請求項７に係る半導体記憶装置は請求項５
の装置において、内部昇圧電圧発生手段が、クロック信
号を発生する手段と、このクロック信号に応答してチャ
ージポンプ動作を行なって内部昇圧を発生するチャージ
ポンプ手段とを含み、調整手段は、クロック信号の周波
数を調整する手段を含む。

【００３２】請求項８に係る半導体記憶装置、請求項５
の装置において、内部昇圧電圧発生手段は、複数の出力
ノード各々に対して１以上設けられかつ互いに並列に設
けられる複数の昇圧電圧発生回路を含む。これら複数の
昇圧電圧発生回路の各々の昇圧電圧出力ノードは共通に
接続されて複数の出力回路に結合される。調整手段は、
これら複数の昇圧電圧発生回路の動作状態とされる数
を、有効とされる出力回路の数に応じて調整する手段を
含む。

【００３３】請求項１に係る半導体装置においては、デ
ータ読出動作指示信号の活性化時においては、読出デー
タが装置外部へ出力されるため、出力回路が動作し、昇
圧電圧を消費する。この間内部昇圧電圧発生手段を動作
状態とすることにより、内部昇圧電源電圧が消費されて
その電圧レベルが低下する可能性のあるときのみ内部昇
圧電圧発生手段を操作させるため、必要とされるときの
み内部昇圧電圧発生手段が動作し、その消費電流が低減
されかつ安定に内部昇圧電圧を供給することができる。

【００３４】請求項５に係る半導体記憶装置に従えば、
データワードの数に応じて、内部昇圧電圧発生手段の電
荷供給力を調整し、消費される電荷量に見合った電荷供
給力を有する内部昇圧電圧発生手段を実現することがで
き、内部昇圧電圧発生手段における不必要な消費電流を
低減することができ、必要とされる最適な電荷供給力を
持って安定に内部昇圧電源電圧を供給することができ
る。

【００３５】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１の半
導体記憶装置の全体の構成を概略的に示す図である。図
１において、半導体記憶装置は、行および列のマトリク
ス状に配列される複数のメモリセルを有するメモリセル
アレイ１００と、アドレス信号ビットＡ〈ｍ〉〜Ａ
〈０〉をクロック信号ＣＬＫに同期して取込み内部アド
レス信号を発生するアドレスバッファ１０２と、活性化
時このアドレスバッファ１０２から与えられる内部行ア
ドレス信号をデコードして、メモリセルアレイ１００の
アドレス指定された行を選択しかつ選択行上のメモリセ
ルデータの検知および増幅を行なう行選択系回路１０４
と、活性化時アドレスバッファ１０２からの内部列アド
レス信号をデコードしメモリセルアレイ１００のアドレ
ス指定された列を選択する列選択系回路１０６を含む。
アドレスバッファ１０２へは、行アドレス信号および列
アドレス信号が時分割多重で与えられる。

【００３６】行選択系回路１０４は、このアドレスバッ
ファ１０２から与えられる内部行アドレス信号をデコー
ドする行デコーダ、行デコーダの出力に従って対応の行
（ワード線）を選択状態へ駆動するワード線ドライバ、
およびこの選択ワード線に接続されるメモリセルのデー
タの検知および増幅を行なうセンスアンプを含む。

【００３７】列選択系回路１０６は、アドレスバッファ
１０２からの内部列アドレス信号をデコードするコラム
デコーダおよびこのコラムデコーダの出力する列選択信
号に従ってメモリセルアレイ１００の対応の列を選択
し、内部データ線（Ｉ／Ｏ線）へ接続するＩＯゲートを
含む。

【００３８】半導体記憶装置は、さらに、クロック信号
ＣＬＫに同期して外部から与えられる制御信号ＺＣＳ、
ＺＲＡＳ、ＺＣＡＳおよびＺＷＥを取込む入力バッファ
回路１１０と、クロック信号ＣＬＫに同期して、入力バ
ッファ回路１１０から与えられる制御信号の状態に従っ
て指定される内部動作を識別し、その識別された内部動
作を駆動するための制御信号を発生するコマンドデコー
ダ１１２と、コマンドデコーダ１１２からの内部動作制
御信号に従って行選択系回路１０４を活性状態へ駆動す
る行系制御回路１１４と、コマンドデコーダ１１２から
の内部動作指示信号に従って列選択系回路１０６を選択
状態へ駆動する列系制御回路１１６と、コマンドデコー
ダ１１２からのデータ書込動作指示信号Ｗに従って書込
動作を活性状態とする書込制御回路１１８と、コマンド
デコーダ１１２からの読出動作指示信号Ｒに従って、読
出動作を制御する信号ＲＥＡＤおよびＯＥＭを出力する
読出制御回路１２０を含む。

【００３９】この半導体記憶装置においては、クロック
信号ＣＬＫの立上がり時における制御信号ＺＣＳ、ＺＲ
ＡＳ、ＺＣＡＳおよびＺＷＥの状態の組合せにより、行
なわれるべき動作が指定される。コマンドデコーダ１１
２は、この入力バッファ回路１１０から与えられる制御
信号のクロック信号ＣＬＫの立上がり時における状態
（コマンド）に従って、内部動作活性化指示信号ＡＣ
Ｔ、プリチャージ動作指示信号ＰＣ、データ読出動作指
示信号Ｒおよびデータ書込動作指示信号Ｗを出力する。
行系制御回路１１４から出力される内部動作活性化信号
ＡＣＴＩＶＥは、行選択系回路１０４および列選択系回
路１０６へ与えられる。活性化信号ＡＣＴＩＶＥの活性
状態の間半導体記憶装置の内部回路は、作動状態とされ
る。

【００４０】半導体記憶装置は、さらに、クロック信号
ＣＬＫに同期して、データ入出力端子１２１へ与えられ
るデータＤＱを取込む入力バッファ回路１２２と、書込
制御回路１１８からの書込動作活性化信号ＷＲＩＴＥに
応答して活性化され、入力バッファ回路１１２から与え
られた書込データをメモリセルアレイ１００の選択メモ
リセルへ書込む書込回路１２４と、読出制御回路１２０
からの読出動作活性化信号ＲＥＡＤに応答して活性化さ
れ、メモリセルアレイ１００から与えられる選択メモリ
セルデータを増幅し保持する読出回路１２６と、読出制
御回路１２０からの出力許可信号ＯＥＭに応答して活性
化され、読出回路１２６から与えられる読出データを順
次データ入出力端子１２１へ出力する出力バッファ回路
１２８を含む。

【００４１】この半導体記憶装置においては、入力バッ
ファ回路１２２および出力バッファ回路１２８により、
データの入出力は、クロック信号ＣＬＫに同期して行な
われる。

【００４２】この半導体記憶装置は、さらに、出力バッ
ファ回路１２８へ内部昇圧電圧ＶＰＰＯを供給するＶＰ
ＰＯ発生回路１３２と、コマンドデコーダ１１２からの
読出動作モード指示信号に応答して、このＶＰＰＯ発生
回路１３２を読出動作モードの期間中活性状態とする制
御信号ＲＥを発生するＶＰＰＯ制御回路１３０を含む。

【００４３】ＶＰＰＯ発生回路１３２を、出力バッファ
回路１２８を介してデータの出力が行なわれる読出動作
モード期間の間のみ活性状態とすることにより、このＶ
ＰＰＯ発生回路１３２における消費電流の低減を図る。

【００４４】図２は、図１に示す半導体記憶装置の動作
を示すタイミングチャート図である。以下、図２および
図１を参照してこの実施の形態１の半導体記憶装置の動
作について説明する。

【００４５】クロックサイクル０において、クロック信
号ＣＬＫの立上がり時に、制御信号ＺＣＳおよびＺＲＡ
ＳがともにＬレベルに設定されかつ制御信号ＺＣＡＳお
よびＺＷＥがＨレベルに設定される。この外部制御信号
の状態の組合せは、アクティブコマンドと呼ばれ、半導
体記憶装置の内部動作の開始が指定される。コマンドデ
コーダ１１２は、クロック信号ＣＬＫの立上がりに応答
して、このアクティブコマンドをデコードし、内部動作
活性化指示信号ＡＣＴを活性状態とする。行系制御回路
１１４は、この内部動作活性化指示信号ＡＣＴに応答し
て、内部動作活性化信号ＡＣＴＩＶＥを活性状態のＨレ
ベルとする。これにより、メモリセルアレイ１００にお
いて、アドレスバッファ１０２を介して与えられるアド
レス信号に従ってメモリセルの行選択動作が行なわれ
る。

【００４６】クロックサイクル２において、制御信号Ｚ
ＣＳおよびＺＣＡＳがＨレベルに設定され、かつ制御信
号ＺＲＡＳおよびＺＷＥがＨレベルに設定される。この
状態は、リードコマンドと呼ばれ、半導体記憶装置のデ
ータ読出動作が指定される。このリードコマンドはまた
列選択動作の開始を指示する。コマンドデコード１１２
は、このリードコマンドに従って、読出動作モード指示
信号Ｒを活性状態とする。列系制御回路１６は、この読
出動作モード指示信号Ｒの活性化に応答して、列選択系
回路１０６を活性状態とし、メモリセルアレイ１００に
おいて、メモリセルの列選択が行なわれる。一方、読出
制御回路１２０は、この読出動作モード指示信号Ｒの活
性化に応答して、読出動作活性化信号ＲＥＡＤを活性状
態とする。通常、データの読出しは、バースト長と呼ば
れるクロックサイクル数を単位として行なわれる。バー
スト長とは、１回のアドレス指定により、連続して読出
すことのできるデータの数を示す。したがって、読出制
御回路１２０は、このクロックサイクル２からクロック
サイクル６にわたる４クロックサイクルの間読出動作制
御信号ＲＥＡＤを活性状態とする（バースト長が４の場
合）。

【００４７】このリードコマンドに従って、またＶＰＰ
Ｏ制御回路１３０が、昇圧動作活性化信号ＲＥを活性状
態とし、ＶＰＰＯ発生回路１３２を動作状態とする。こ
れにより、ＶＰＰＯ発生回路１３２が動作し、昇圧電圧
ＶＰＰＯを発生する。

【００４８】リードコマンドが与えられてからレイテン
シーと呼ばれるクロックサイクルが経過した後にデータ
が読出される。今、レイテンシーを３とする。この状態
においては、読出制御回路１２０は、クロックサイクル
４において、出力許可信号ＯＥＭをＨレベルの活性状態
とし、出力バッファ回路１２８をイネーブルする。これ
により、出力バッファ回路１２８は、読出回路１２６か
ら与えられるデータを順次データ入出力端子１２１へ出
力する。クロックサイクル５、６、７および８のクロッ
ク信号ＣＬＫの立上がり時に、読出データＱ０、Ｑ１、
Ｑ２およびＱ３が確定状態とされる。

【００４９】読出動作制御信号ＲＥＡＤは、バースト長
の４クロックサイクルが経過したクロックサイクル６に
おいて非活性状態とされる。この状態においては、出力
バッファ回路１２８は、読出回路１２６から与えられる
データを順次出力する。

【００５０】出力許可信号ＯＥＭは、４クロックサイク
ル経過後のクロックサイクル８において、非活性状態と
され、出力バッファ回路１２８が、出力ハイインピーダ
ンス状態とされる。

【００５１】このクロックサイクル８において、制御信
号ＺＣＳ、ＺＲＡＳおよびＺＷＥがＬレベルと決定され
かつ制御信号ＺＣＡＳがＨレベルに設定される。この信
号の状態は、プリチャージコマンドと呼ばれ、半導体記
憶装置の内部がプリチャージ状態に復帰する（メモリセ
ルアレイ１００における選択行が非選択状態へ復帰す
る）。このプリチャージコマンドが与えられると、また
ＶＰＰＯ制御回路１３０は、その昇圧動作活性化信号Ｒ
ＥをＬレベルの非活性状態とする。これにより、ＶＰＰ
Ｏ発生回路１３２は、内部昇圧電圧ＶＰＰＯの発生動作
を停止する。

【００５２】このように、半導体記憶装置がデータ読出
動作モードに置かれている間ＶＰＰＯ発生回路１３２を
動作状態として、内部昇圧電圧ＶＰＰＯを発生すること
により、出力バッファ回路１２８において、昇圧電圧Ｖ
ＰＰＯが消費される可能性のある期間に昇圧電圧ＶＰＰ
Ｏを発生することができ、出力バッファ回路１２８の動
作時においても安定に昇圧電圧ＶＰＰＯを供給すること
ができる。また、必要な期間のみ昇圧電圧ＶＰＰＯを発
生しているため、この昇圧電圧ＶＰＰＯを発生するため
に必要とされる消費電流を低減することができる。

【００５３】図３は、図１に示すＶＰＰＯ制御回路１３
０およびＶＰＰＯ発生回路１３２の構成を概略的に示す
図である。図３において、ＶＰＰＯ制御回路１３０は、
コマンドデコーダから与えられる読出動作モード指示信
号Ｒを受けるセット入力Ｓと、コマンドデコード１００
からのプリチャージモード指示信号ＰＣを受けるリセッ
ト入力ＲＴと、昇圧動作活性化信号ＲＥを出力する出力
Ｑを有するセット／リセットフリップフロップ１３０ａ
を含む。このセット／リセットフリップフロップ１３０
ａは、リードコマンドが与えられて、読出動作モードが
指定されると、昇圧動作活性化信号ＲＥを活性状態と
し、プリチャージコマンドが与えられると、この昇圧活
性化信号ＲＥを非活性状態とする。これにより、半導体
記憶装置が読出動作モードに置かれている間昇圧動作活
性化信号ＲＥは活性状態とされる。

【００５４】ＶＰＰＯ発生回路１３２は、昇圧動作活性
化信号ＲＥに応答して活性化されて発振動作を行なう発
振器１３２ａと、発振器１３２ａからの発振信号に従っ
てチャージポンプ動作を行なって昇圧電圧ＶＰＰＯを発
生するチャージポンプ１３２ｂを含む。このチャージポ
ンプ１３２ｂは、発振器１３２ａからの発振信号の変化
に応答してチャージポンプ動作を行なう。したがって、
昇圧動作活性化信号ＲＥが非活性状態とされ、発振器１
３２ａが発振動作を停止している場合には、発振信号は
変化しないため、チャージポンプ１３２ｂのチャージポ
ンプ動作は停止される。これにより、昇圧動作活性化信
号ＲＥの活性状態の間のみ昇圧電圧ＶＰＰＯを発生する
ことができる。

【００５５】図４は、図３に示すＶＰＰＯ発生回路１３
２の具体的構成を示す図である。図４において、発振器
１３２ａは、２段の縦続接続されたインバータ１３２ａ
ａおよび１３２ａｂと、インバータ１３２ａｂの出力信
号と昇圧動作活性化信号ＲＥを受けるＮＡＮＤ回路１３
２ａｃを含む。ＮＡＮＤ回路１３２ａｃから発振信号Ｏ
ＳＣが出力される。このＮＡＮＤ回路１３２ａｃの出力
する発振信号ＯＳＣは、またインバータ１３２ａａの入
力へ与えられる。

【００５６】チャージポンプ１３２ｂは、先の図２１に
示す従来のチャージポンプと同様の構成を備えており、
発振信号ＯＳＣに従ってチャージポンプ動作を行なうキ
ャパシタ１３２ｂａと、キャパシタ１３２ｂａの一方電
極ノードをプリチャージするためのダイオード接続され
たｎチャネルＭＯＳトランジスタ１３２ｂｂと、キャパ
シタ１３２ｂａの一方電極ノードから出力ノードへ正電
荷を供給するダイオード接続されたｎチャネルＭＯＳト
ランジスタ１３２ｂｃを含む。発振器１３２ａにおい
て、昇圧動作活性化信号ＲＥがＬレベルの非活性状態の
とき、ＮＡＮＤ回路１３２ａｃの出力する発振信号ＯＳ
Ｃは、Ｈレベルに固定される。この状態においては、チ
ャージポンプ１３２ｂにおいて、キャパシタ１３２ｂａ
の一方電極ノードの電位は変化せず固定されており（Ｖ
ＣＣ−Ｖｔｈレベル）、チャージポンプ動作は行なわれ
ない。

【００５７】昇圧動作活性化信号ＲＥがＨレベルの活性
状態とされると、ＮＡＮＤ回路１３２ａｃがインバータ
として作用し、この発振器１３２は、３段の縦続接続さ
れたインバータからなるリングオシレータとして作用
し、発振信号ＯＳＣが発振動作を行なう。この発振信号
ＯＳＣの発振周期は、インバータ１３２ａａおよび１３
２ａｂおよびＮＡＮＤ回路１３２ａｃの有する遅延時間
により決定される。この発振信号ＯＳＣの発振により、
チャージポンプ１３２ｂがチャージポンプ動作を行な
い、その出力ノードに正電荷を供給し、昇圧電圧ＶＰＰ
Ｏを発生する。したがってこの状態において、昇圧電圧
ＶＰＰＯが消費されても、チャージポンプ１３２ｂから
この昇圧電圧ＶＰＰＯを安定に供給することができる。

【００５８】なお、チャージポンプ１３２ｂがチャージ
ポンプ動作を行なわない非動作状態においては、ＭＯＳ
トランジスタ１３２ｂｃはオフ状態とされる（キャパシ
タ１３２ｂａの一方電極ノード電位は、２・ＶＣＣ−２
・Ｖｔｈ以下の電圧レベルである）。

【００５９】この図４に示す構成において、発振器１３
２ａのインバータの数は、偶数段であれば適当な数に設
定されればよい。発振信号ＯＳＣの発振周波数も、この
ＶＰＰＯ発生回路１３２に要求される電荷供給力を満足
するように設定すればよい。

【００６０】また、発振器１３２ａの発振動作の制御の
ために、ＮＡＮＤ回路１３２ａｃが用いられているが、
これは、ＮＯＲ回路が用いられてもよい。ただし、この
場合においては、昇圧動作活性化信号ＲＥは、Ｌレベル
のときに活性状態とされる。

【００６１】なお、図３に示す構成において、ＶＰＰＯ
制御回路１３０は、プリチャージ動作指示信号ＰＣに従
ってリセットされている。しかしながら、データ読出し
に続いてデータ書込みが行なわれる動作のような場合、
コマンドデコーダから書込動作指示信号Ｗが発生される
ため、このコマンドデコーダから与えられる書込動作指
示信号Ｗに従ってＶＰＰＯ制御回路１３０はリセットさ
れてもよい。このデータ書込動作時にＶＰＰＯ制御回路
１３０をリセットするためには、リセット入力ＲＴへ
は、プリチャージ動作指示信号ＰＣと書込動作指示信号
Ｗの論理和（ＯＲ）を取った信号が与えられればよい。

【００６２】以上のように、この発明の実施の形態１に
従えば、半導体記憶装置がデータ読出動作モードの置か
れている間のみＶＰＰＯ発生回路を動作させているた
め、ＶＰＰＯ発生回路における不必要な消費電流を抑制
することができる。

【００６３】［実施の形態２］図５（Ａ）は、この発明
の実施の形態２に従う半導体記憶装置の要部の構成を示
す図であり、図５（Ｂ）は、この発明の実施の形態２に
従う半導体記憶装置の動作を示す波形図である。

【００６４】図５（Ａ）においては、ＶＰＰＯ制御回路
１３０は、図１に示す読出制御回路１２０から与えられ
る読出動作活性化信号ＲＥＡＤおよび出力許可信号ＯＥ
Ｍを受けるＯＲ回路１３０ｂを備える。このＯＲ回路１
３０ｂから、昇圧動作活性化信号ＲＥが出力されて、Ｖ
ＰＰＯ発生回路１３２に含まれる発振回路１３２ａへ与
えられる。次に、この図５（Ａ）に示すＶＰＰＯ制御回
路１３０の動作をその動作波形図である図５（Ｂ）を参
照して説明する。

【００６５】リードコマンドが与えられていない場合、
読出動作活性化信号ＲＥＡＤはＬレベルの非活性状態で
あり、また出力許可信号ＯＥＭもＬレベルの非活性状態
である。この状態においては、昇圧動作活性化信号ＲＥ
はＬレベルの非活性状態にあり、ＶＰＰＯ発生回路１３
２に含まれる発振器１３２ａの発振動作は停止状態にあ
る（図５（Ｂ）において、非活性化時発振信号ＯＳＣが
Ｌレベルに設定される構成が利用されてもよい）。リー
ドコマンドが与えられると、読出動作活性化信号ＲＥＡ
ＤがＨレベルの活性状態とされ、続いて所定の時間（通
常ＣＡＳレイテンシー−１）経過後に、出力許可信号Ｏ
ＥＭがＨレベルの活性状態とされる。この読出動作活性
化信号ＲＥＡＤの活性化に応答して、ＶＰＰＯ制御回路
１３０からの昇圧動作活性化信号ＲＥがＨレベルの活性
状態とされ、ＶＰＰＯ発生回路１３２に含まれる発振器
１３２ａが発振動作を開始する。読出動作活性化信号Ｒ
ＥＡＤが非活性状態とされても、依然出力許可信号ＯＥ
ＭはＨレベルの活性状態にある。したがって出力バッフ
ァ回路を介してデータの出力が行なわれている間、昇圧
動作活性化信号ＲＥはＨレベルの活性状態にあり、ＶＰ
ＰＯ発生回路１３２は、昇圧電圧ＶＰＰＯを発生する
（正電荷を供給する）。出力許可信号ＯＥＭがＬレベル
となると、このＶＰＰＯ制御回路１３０（ＯＲ回路１３
０ｂ）からの昇圧動作活性化信号ＲＥがＬレベルの非活
性状態とされ、ＶＰＰＯ発生回路１３２の発振器１３２
ａの発振動作が停止される。

【００６６】読出動作活性化信号ＲＥＡＤおよび出力許
可信号ＯＥＭは、その活性化期間は、１つのリードコマ
ンドに対し、バースト長に相当するクロックサイクル期
間と予め定められている。したがって、この図５（Ａ）
に示す構成を利用することにより、１つのリードコマン
ドが与えられて必要とされるバースト長データが読出さ
れた後には、出力回路（出力バッファ回路）からデータ
の新たな出力は行なわれないため、昇圧電圧ＶＰＰＯの
消費は行なわれない。したがってこの読出動作活性化信
号ＲＥＡＤおよび出力許可信号ＯＥＭの一方が活性状態
にある期間のみＶＰＰＯ発生回路を動作させることによ
り、データの読出しが行なわれる期間のみ昇圧電圧発生
動作を行なうことができ、より消費電流を低減すること
ができる。

【００６７】［実施の形態３］図６（Ａ）は、この発明
の実施の形態３に従う半導体記憶装置の要部の構成を示
し、図６（Ｂ）は、この図６（Ａ）に示す構成の動作を
示す波形図である。

【００６８】図６（Ａ）において、昇圧活性化信号とし
て出力許可信号ＯＥＭが用いられる。すなわち出力許可
信号ＯＥＭがＶＰＰＯ発生回路１３０に含まれる発振器
１３２ａの発振動作制御信号として与えられる。他の構
成は先の実施の形態１および２と同じである。この図６
（Ａ）に示す構成の場合、図６（Ｂ）の動作波形図に示
すように、出力許可信号ＯＥＭがＨレベルの活性状態の
間のみ、発振器１３２ａが発振動作を行なう。一方、出
力許可信号ＯＥＭがＨレベルの期間のみ、出力バッファ
回路がデータ出力動作を実行する（図１および図２参
照）。したがって、この出力許可信号ＯＥＭを昇圧動作
活性化信号として利用することにより、実際にデータの
出力が行なわれ、昇圧電圧ＶＰＰＯが消費される期間の
み昇圧電圧発生動作をＶＰＰＯ発生回路に行なわせるこ
とができる。したがって、必要最小限の期間のみＶＰＰ
Ｏ発生回路を動作させるため、このＶＰＰＯ発生回路の
消費電流を低減することができる。また、ＶＰＰＯ発生
回路１３２は、昇圧電圧ＶＰＰＯが消費される期間動作
するため、出力バッファ回路動作時における昇圧電圧Ｖ
ＰＰＯの低下を抑制して、安定に昇圧電圧ＶＰＰＯを供
給することができる。

【００６９】以上のように、この発明の実施の形態３に
従えば、出力バッファ回路が動作してデータの出力を行
なう期間のみＶＰＰＯ発生回路を動作させているため、
ＶＰＰＯ発生回路の消費電流をより低減することができ
る。

【００７０】［実施の形態４］図７は、この発明の実施
の形態４に従う半導体記憶装置のデータ読出部の構成を
概略的に示す図である。

【００７１】図７において、読出回路１２６は、メモリ
セルアレイからの選択されたメモリセルデータを並列に
受けて格納するリードレジスタＲＲ０〜ＲＲｎと、この
リードレジスタＲＲ０〜ＲＲｎの格納レジスタをラップ
アドレス信号ＲＹに従って順次選択するセレクタＳＥＬ
を含む。この読出回路１２６の動作期間（セレクタの動
作期間）は、読出動作活性化信号ＲＥＡＤにより決定さ
れる。この読出回路１２６は、またさらに図示しないプ
リアンプを含む。選択されたメモリセルのデータがプリ
アンプにより増幅されてリードレジスタＲＲ０〜ＲＲｎ
へ伝達される。ラップアドレス信号ＲＹは、図示しない
ラップアドレス発生回路からデータ読出動作時に発生さ
れ、読出動作活性化信号ＲＥＡＤの活性化時順次、リー
ドコマンドとともに与えられた列アドレス信号を先頭ア
ドレスとしてリードレジスタＲＲ０〜ＲＲｎを指定する
ように変化される。

【００７２】出力バッファ回路１２８は、データ出力ラ
ッチ信号ＤＯＴに従ってセレクタＳＥＬにより選択され
たデータをラッチするラッチ回路１２８ａと、出力許可
信号ＯＥＭに応答してイネーブルされ、このデータラッ
チ回路１２８ａのラッチデータをデータ入出力端子１２
１へ出力する出力回路１２８ｂを含む。データラッチ回
路１２８ａは、セレクタＳＥＬの出力データを受ける３
状態インバータバッファ１２８ａａと、３状態インバー
タバッファ１２８ａａの出力信号をラッチするラッチ回
路１２８ａｂを含む。このラッチ回路１２８ａｂは、３
状態インバータバッファ１２８ａａの出力を反転し、再
びインバータ１２８ａａの出力部へフィードバックする
２段の縦続接続されたインバータで構成される。３状態
インバータバッファ１２８ａａは、データラッチ指示信
号ＤＯＴがＨレベルのときにインバータとして作用し、
データラッチ指示信号ＤＯＴがＬレベルのときには、出
力ハイインピーダンス状態とされる。出力回路１２８ｂ
は、先の図１９に示す出力回路と同様の構成を備える。
この出力回路１２８ｂへ、昇圧電圧ＶＰＰＯが与えられ
る。

【００７３】リードコマンドが与えられると読出動作活
性化信号ＲＥＡＤが所定期間（バースト長に相当するク
ロックサイクル期間）活性状態とされる。これにより、
メモリセルアレイにおいてメモリセルが選択され、この
選択されたメモリセルデータが増幅されて読出回路１２
６に含まれるリードレジスタＲＲ０〜ＲＲｎへ格納され
る。次いでセレクタＳＥＬがそのリードレジスタＲＲ０
〜ＲＲｎの格納データを順次選択する。データ出力ラッ
チ信号ＤＯＴは、その発生の構成は後に説明するが、出
力許可信号ＯＥＭの活性状態のときに、クロック信号Ｃ
ＬＫに同期して発生される。このセレクタＳＥＬから読
出されたデータＲＤａは、１ロックサイクル遅れてデー
タ入出力端子１２１へ伝達される。次にこの図７に示す
データ読出部の動作を図８に示すタイミングチャート図
を参照して説明する。

【００７４】クロックサイクル０において、リードコマ
ンドが与えられ、読出動作活性化信号ＲＥＡＤが活性状
態のＨレベルとされる。メモリセルアレイにおいてメモ
リセルが選択され、これの選択されたメモリセルのデー
タが読出されてリードレジスタＲＲ０〜ＲＲｎに格納さ
れる。次いでセレクタＳＥＬがラップアドレス信号ＲＹ
に従ってリードレジスタＲＲ０〜ＲＲｎを所定の順序で
順次選択する。クロックサイクル１において、セレクタ
ＳＥＬから最初のデータが出力される。このラップアド
レス信号ＲＹは、クロック信号ＣＬＫに同期して変化す
るため、クロックサイクル１からクロックサイクル４に
おいて順次セレクタＳＥＬから異なるデータ０−３が読
出される。

【００７５】クロックサイクル２において出力許可信号
ＯＥＭがＨレベルの活性状態とされる。ＣＡＳレイテン
シーが３に設定されており、この出力許可信号ＯＥＭ
は、この読出動作活性化信号ＲＥＡＤよりも（レイテン
シー−１）サイクル遅れて活性状態とされる。データ出
力ラッチ信号ＤＯＴがこの出力許可信号ＯＥＭの活性化
に従って活性状態とされる。データラッチ回路１２８ａ
は、３状態インバータ１２８ａａがこのデータ出力ラッ
チ信号ＥＯＴのＨレベルに応答してセレクタＳＥＬから
与えられたデータＲＤａを取込み、ラッチする。したが
って、クロックサイクル２からこのラッチ回路１２８ａ
のデータが順次変化する。出力回路１２８ｂは、出力許
可信号ＯＥＭの活性化によりイネーブルされ、このラッ
チ回路１２８ａから与えられたデータをデータ入出力端
子１２１へ伝達する。したがって、出力回路１２８ｂか
らの出力データＱは、ラッチデータＲＤｂよりも少し遅
れて確定状態とされ、各クロックサイクル３、４、５、
および６のクロック信号ＣＬＫの立上がり時に確定状態
とされる。これにより、ＣＡＳレイテンシー３において
バースト長４のデータの読出しが行なわれる。

【００７６】図９（Ａ）は、この発明の実施の形態４に
従う半導体記憶装置の要部の構成を示す図である。

【００７７】図９（Ａ）において、ＶＰＰＯ制御回路１
３０は、出力許可信号ＯＥＭと内部読出データＲＤａを
受けるＡＮＤ回路１３０ｃを含む。

【００７８】ＶＰＰＯ発生回路１３２は、このＶＰＰＯ
制御回路１３０からの出力信号ＯＳＣａをクロック信号
として受けてチャージポンプ動作を行なうチャージポン
プキャパシタ１３２ｂａと、チャージポンプキャパシタ
１３２ｂａの一方電極ノードのプリチャージ用のダイオ
ード接続されたｎチャネルＭＯＳトランジスタ１３２ｂ
ｂと、チャージポンプキャパシタ１３２ｂａからの電荷
を出力ノードへ供給するダイオード接続されたｎチャネ
ルＭＯＳトランジスタ１３２ｂｃを含む。このＶＰＰＯ
発生回路１３２は、上述の実施の形態１ないし３におい
て示すチャージポンプ１３２ｂと同じ構成を備える。す
なわち、ＶＰＰＯ制御回路１３０に含まれるＡＮＤ回路
１３０ｃからの出力信号を発振信号ＯＳＣａとして用い
て、ＶＰＰＯ発生回路１３２がチャージポンプ動作を行
なって昇圧電圧ＶＰＰＯを出力する。次に、この図９
（Ａ）に示す構成の動作について図９（Ｂ）に示す動作
波形図を参照して説明する。

【００７９】出力許可信号ＯＥＭがＬレベルのときに
は、ＡＮＤ回路１３０ｃからの出力信号ＯＳＣａはＬレ
ベルに固定されており、ＶＰＰＯ発生回路１３２の昇圧
電圧発生動作が停止される。出力許可信号ＯＥＭがＨレ
ベルに立上がると、ＡＮＤ回路１３０ｃがイネーブルさ
れる。内部読出データＲＤａがＨレベルであれば、ＡＮ
Ｄ回路１３０ｃの出力する信号ＯＳＣａがＨレベルに立
上がり、チャージポンプ動作がＶＰＰＯ発生回路１３２
において行なわれる。以降、この出力許可信号ＯＥＭが
Ｈレベルの活性状態にある間、内部読出データＲＤａの
論理レベルの変化に応じて、ＡＮＤ回路１３０ｃの出力
信号ＯＳＣａが変化する。この出力信号ＯＳＣａの変化
に応じてＶＰＰＯ発生回路１３２がチャージポンプ動作
を行なう。

【００８０】昇圧電圧ＶＰＰＯが出力回路において消費
されるのは、出力データの論理レベルが変化する場合で
ある。すなわち、図２０に示すように、レベル変換器５
の出力信号が変化する場合に、昇圧電圧ＶＰＰＯが消費
される。したがって、この出力データが変化する場合に
おいてのみ昇圧電圧の発生動作を活性状態とする。これ
により、必要とされる期間のみＶＰＰＯ発生回路を動作
させることができ、ＶＰＰＯ発生回路の消費電流を低減
することができる。出力許可信号ＯＥＭを利用すること
により、実際に出力回路１２８ｂが動作し、昇圧電圧Ｖ
ＰＰＯを消費する可能性のある期間を特定することがで
き、その期間において、実際に昇圧電圧ＶＰＰＯを消費
するサイクルを、内部読出データＲＤａにより検出す
る。これにより、確実に内部読出データの論理の変化時
においてのみＶＰＰＯ発生回路を活性状態とすることが
できる。

【００８１】［変更例１］図１０（Ａ）は、この発明の
実施の形態４に従う半導体記憶装置の第１の変更例の構
成を示す図である。図１０（Ａ）においては、出力許可
信号ＯＥＭと内部読出データＲＤｂを受けるＡＮＤ回路
１３０ｄから、ＶＰＰＯ発生回路のチャージポンプのキ
ャパシタへ発振信号ＯＳＣａが与えられる。内部読出デ
ータＲＤｂは、図７に示すように、ラッチ回路１２８ａ
から出力回路１２８ｂへ与えられるデータである。した
がってこの図１０（Ａ）に示す構成を利用すれば、出力
回路１２８ｂが実際に動作する期間において出力回路１
２８ｂへ実際に与えられるデータの論理に従ってＶＰＰ
Ｏ発生回路の活性／非活性を制御することができる。し
たがってより正確に、出力回路において昇圧電圧ＶＰＰ
Ｏを消費される時点（クロックサイクル）を検出するこ
とができ、より安定かつ低消費電流で昇圧電圧ＶＰＰＯ
を供給することができる。

【００８２】［変更例２］図１０（Ｂ）は、この発明の
実施の形態４の第２の変更例の構成を示す図である。図
１０（Ｂ）に示す構成においては、内部読出データＲＤ
ｂを受けるバッファ回路１３０ｅから発振信号ＯＳＣａ
が出力される。この発振信号ＯＳＣａは、先の図９
（ａ）に示す構成と同様、ＶＰＰＯ発生回路１３２のチ
ャージポンプキャパシタ１３２ｂへ与えられる。入力回
路１２８ｂへ与えられる内部読出データＲＤｂの論理が
変化するのは、出力回路１２８ｂが出力許可信号ＯＥＭ
に従って活性状態とされている期間の間のみである。し
たがって、出力許可信号ＯＥＭを用いずに、内部読出デ
ータＲＤｂの論理の変化のみを検出することにより、昇
圧電圧ＶＰＰＯが消費されるクロックサイクルを識別す
ることができる。この場合、発振信号ＯＳＣａの活性化
のために出力許可信号ＯＥＭが不要とされ、ＶＰＰＯ発
生回路の動作を制御する回路の構成が簡略化される。な
お、この図１０（Ｂ）に示す構成において、ラッチ回路
１２８ａのラッチ能力が十分な大きさであれば、特にバ
ッファ回路１３０ｅは設けずに、内部読出データＲＤｂ
を直接発振信号ＯＳＣａとして利用してもよい。

【００８３】以上のように、この発明の実施の形態４に
従えば、半導体記憶装置において、出力回路が動作する
期間において読出データの論理の変化を検出し、該デー
タの論理変化時においてのみＶＰＰＯ発生回路を活性状
態としているため、ＶＰＰＯ発生回路が動作する期間は
必要最小限の期間に限定され、ＶＰＰＯ発生回路の消費
電流をより低減することができる。また、読出データの
論理変化時においては、昇圧電圧ＶＰＰＯが消費される
ため、この間ＶＰＰＯ発生回路が活性状態とされて動作
しているため、安定に昇圧電圧ＶＰＰＯを供給すること
ができる。

【００８４】［実施の形態５］図１１は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１１において、半導体記憶装置は、
データ出力ノード８−０〜８−ｎそれぞれに対応して設
けられる出力回路１５−０〜１５−ｎを含む。これらの
データ出力ノード８−０〜８−ｎは、用いられる半導体
記憶装置の語構成（入出力データビット数）に応じて選
択的にデータ入出力ピン端子ＤＱ０〜ＤＱｎと電気的に
接続される。図１１においては、このデータ出力ノード
８−０〜８−ｎとデータ入出力ピン端子ＤＱ０〜ＤＱｎ
の間のボンディングワイヤによる接続を、破線で示す。
半導体記憶装置の語構成に応じて、出力回路１５−０〜
１５−ｎが選択的に非活性状態とされる。この非活性状
態は、たとえば特定のパッドを所定電位に設定し、所定
数の出力回路へ与えられる出力許可信号ＯＥＭを常時非
活性状態とする構成が利用されてもよい。また、マスク
配線のプログラムにより、所定数の出力回路が常時非活
性状態とされる構成が利用されてもよい（たとえば、出
力許可信号ＯＥＭを配線プログラムにより、常時Ｌレベ
ルに固定される）。

【００８５】またさらに、通常のモード指定信号のよう
に、外部からの制御信号の状態の組合せにより、この非
活性状態とされる出力回路が選択されてこれらの回路が
常時非選択状態とされる構成が利用されてもよい。この
とき、たとえば特定のデータレジスタにデータを格納
し、非活性状態とされる出力回路がこのデータレジスタ
からの信号に従って常時非活性状態とされるように構成
されてもよい。いずれの構成が利用されてもよい。

【００８６】半導体記憶装置は、さらに、これらの出力
回路１５−０〜１５−ｎへ共通に昇圧電圧ＶＰＰＯを供
給するＶＰＰＯ発生回路１３２と、動作状態とされる出
力回路、すなわちデータワードビット数に応じてＶＰＰ
Ｏ発生回路１３２の電荷供給力を調整する能力調整手段
１５０を含む。動作可能とされる出力回路の数が多くな
るに応じてＶＰＰＯ発生回路１３２の電荷供給力が大き
くされる。これにより、最適な消費電流で安定に動作状
態とされた出力回路へ昇圧電圧ＶＰＰＯを供給すること
ができる。

【００８７】なお、以下の実施の形態の説明において、
特定的にはその構成は示さないが先の実施の形態１ない
し４に示す構成と以下に示すＶＰＰＯ発生回路の能力調
整の構成とが適当に組合せて利用されてもよい。

【００８８】上述のように、動作可能状態とされる出力
回路の数、すなわち語構成のデータワードビット数に応
じてＶＰＰＯ発生回路１３２の電荷供給力を調整するこ
とにより、最適な消費電流で安定に昇圧電圧ＶＰＰＯを
供給することができ、不要な電流消費を防止することが
できる。

【００８９】［実施の形態６］図１２は、図１１に示す
能力調整手段およびＶＰＰＯ発生回路１３２の構成の一
例を示す図である。図１２において、ＶＰＰＯ発生回路
１３２は、所定の周期で発振動作を行なう発振器１３２
ａと、発振器１３２ａからの発振信号ＯＳＣに従って常
時チャージポンプ動作を行なうチャージポンプ１３２ｂ
１と、発振器１３２ａからの発振信号ＯＳＣを能力調整
手段１５０に含まれるスイッチング手段１５０ａを介し
て受けてチャージポンプ動作を行なうチャージポンプ１
３２ｂ２を含む。チャージポンプ１３２ｂ１および１３
２ｂ２は、先の図２１に示すチャージポンプと同様の構
成を備える。チャージポンプの電荷供給力は、そのチャ
ージポンプキャパシタの容量に比例する（電荷供給量Ｑ
＝Ｃ・Ｖ：Ｃがキャパシタの容量値であり、Ｖが発振信
号の振幅）。

【００９０】データワードビット数が多い場合には、ス
イッチング手段１５０ａは導通状態とされる。この状態
においては、チャージポンプ１３２ｂ１および１３２ｂ
２が常に動作し、昇圧電圧ＶＰＰＯを生成する。データ
ワードビット数が少なくされる場合には、スイッチング
手段（ＳＷ）１５０ａは非導通状態とされる。この状態
においては、チャージポンプ１３２ｂ１のみがチャージ
ポンプ動作を行なって昇圧電圧ＶＰＰＯを出力する。チ
ャージポンプ１３２ｂ２がチャージポンプ動作を行なわ
ないため、このチャージポンプ１３２ｂ２における消費
電流を低減することができ、不要な消費電流を抑制する
ことができる。このチャージポンプ１３２ｂ１および１
３２ｂ２の出力する昇圧電圧ＶＰＰＯは、出力回路１５
−０〜１５−ｎ（図１１参照）に共通に与えられる。動
作する出力回路の数に応じて動作状態とされるチャージ
ポンプの数を調整することにより、最適な電荷供給力を
有するＶＰＰＯ発生回路を実現することができる。

【００９１】図１３（Ａ）は、スイッチング手段１５０
ａを備える能力調整手段１５０の具体的構成を示す図で
ある。図１３（Ａ）において、スイッチング手段１５０
ａは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯ
Ｓトランジスタの並列体で構成されるＣＭＯＳトランス
ミッションゲートの構成を備える。能力調整手段１５０
は、電源ノードＶｃｃとパッド１５１の間に接続される
高抵抗の抵抗素子（プルアップ素子）１５２と、抵抗素
子１５２とパッド１５１の接続ノードＳＣＷ上の信号Ｓ
ＣＷ（ノードとその上の信号を同じ符号で示す）を反転
するインバータ１５３を含む。インバータ１５３の出力
信号がスイッチング手段１５０に含まれるｐチャネルＭ
ＯＳトランジスタの制御電極へ与えられる。信号ＳＣＷ
がスイッチング手段１５０ａのｎチャネルＭＯＳトラン
ジスタの制御電極へ与えられる。

【００９２】このパッド１５１は、接地電圧ＶＳＳを受
ける外部ピン端子１５３に破線で示すボンディングワイ
ヤにより選択的に接続される。語構成のデータビット数
が多い（たとえば×８ビット）場合には、このパッド１
５１と接地ピン端子１５３とは分離される。この状態に
おいては、信号ＳＣＷは、プルアップ抵抗素子１５３に
より電源電圧ＶＣＣレベルのＨレベルとされる。したが
ってスイッチング手段１５０ａは導通状態とされ、発振
器１３２ａからの発振信号ＯＳＣを対応のチャージポン
プ１３２ｂ２へ伝達する。語構成のデータワードビット
数が少ない場合（たとえば×４ビットの場合）、パッド
１５１が、接地ピン端子１５３に電気的に接続される。
この状態において、抵抗素子１５２はその抵抗値が十分
大きいため、ノードＳＣＷの電位が接地電位ＶＳＳレベ
ルとなる。したがって、スイッチング手段１５０ａは非
導通状態とされる。この状態においては、チャージポン
プ１５２ｂ２（図１２参照）へは発振信号ＯＳＣは伝達
されない。チャージポンプ１３２ｂ１のみがチャージポ
ンプ動作を行なう。

【００９３】なおこのスイッチング手段１５０ａの非導
通状態時においては、対応のチャージポンプ１３２ｂ２
の入力ノード（チャージポンプキャパシタの発振信号入
力電極）が電気的にフローティング状態とされる。この
ようなフローティング状態を防止し、ノイズなどの影響
によりチャージポンプ１３２ｂ２が誤動作するのを防止
するために、たとえば高抵抗の抵抗素子または信号ＳＣ
Ｗに応答してスイッチング手段１５０ａと相補的に導通
するスイッチング手段を用いてチャージポンプ１３２ｂ
２に入力部を固定電位に設定する構成が用いられてもよ
い。

【００９４】この図１３（Ａ）に示すようなパッド電位
をプログラムするプロセスは、出力回路５−０〜５−ｎ
の動作／非動作をプログラムするプロセスと同じプロセ
スとすることができる。したがって、何ら処理工程を増
加させることなく容易にスイッチング手段の導通／非導
通を制御し、ＶＰＰＯ発生回路１３２の電荷供給能力を
調整することができる。

【００９５】図１３（Ｂ）は、図１２に示すスイッチン
グ手段１５０ａの他の構成を示す図である。図１３
（Ｂ）において、信号ＳＣＷと発振信号ＯＳＣを受ける
ＡＮＤ回路１５０ｂが設けられる。このＡＮＤ回路１５
０ｂの出力信号がチャージポンプ１３２ｂ２へ与えられ
る。信号ＳＣＷを発生する構成としては、図１３（Ａ）
に示す構成と同じ構成が用いられる。信号ＳＣＷがＨレ
ベルのときには、チャージポンプ１３２ｂ２へは発振信
号ＯＳＣが伝達される。信号ＳＣＷがＬレベルのときに
は、チャージポンプ１３２ｂ２へは、ＡＮＤ回路１５０
ｂによりＬレベルに固定された信号が伝達される。これ
により、チャージポンプ１３２ｂ２のチャージポンプ動
作の活性／非活性を制御することができる。この図１３
（Ｂ）に示す構成を利用すれば、チャージポンプ１３２
ｂ２が非活性状態に設定される場合においても、そのチ
ャージポンプ１３２ｂ２の入力ノードが電気的にフロー
ティング状態とされるのを防止することができ、電気的
なフローティング状態を防止するための構成を用いる必
要がなく、回路構成が簡略化される。

【００９６】図１３（Ｃ）は、図１２に示す能力調整手
段１５０のさらに他の構成を示す図である。図１３
（Ｃ）に示す構成においては、能力調整手段１５０は、
発振器１３２ａからの発振信号ＯＳＣを受けるノードＮ
ｘと、チャージポンプ１３２ｂ２の入力ノードに結合さ
れるノードＮｙの間が、配線によりプログラムされる。
またノードＮｙと電源ノードＶｃｃの間も配線により選
択的に接続される。

【００９７】語構成において入出力データビット数が多
くされる場合には、配線により内部ノードＮｘおよびＮ
ｙが接続される。ノードＮｙと電源ノードＶｃｃとは分
離される。この状態においては、単に発振信号ＯＳＣが
直接チャージポンプ１３２ｂ２へ伝達される。

【００９８】一方、データワードビット数が少なくさ
れ、動作する出力回路の数が少なくされる場合において
は、内部ノードＮｘおよびＮｙの間には配線は形成され
ず、ノードＮｙと電源ノードＶｃｃの間に配線が形成さ
れる。この状態においては、チャージポンプ１３２ｂ２
へは、電源電圧Ｖｃｃが常時供給され、チャージポンプ
１３２ｂ２のチャージポンプ動作が禁止される。この図
１３（Ｃ）に示す構成の場合、マスク配線により、ＶＰ
ＰＯ発生回路１３２の電荷供給能力は調整することがで
きる。したがって出力回路の動作／非動作状況をマスク
配線によりプログラムする構成の場合、同一の工程でこ
の能力調整手段１５０の接続経路をプログラムすること
ができる。ここで「プログラム」とは、信号伝搬経路に
対し選択的に信号配線を形成することを示す。

【００９９】なお、図１３（Ａ）に示す構成において、
ノードＳＣＷと電源ノードＶｃｃの間をマスク配線によ
りプログラムする構成が利用されてもよい。接地ピン端
子が近傍にない場合においても、能力調整手段を配置す
ることができ、応じてＶＰＰＯ発生回路１３２の配置位
置も任意の位置に設定することができる（スイッチング
手段１５０ａがＶＰＰＯ発生回路１３２に含まれる場
合、その制御信号配線長を短くすることにより、この制
御信号ＳＣＷを伝搬する信号線のレイアウトを考慮する
必要性が低減されるため）。

【０１００】なお、この実施の形態６においては、２つ
のチャージポンプ１３２ｂ１および１３２ｂ２を用いて
その電荷供給能力を２段階に切換えている。しかしなが
ら、これは、出力回路の数が、たとえば×４ビット／×
８ビットまたは×８ビット／×１６ビットのように２段
階で切換えられる構成に対応することを想定しているた
めである。しかしながら、さらに多段階にＶＰＰＯ発生
回路１３２の電荷供給能力が切換えられる構成が用いら
れてもよい。

【０１０１】また図１２に示す構成においては、チャー
ジポンプ１３２ｂ１および１３２ｂ２の昇圧電圧出力ノ
ードは共通に接続されて出力回路５−０〜５−ｎに共通
に昇圧電圧ＶＰＰＯを供給している。たとえば半導体記
憶装置のデータワードビット数が×４ビット／×８ビッ
トで切換えられる構成の場合、チャージポンプ１３２ｂ
１が、×４ビット／×８ビットいずれにおいても用いら
れる出力回路に対し昇圧電圧ＶＰＰＯを供給し、チャー
ジポンプ１３２ｂ２が、×８ビット構成に時においての
み利用される出力回路へ昇圧電圧を供給するように構成
されてもよい。

【０１０２】以上のように、この発明の実施の形態６に
従えば、動作状態とされる出力回路の数に応じてＶＰＰ
Ｏ発生回路の電荷供給力を調整しているため、最適な電
荷供給力を備えるＶＰＰＯ発生回路の実現することがで
き、不要な電流の消費および昇圧電圧ＶＰＰＯのレベル
の上昇／下降などの変動を抑制することができる。

【０１０３】［実施の形態７］図１４は、この発明の実
施の形態７に従う半導体記憶装置の要部の構成を示す図
である。図１４においては、図１１に示すＶＰＰＯ発生
回路１３２および能力調整手段１５０の具体的構成が示
される。図１４において、ＶＰＰＯ発生回路１３２は、
２つの並列に設けられる発振器１３２ａ１および１３２
ａ２と、チャージポンプ１３２ｂを含む。発振器１３２
ａ１の発振周期は、発振器１３２ａ２のそれよりも大き
くされる。この発振器１３２ａ１および１３２ａ２の発
振信号の一方が能力調整手段１５０に含まれるセレクタ
１５０ｃを介して発振信号ＯＳＣとして選択されてチャ
ージポンプ１３２ｂへ供給される。

【０１０４】チャージポンプ１３２ｂの電荷供給力は、
与えられる発振信号ＯＳＣの発振周波数に比例する（単
位時間当たりの電荷供給動作が行なわれる数は発振周波
数に比例するため）。したがって、発振周期が大きな発
振器１３２ａ１の発振周波数は、発振周期の小さな発振
器１３２ａ２の発振周波数よりも小さく、発振器１３２
ａ１がセレクタ１５０ｃにより選択された場合には、こ
のＶＰＰＯ発生回路の電荷供給力は小さくされ、一方発
振器１３２ａ２がセレクタ１５０ｃにより選択された場
合には、ＶＰＰＯ発生回路の電荷供給力は大きくされ
る。

【０１０５】セレクタ１５０ｃは、先の図１３（Ａ）に
示す制御信号ＳＣＷにより、その選択経路が設定され
る。したがって、動作状態とされる出力回路の数に応じ
て発振信号ＯＳＣの発振周波数を変更することにより、
最適な電荷供給力を有するＶＰＰＯ発生回路を実現する
ことができる。すなわち、動作する出力回路の数が大き
くされる場合には、発振器１３２ａ２の出力する発振信
号が選択され、動作状態とされる出力回路の数が少なく
される場合には、発振器１３２ａ１からの発振信号が選
択される。

【０１０６】図１５は、図１４に示す発振器１３２ａ１
および１３２ａ２ならびにセレクタ１５０ｃの具体的構
成を示す図である。図１５において、発振器１３２ａ１
は、４段の縦続接続されるインバータＩ１〜Ｉ４と、イ
ンバータＩ４の出力信号とインバータＩＶから与えられ
る切換制御信号ＳＣＷの反転信号ＺＳＣＷを受けるＮＡ
ＮＤ回路Ｇ１を含む。ＮＡＮＤ回路Ｇ１の出力信号はイ
ンバータＩ１の入力へフィードバックされる。ＮＡＮＤ
回路Ｇ１からこの発振器１３２ａ１の発振信号が出力さ
れる。

【０１０７】発振器１３２ａ２は、２段の縦続接続され
るインバータＩ５およびＩ６と、切換制御信号ＳＣＷと
インバータＩ６の出力信号とを受けるＮＡＮＤ回路Ｇ２
を含む。ＮＡＮＤ回路Ｇ２からこの発振器１３２ａ２の
発振信号が出力される。ＮＡＮＤ回路Ｇ２の出力信号は
またインバータＩ５の入力へフィードバックされる。

【０１０８】セレクタ１５０ｃは、切換制御信号ＳＣＷ
およびＺＳＣＷがそれぞれＬレベルおよびＨレベルのと
きに導通状態となり、発振器１３２ａ１からの発振信号
を通過させるＣＭＯＳトランスミッションゲート１５０
ｃａと、切換制御信号ＳＣＷおよびＺＳＣＷがそれぞれ
ＨレベルおよびＬレベルのときに導通状態とされ、発振
器１３２ａ２からの発振信号を通過させるＣＭＯＳトラ
ンスミッションゲート１５０ｃｂを含む。ＣＭＯＳトラ
ンスミッションゲート１５０ｃａおよび１５０ｃｂの出
力部は共通に接続されてチャージポンプ１３２ｂの発振
信号ＯＳＣを受けるノード（チャージポンプキャパシタ
の電極）に結合される。

【０１０９】切換制御信号ＳＣＷがＬレベルのときに
は、切換制御信号ＺＳＣＷがＨレベルとなり、ＮＡＮＤ
回路Ｇ１がインバータとして作用し、一方ＮＡＮＤ回路
Ｇ２の出力信号はＨレベルに固定される。この状態にお
いては、発振器１３２ａ１は、５段のインバータで構成
されるリングオシレータとして動作する。一方、切換制
御信号ＳＣＷがＨレベルのときには、切換制御信号ＺＳ
ＣＷがＬレベルとなり、ＮＡＮＤ回路Ｇ２がインバータ
として作用し、一方ＮＡＮＤ回路Ｇ１の出力信号はＨレ
ベルに固定される。この状態においては、発振器１３２
ａ２が、３段のインバータで構成されるリングオシレー
タとして動作する。一般に、リングオシレータで構成さ
れる発振器の発振周期は、そこに含まれるインバータの
数に比例する（インバータの数が増えれば、信号の遅延
時間が長くなり、信号が変化する間隔が長くなるためで
ある）。したがって、たとえば×４／×８構成における
×８ビット構成のように、出力回路がすべて動作状態と
される場合には、切換制御信号ＳＣＷがＨレベルにあ
り、発振器１３２ａ２が動作状態とされる。一方、×４
ビットのように、出力回路の一部が動作状態とされる場
合には、切換制御信号ＳＣＷがＬレベルに設定されて、
発振器１３２ａ１が動作状態とされる。動作状態とされ
る出力回路の数に応じて発振器の発振周波数を容易に調
整することができる。

【０１１０】図１６は、この発明の実施の形態の変更例
の構成を示す図である。この図１６に示す構成において
は、発振器１３２ａは、５段の縦続接続されたインバー
タＩ７〜Ｉ１１を含む。能力調整手段１５０は、切換制
御信号ＺＳＣＷに応答してインバータＩ１１の出力信号
をインバータＩ７の入力へ伝達するトランスファーゲー
ト１５０ｃｃと、切換制御信号ＳＣＷに応答して、イン
バータＩ１１の出力信号をインバータＩ９の入力へ伝達
するトランスファーゲート１５０ｃｄを含む。インバー
タＩ１１から発振信号ＯＳＣが出力される。

【０１１１】切換制御信号ＳＣＷがＨレベルにあり、ト
ランスファーゲート１５０ｃｄが導通状態のときには、
発振器１３２ａは、３段のインバータで構成されるリン
グオシレータとして動作する。一方、切換制御信号ＺＳ
ＣＷがＨレベルになり、トランスファーゲート１５０ｃ
ｃが導通状態のときには、発振器１３２ａは、５段のイ
ンバータで構成されるリングオシレータとして動作す
る。したがってこの図１６に示す構成においても、切換
制御信号ＳＣＷおよびＺＳＣＷは、動作状態とされる出
力回路の数に応じてＨレベルまたはＬレベルに設定され
るため、応じて発振器１３２ａの発振周波数（発進周
期）を調整することができ、図１４に示す構成と同様の
効果を実現することができる。この図１６に示す構成の
場合、発振器１３２ａは、１つのリングオシレータで構
成されるだけであり、回路占有面積が低減される。な
お、この実施の形態７においても、切換えられる発振周
波数の数は２より多くてもよい。

【０１１２】以上のように、この発明の実施の形態７に
従えば、ＶＰＰＯ発生回路に含まれる発振器の発振周波
数（発振周期）を動作状態とされる出力回路の数に応じ
て調整しているため、最適な電荷供給力を有する安定に
昇圧電圧ＶＰＰＯを供給するＶＰＰＯ発生回路を実現す
ることができる。

【０１１３】［実施の形態８］図１７は、この発明に実
施の形態８に従うＶＰＰＯ発生回路の構成を示す図であ
る。図１７においては、データ出力ノード０〜ｎそれぞ
れに対し１または複数個の昇圧電圧発生回路が設けられ
る。図１７においては、データ出力ノード（データ出力
端子ＤＱ）０〜ｎそれぞれに対し１つの昇圧電圧発生回
路が配置される構成が一例として示される。昇圧電圧発
生回路は、発振器２３２ａと、発振器２３２ａの発振信
号によりチャージポンプ動作を行なうチャージポンプ２
３２ｂを含む。すなわち、それぞれ並列に発振器２３２
ａ−０〜２３２ａ−ｎがデータ出力ノード（データ出力
端子ＤＱ０〜ＤＱｎ）に対応して並列に配置され、これ
らの発振器２３２ａ−０〜２３２ａ−ｎそれぞれに対応
してチャージポンプ２３２ｂ−０〜２３２ｂ−ｎが設け
られる。発振器２３２ａ−０〜２３２ａ−ｎは、その半
導体装置が実現する語構成に応じてグループ化される。
たとえば×４ビット／×８ビット構成の場合、２つのグ
ループに選択される。図１７においては、発振器２３２
ａ−０〜２３２ａ−２が１つのグループにグループ化さ
れて、切換制御信号ＺＳＣＷを受けるように示される。
残りの発振器…２３２ａ−ｎは、常時発振動作を行な
う。チャージポンプ２３２ｂ−０〜２３２ｂ−ｎの出力
ノードは、共通に昇圧電圧伝達線１６０に結合される。
この昇圧電圧伝達線１６０は、図示しない出力回路（こ
の出力回路もデータ出力ノードそれぞれに対して１対１
対応で設けられている）に結合される。チャージポンプ
２３２ｂ−０〜２３２ｂ−ｎ各々の出力ノードには、安
定化のためのキャパシタＣ０〜Ｃｎが設けられる。この
安定化容量Ｃ０〜Ｃｎにより、昇圧電圧ＶＰＰＯの安定
化を図る。

【０１１４】この構成において、×４ビット／×８ビッ
ト構成を実現する半導体記憶装置において、×８ビット
構成の場合には、発振器２３２ａ−０〜２３２ａ−ｎ
（ｎ＝７）がすべて作動状態とされる。一方、×４ビッ
ト構成の場合、４つの発振器２３２ａ−０〜２３２ａ−
３（これは図示せず）は切換制御信号ＺＳＣＷにより非
動作状態とされる。この場合には、残りの４つの発振器
のみが動作する。したがって、語構成に応じて、動作す
る出力回路の数が変化しても、動作する出力回路の数と
動作状態とされる昇圧電圧発生回路の数は１対１対応で
ある。したがって、半導体記憶装置として、昇圧電圧Ｖ
ＰＰＯの消費量が異なる場合においても、安定に昇圧電
圧ＶＰＰＯを供給することができる。特に、各データ出
力ノードに対し、１または複数個の昇圧電圧発生回路
（発振器およびチャージポンプ）を設けることにより、
語構成（データワードビット数）変換時において容易に
そのＶＰＰＯ発生回路の電荷供給力を調整することがで
きる。

【０１１５】この構成において、チャージポンプ２３２
ｂ−０〜２３２ｂ−ｎの出力ノードを共通に昇圧電圧伝
達線１６０に結合することにより、以下の効果が得られ
る。すなわち、安定化容量Ｃ０〜Ｃｎは、対応のチャー
ジポンプが動作するか否かにかかわらず常時昇圧電圧伝
達線１６０に結合される。したがって、この昇圧電圧伝
達線１６０の負荷容量は、語構成にかかわらず、常時一
定であり、したがって動作する昇圧電圧発生回路（チャ
ージポンプ）の数が少なくされる場合においても、安定
化用のキャパシタの容量値は語構成のデータワードビッ
ト数の多い場合のそれと同じであり、したがって常時安
定に語構成が変化されても、昇圧電圧ＶＰＰＯを供給す
ることができる。

【０１１６】以上のように、この発明の実施の形態８に
従えば、動作状態とされる出力回路の数に応じて、動作
状態とされる昇圧電圧の数を調整しているため、容易に
昇圧電圧ＶＰＰＯに対する最適な電荷供給力を備えるＶ
ＰＰＯ発生回路を実現することができる。

【０１１７】［他の適用例］なお上述の実施の形態１な
いし８において、発振器およびチャージポンプの構成が
図示されている。しかしながら、この発振器およびチャ
ージポンプの構成としては、それぞれ発振動作を行ない
またキャパシタによるチャージポンプ動作を利用する構
成であれば、任意の構成を利用することができる。

【０１１８】また上記実施の形態１においては、同期型
半導体記憶装置が示されている。しかしながら、図１８
（Ａ）に示すように、標準ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）において、列アドレス信号
の取込タイミングを与えるコラムアドレスストローブ信
号ＺＣＡＳおよび出力イネーブル信号ＺＯＥを受けるＮ
ＯＲ回路を用いてＶＰＰＯ発生回路の活性期間を調整す
る制御信号ＲＥを生成することにより、上記実施の形態
と同様の効果を得ることができる。通常のＤＲＡＭにお
いて、データが出力されるのは、コラムアドレスストロ
ーブ信号ＺＣＡＳおよび出力イネーブル信号ＺＯＥがと
もにＬレベルの活性状態のときであるためである。

【０１１９】また、図１８（Ｂ）に示すように、コラム
アドレスストローブ信号ＺＣＡＳおよび出力イネーブル
信号ＺＯＥおよび内部読出データＲＤを受けるゲート２
５１を用いて、その出力信号をチャージポンプへ発振信
号ＯＳＣａとして与える構成が用いられてもよい。この
ゲート回路２５１は、コラムアドレスストローブ信号Ｚ
ＣＡＳおよび出力イネーブル信号ＺＯＥが活性状態のＬ
レベルとされたときにイネーブルされて、内部読出デー
タＲＤをバッファ処理して発振信号ＯＳＣａを出力す
る。したがって、データ出力動作時においては、内部読
出データの論理の変化時においてのみ発振信号ＯＳＣａ
のレベルを変化させてチャージポンプ動作を行なわせる
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体記憶装置の動作を示すタイ
ミングチャート図である。

【図３】 図１に示すＶＰＰＯ制御回路およびＶＰＰＯ
発生回路の概略構成を示す図である。

【図４】 図３に示すＶＰＰＯ発生回路のチャージ構成
の一例を示す図である。

【図５】 （Ａ）は、図１に示すＶＰＰＯ制御回路の他
の実施の形態を示し、（Ｂ）は、このＶＰＰＯ制御回路
の動作を示す波形図である。

【図６】 （Ａ）は、この発明の実施の形態３に従う半
導体記憶装置の要部の構成を示し、（Ｂ）は、（Ａ）に
示す構成の動作を示す波形図である。

【図７】 この発明の実施の形態４が適用される半導体
記憶装置のデータ読出部の構成を示す図である。

【図８】 図７に示すデータ読出部の動作を示すタイミ
ングチャート図である。

【図９】 （Ａ）はこの発明の実施の形態４に従う半導
体記憶装置の要部の構成を示し、（Ｂ）は（Ａ）に示す
構成の動作を示す波形図である。

【図１０】 （Ａ）および（Ｂ）は、この発明の実施の
形態４に従う半導体記憶装置の変更例の構成を示す図で
ある。

【図１１】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１２】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１３】 図１２に示す能力調整手段の具体的に構成
を示す図である。

【図１４】 この発明の実施の形態７に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１５】 図１４に示す発振器およびセレクタの具体
的構成を示す図である。

【図１６】 図１４に示す構成の変更例を示す図であ
る。

【図１７】 この発明の実施の形態８に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１８】 この発明の他の半導体記憶装置の適用例を
示す図である。

【図１９】 従来の半導体記憶装置のデータ出力回路の
構成を示す図である。

【図２０】 図１９に示すレベル変換器の構成を示す図
である。

【図２１】 従来の昇圧電圧ＶＰＰＯを発生する回路の
構成を示す図である。

【図２２】 従来の半導体記憶装置の内部昇圧電源発生
回路と出力回路との接続関係を示す図である。

【符号の説明】

１５−０〜１５−ｎ 出力回路、１２６ 読出回路、１
２８ 出力バッファ回路、１３０ ＶＰＰＯ制御回路、
１３２ ＶＰＰＯ発生回路、１３２ａ 発振器、１３２
ｂ チャージポンプ、１３０ｂ ＯＲ回路、１３０ｃ
ＡＮＤ回路、１３２ｂａ チャージポンプキャパシタ、
１３０ｄ ＡＮＤ回路、１３０ｅ バッファ回路、１５
０ 能力調整手段、８−０〜８−ｎ 出力ノード、１５
０ｃ セレクタ、１３２ａ１，１３２ａ２ 発振器、２
３２ａ−０〜２３２−ｎ 発振器、２３２ｂ−０〜２３
２ｂ−ｎ チャージポンプ、Ｃ０〜Ｃｎ 安定化キャパ
シタ、１６０ 昇圧電圧伝達線。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の電源ノードと出力ノードとの間に
   結合され、内部読出データに応じて前記第１の電源ノー
   ド上の電圧レベルの読出データを前記データ出力ノード
   へ出力するための出力ドライブ素子と、 前記第１の電源ノード上の電圧よりも絶対値の大きな昇
   圧電圧を一方動作電源電圧として受けて動作し、前記内
   部読出データに応答して前記出力ドライブ素子を駆動す
   る出力ドライブ段と、 データ読出動作指示信号の活性化時活性化され、チャー
   ジポンプ動作により前記昇圧電圧を発生して前記出力ド
   ライブ段へ印加する内部昇圧電圧発生手段を備える、半
   導体記憶装置。
2. 【請求項２】 前記データ読出動作指示信号は、前記半
   導体記憶装置がデータ読出モードに置かれる間活性状態
   とされる、請求項１記載の半導体記憶装置。
3. 【請求項３】 データ読出動作モード指示信号の活性化
   に応答して、前記データ読出動作指示信号を活性状態と
   して、前記出力ドライブ段をイネーブルする制御手段を
   さらに備える、請求項１記載の半導体記憶装置。
4. 【請求項４】 前記内部読出データの論理の変化を検出
   する変化検出手段と、 前記変化検出手段からの変化検出と前記データ読出動作
   指示信号の活性状態とに応答して前記昇圧電圧発生手段
   の昇圧電圧発生動作を活性化する手段とを備え、前記昇
   圧電圧発生手段は、前記データ読出動作指示信号の活性
   化時前記内部読出データの論理の変化時においてのみ昇
   圧動作を行なう、請求項１ないし３のいずれかに記載の
   半導体記憶装置。
5. 【請求項５】 複数のデータ出力ノードと、 前記複数のデータ出力ノード各々に対応して設けられか
   つ選択的に有効とされ、データ読出動作時に与えられた
   内部読出データに従って対応のデータ出力ノードへ読出
   データを出力する複数の出力回路とを備え、前記複数の
   出力回路のうちの有効とされた出力回路は、第１の電源
   ノード上の電圧と対応の出力ノードとの間に結合され、
   対応の出力ノードへ前記第１の電源ノード上の電圧を出
   力するための出力トランジスタと、前記第１の電源ノー
   ド上の電圧よりも絶対値の大きな昇圧電圧を一方動作電
   源電圧として動作し、内部読出データに応じて前記出力
   トランジスタをドライブする出力ドライブ段とを含み、 前記昇圧電圧を発生して前記複数の出力回路へ共通に伝
   達する内部昇圧電圧発生手段と、 前記複数の出力回路のうち有効とされる出力回路の数に
   応じて前記内部昇圧電圧発生手段の電荷供給力を調整す
   る調整手段とを備える、半導体記憶装置。
6. 【請求項６】 前記内部昇圧電圧発生手段は、クロック
   信号に応答してチャージポンプ動作を行なって前記昇圧
   電圧を発生するチャージポンプを含み、 前記調整手段は、前記チャージポンプの電荷供給力を前
   記有効とされる出力回路の数に応じて調整する手段を含
   む、請求項５記載の半導体記憶装置。
7. 【請求項７】 前記内部昇圧電圧発生手段は、 クロック信号を発生する手段と、 前記クロック信号に応答してチャージポンプ動作を行な
   って前記内部昇圧電圧を発生するチャージポンプ手段と
   を含み、 前記調整手段は、前記クロック信号の周波数を、前記有
   効とされる出力回路の数に応じて調整する手段を含む、
   請求項５記載の半導体記憶装置。
8. 【請求項８】 前記内部昇圧電圧発生手段は、前記複数
   の出力ノード各々に対して１以上設けられかつ互いに並
   列に設けられる複数の昇圧電圧発生回路を含み、前記複
   数の昇圧電圧発生回路の各々の昇圧電圧出力ノードが共
   通に接続されて前記複数の出力回路に結合され、 前記調整手段は、前記有効とされる出力回路の数に応じ
   て前記複数の昇圧電圧発生回路のうちの動作可能とされ
   る昇圧電圧発生回路の数を調整する、請求項５記載の半
   導体記憶装置。