JP2007012243A - 同期式半導体メモリ装置 - Google Patents
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Abstract
同期式半導体メモリ装置の動作の際、周波数の変動に関係なく最適化された区間の間、内部電圧がコア回路に供給されるように制御し、回路面積と動作電流量とを大幅に減らすことができる半導体メモリ装置を提供すること。
【解決手段】
カラムアドレスに対応する命令語信号の入力に応答して、カラム動作感知パルスを出力する動作制御部と、クロック信号の周期をN倍分周して出力するシフトレジスタ制御部と、シフトレジスタ制御部から出力される分周クロック信号に同期させて、カラム動作感知パルスを出力端を介して次の端にシフティングさせるための複数のシフトレジスタと、複数のシフトレジスタから出力される出力信号を論理和して、カラムアクティブ信号を出力する信号組み合わせ部と、カラムアクティブ信号の活性化区間の間、内部電圧をメモリコア領域に提供する内部電圧生成部とを備えた。
【選択図】図8
Description
ロープリチャージ制御部23は、プリチャージ動作モードの際必要な内部電圧をメモリコア回路に供給するために、プリチャージ信号RP_ACTを生成して出力する回路ブロックである。
したがって、全体的なメモリ装置の動作電流及び制御回路の回路面積とを減らすことができる効果がある。
T1〜T5 伝送ゲート
IV1〜IV18 インバータ
NR1〜NR4 NORゲート
Claims (11)
- クロック信号に対応してデータをアクセスする同期式半導体メモリ装置において、
カラムアドレス及び該カラムアドレスに対応する命令語信号の入力に応答して、カラム動作感知パルスを出力するための動作制御部と、
前記カラム動作感知パルスに対応して活性化され、前記クロック信号の周期をN倍(Nは、2以上の自然数)分周して出力するためのシフトレジスタ制御部と、
該シフトレジスタ制御部から出力される分周されたクロック信号に同期させて、前記カラム動作感知パルスを出力端を介して次の端にシフティングさせるための直列接続された複数のシフトレジスタと、
該複数のシフトレジスタから出力されるそれぞれの出力信号を論理和して、カラムアクティブ信号を出力するための信号組み合わせ部と
を備えることを特徴とする同期式半導体メモリ装置。 - 前記複数のシフトレジスタの数は、
バースト長さ及びCASレイテンシによって、その数が決められることを特徴とする請求項1に記載の同期式半導体メモリ装置。 - 前記シフトレジスタ制御部は、
前記カラムアクティブ信号の非活性化タイミングに応答して非活性化されることを特徴とする請求項2に記載の同期式半導体メモリ装置。 - 前記シフトレジスタ制御部は、
前記クロック信号の周期を分周して出力するための周期分周部と、
前記カラム動作感知パルスに応答して活性化され、前記カラムアクティブ信号の非活性化タイミングに応答して非活性化される出力イネーブル信号を出力するイネーブル制御部と、
前記周期分周部により分周されたクロック信号を、前記出力イネーブル信号に応答して出力するための分周クロック信号出力部とを備えることを特徴とする請求項3に記載の同期式半導体メモリ装置。 - 前記周期分周部は、
前記クロック信号を2または4周期に分周することを特徴とする請求項4に記載の同期式半導体メモリ装置。 - 前記周期分周部は、
前記クロック信号の第1のレベルに応答して入力端の信号を伝達するための第1の伝送ゲートと、
該第1の伝送ゲートにより伝えられた信号をラッチするための第1のラッチと、
前記クロック信号の第2のレベルに応答して、前記第1のラッチにラッチされた信号を伝えるための第2の伝送ゲートと、
該第2の伝送ゲートにより伝えられた信号をラッチするための第2のラッチと、
該第2のラッチによりラッチされた信号を反転して、前記第1の伝送ゲートの入力端に信号を伝えるためのインバータを備え、前記第2のラッチの出力を、前記分周クロック信号出力部に出力することを特徴とする同期式半導体メモリ装置。 - 前記イネーブル制御部は、
前記カラムアクティブ信号の非活性化タイミングに対応するパルスを生成して出力するパルス生成部と、
一側が電源電圧供給端に接続され、前記パルス生成部の出力をゲートに受け取る第1のPMOSトランジスタと、
該第1のPMOSトランジスタの他側に一側が接続され、ゲートに前記カラム動作感知パルスを受け取る第2のPMOSトランジスタと、
該第2のPMOSトランジスタの他側に一側が接続され、ゲートに前記カラム動作感知パルスを受け取り、他側に接地電圧供給端が接続されたNMOSトランジスタと、
前記第2のPMOSトランジスタと前記NMOSトランジスタとの共通ノードに印加される信号をラッチするための第3のラッチと、
該第3のラッチによりラッチされた信号をバッファリングして、前記出力イネーブル信号に出力するためのバッファを備えることを特徴とする請求項6に記載の同期式半導体メモリ装置。 - 前記分周クロック信号出力部は、
前記出力イネーブル信号にターンオンされて、前記周期分周部から出力される分周されたクロック信号を、前記直列接続された複数のシフトレジスタにそれぞれ出力するための第3の伝送ゲートを備えることを特徴とする請求項7に記載の同期式半導体メモリ装置。 - 前記カラムアクティブ信号の活性化区間の間、内部電圧をメモリコア領域に提供するための内部電圧生成部をさらに含むことを特徴とする請求項1に記載の同期式半導体メモリ装置。
- 前記信号組み合わせ部は、
前記直列接続された複数のシフトレジスタからそれぞれ出力される出力信号を入力されるNORゲートと、
該NORゲートの出力を反転した前記カラムアクティブ信号を、前記内部電圧生成部に出力するためのインバータを備えることを特徴とする請求項9に記載の同期式半導体メモリ装置。 - 前記シフトレジスタは、
入力端に印加された信号を前記分周されたクロック信号の第1のレベルに応答して伝えるための第4の伝送ゲートと、
該第4の伝送ゲートにより伝えられた信号をラッチするための第4のラッチと、
該第4のラッチによりラッチされた信号を前記分周されたクロック信号の第2のレベルに応答して伝えるための第5の伝送ゲートと、
該第5の伝送ゲートにより伝えられた信号をラッチし、出力端に出力するための第5のラッチとを備えることを特徴とする請求項1に記載の同期式半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0058713 | 2005-06-30 | ||
KR1020050058713A KR100733420B1 (ko) | 2005-06-30 | 2005-06-30 | 동기식 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007012243A true JP2007012243A (ja) | 2007-01-18 |
JP4847753B2 JP4847753B2 (ja) | 2011-12-28 |
Family
ID=37589298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005380652A Expired - Fee Related JP4847753B2 (ja) | 2005-06-30 | 2005-12-29 | 同期式半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7345949B2 (ja) |
JP (1) | JP4847753B2 (ja) |
KR (1) | KR100733420B1 (ja) |
TW (1) | TWI299170B (ja) |
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-
2005
- 2005-06-30 KR KR1020050058713A patent/KR100733420B1/ko active IP Right Grant
- 2005-12-29 JP JP2005380652A patent/JP4847753B2/ja not_active Expired - Fee Related
- 2005-12-30 US US11/325,937 patent/US7345949B2/en active Active
- 2005-12-30 TW TW094147409A patent/TWI299170B/zh not_active IP Right Cessation
-
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- 2008-02-26 US US12/072,600 patent/US7733739B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US20080151679A1 (en) | 2008-06-26 |
TWI299170B (en) | 2008-07-21 |
KR20070002996A (ko) | 2007-01-05 |
US7345949B2 (en) | 2008-03-18 |
US7733739B2 (en) | 2010-06-08 |
KR100733420B1 (ko) | 2007-06-29 |
JP4847753B2 (ja) | 2011-12-28 |
US20070002641A1 (en) | 2007-01-04 |
TW200701256A (en) | 2007-01-01 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080930 |
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A131 | Notification of reasons for refusal |
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