JPH02112274A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
基板バックバイアス電圧発生回路を内蔵するダイナミッ
ク型ＲＡＭ　（ランダム・アクセス・メモリ）等に利用
して特に有効な技術に関するものである。

〔従来の技術〕

ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
を基本構成とするダイナミック型ＲＡＭ等において、半
導体基板に適当な基板バックバイアス電圧を与えること
で、半導体基板と各回路素子との間の寄生容量を制御し
、動作の安定化を図る方法が知られている。また、上記
基板バックバイアス重圧を形成するための基板バックバ
イアス電圧発生回路を内蔵するダイナミック型ＲＡＭ等
の半導体記憶装置がある。

基板ハソクハイアス電圧発生回路を内蔵するダイナミッ
ク型ＲＡＭについては、例えば、特開昭６１−０５９６
８８号公報に記載されている。

〔発明が解決しようとする課題〕

上記に記載されるようなダイナミック型ＲＡＭにおいて
、基板バックバイアス電圧発生回路とメモリアレイが近
接して配置されると、基板バックバイアス電圧発生回路
からメモリセルに少数キャリアが注入され、メモリセル
のデータ保持特性が悪化するおそれがある。このため、
基板バックバイアス電圧発生回路とメモリアレイは、少
なくとも６００ないし７００μｍ程度の距離をおいて配
置される必要がある。

第４図には、この発明に先立って本願発明者等が開発し
たダイナミック型ＲＡＭの配置図の一例が示されている
。同図において、ダイナミック型ＲＡＭは、例えば４個
のメモリアレイＭＡＲＹＯ〜ＭＡＲＹ３を備え、基板バ
ックバイアス電圧発生回路Ｖ　ＢＢ　Ｇを内蔵する。上
記メモリアレイＭＡＲＹＯ及びＭＡＲＹＩならびにＭＡ
ＲＹ２及びＭＡＲＹ３は、半導体基板ＳＵＢ上に対称的
に配置され、その中央部には、アドレスバッファやロウ
アドレスデコーダ等の周辺回路ＰＣが配置される。

半導体基板ＳＵＢの両端ならびに上記周辺回路ＰＣの両
側には、複数のポンディングパッドＰが配置される。基
板バックバイアス電圧発生回路ＶＢＢＧは、例えばメモ
リアレイＭＡＲＹＯの外側に、メモリアレイＭＡＲＹＯ
から６００〜７００μｍの距離をおいて配置される。こ
のため、メモリセルのデータ保持特性は確保されるが、
半導体基板ＳＵＢ上に斜線で示されるような無駄なスペ
ースが生じる。このことは、ダイナミック型ＲＡＭのチ
ップサイズを増大させ、その低コスト化を制限する一因
となる。

この発明の目的は、基板バックバイアス電圧発生回路を
内蔵するダイナミック型ＲＡＭ等の半導体記憶装置のレ
イアウトを効率化し、その低コスト化を推進することに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等に内蔵される基板バ
ックバイアス電圧発生回路を、比較的大きなレイアウト
面積を必要とする他の周辺回路とともに半導体基板上に
対称的に配置される複数のメモリアレイの中央部に、か
つメモリアレイとの間に基板バックバイアス電圧発生回
路からメモリセルに注入される少数キャリアの量が問題
とならないような所定の距離をおいて、配置する。

〔作　　用〕

上記した手段によれば、少数キャリアによるメモリセル
のデータ保持特性の悪化を抑えつつ、基板バックバイア
ス電圧発生回路を内蔵するダイナミック型ＲＡＭ等のレ
イアウトを効率化し、その低コスト化を図ることができ
る。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第３
図には、第２図のダイナミック型ＲＡＭに含まれる基板
バックバイアス電圧発生回路Ｖ　、、　Ｇの一実施例の
回路図が示されている。これらの図に従って、まずこの
実施例のダイナミック型ＲＡ　Ｍの構成と動作の概要を
説明する。なお、第３図に示される各回路素子ならびに
第２図の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、特に制限されないが、
単結晶シリコンのような１個の半導体基板上において形
成される。また、第３図において、チャンネル（バック
ゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャン
ネル型であって、矢印の付加されないＮチャンネルＭＯ
３ＦＥＴと区別して示される。

第２図において、ダイナミック型ＲＡＭは、特に制限さ
れないが、２個のカラムアドレスデコーダＣＤＯ及びＣ
ＤＩと、これらのカラムアドレスデコーダをはさむよう
に配置される４個のメモリアレイＭＡＲＹＯ及びＭＡＲ
ＹＩならびにＭＡＲＹ２及びＭＡＲＹ３を含む。

メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３は、特に制限され
ないが、２交点方式とされ、同図の垂直方向に平行して
配置される複数のワード線と、水平方向に平行して配置
される複数の相補データ線ならびにこれらのワード線及
び相補データ線の交点に格子状に配置される複数のダイ
ナミック型メモリセルとをそれぞれ含む。

メモリアレイＭＡＲＹＯ−ＭＡＲＹ３を構成するワード
線は、対応するロウアドレスデコーダＲＤＯ〜ＲＤ３に
それぞれ結合され、択一的に選択状態とされる。

ロウアドレスデコーダＲＤＯ〜ＲＤ３は、ブリロウアド
レスデコーダＰＲＤからロウアドレス系のプリデコード
信号を受け、これらを組み合わせることで、対応するメ
モリアレイＭＡＲＹＯ〜ＭＡＲＹ３の対応するワード線
を択一的にハイレベルの選択状態とする。

ブリロウアドレスデコーダＰＲＤは、特に制限されない
が、タイミング信号φＸに従って選択的に動作状態とさ
れる。この動作状態において、ブリロウアドレスデコー
ダＰＲＤは、ロウアドレスバッファＲＡＢから供給され
る内部ロウアドレス信号をデコードし、上記ロウアドレ
ス系のプリデコード信号を形成して、ロウアドレスデコ
ーダＲＤＯ〜ＲＤ３に供給する。

ロウアドレスバッファＲＡＢは、特に制限されないが、
ダイナミック型ＲＡＭが通常の動作モードとされタイミ
ング信号φｒｅｆがロウレベルとされるとき、外部端子
ＡＯ〜Ａｉを介して時分割的に供給されるＸアドレス信
号ＡＸＯ〜ＡＸｉをタイミング信号φａｒに従って取り
込み、これを保持する。また、ダイナミック型ＲＡＭが
りフレッシュモードとされ上記タイミング信号φｒｅｆ
がハイレベルとされるとき、リフレッシュアドレスカウ
ンタＲＦＣから供給されるリフレッシュアドレス信号を
取り込み、これを保持する。ロウアドレスバッファＲＡ
Ｂは、さらに、これらのＸアドレス信号又はリフレッシ
ュアトレス信号をもとに上記内部ロウアドレス信号を形
成し、ブリロウアドレスデコーダＰＲＤに供給する。

リフレッシュアドレスカウンタＲＦＣは、ダイナミック
型ＲＡＭがリフレッシュモードとされるとき、タイミン
グ信号φｒｃに従って歩進動作を行い、上記リフレッシ
ュアドレス信号を形成して、ロウアドレスバッファＲＡ
Ｂに供給する。

一方、メモリアレイＭＡＲＹＯ−ＭＡＲＹ３を構成する
各相補データ線は、その一方において、対応するセンス
アンプ５ＡＯ−３Ａ３の対応する単位増幅回路に結合さ
れ、その他方において、対応するカラムスイッチＣ３Ｏ
−Ｃ３３の対応するスイッチＭＯ３ＦＥＴに結合される
。

センスアンプＳＡＯ〜ＳＡ３は、メモリアレイＭＡＲＹ
Ｏ〜ＭＡＲＹ３の各相補データ線に対応して設けられる
複数の単位増幅回路を含む。これらの単位増幅回路は、
特に制限されないが、タイミング信号φｐａに従って選
択的に動作状態とされる。この動作状態において、各単
位増幅回路は、対応するメモリアレイＭＡＲＹＯ〜ＭＡ
ＲＹ３の選択されたワード線に結合される複数のメモリ
セルから対応する相補データ線を介して出力される微小
読み出し信号を増幅し、ハイレベル又はロウレベルの２
値読み出し信号とする。

カラムスイッチＣ３Ｏ〜Ｃ３３は、メモリアレイＭＡＲ
ＹＯ−ＭＡＲＹ３の各相補データ線に対応して設けられ
る複数のスインチＭＯ５ＦＥＴ対を含む。これらのスイ
ッチＭ　ＯＳ　ＦＥ　Ｔ対の一方は、前述のように、メ
モリアレイＭＡＲＹＯ〜ＭＡＲＹ３の対応する相補デー
タ線に結合され、その他方は、対応する２組の相補共通
データ線に順に交互に共通結合される。カラムスイッチ
Ｃ３Ｏ〜Ｃ３３の隣接する２組のスイ・／チＭＯ３ＦＥ
Ｔ対のゲートはそれぞれ共通結合され、カラムアドレス
デコーダＣＤＯ又はＣＤＩから対応するデータ線選択（
６号がそれぞれ供給される。

カラムスイッチＣ３Ｏ−Ｃ３３の各スイッチ閉Ｏ５ＦＥ
Ｔ対は、対応する上記データ線選択信号が択一的にハイ
レベルとされることで、２組ずつ選択的にオン状態とさ
れる。その結果、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３
の対応する２組の相補データ線が、対応する２組の相補
共通データ線に選択的に接続される。

カラムアドレスデコーダＣＤＯ及びＣＩ）１は、ブリカ
ラムアドレスデコーダＰＣＤからカラムアドレス系のプ
リデコード信号を受け、これらを組み合わせることで、
対応する上記データ線選択信号を択一的にハイレベルと
する。

ブリカラムアドレスデコーダＰＣＤは、特に制限されな
いが、タイミング信号φｙに従って選択的に動作状態と
される。この動作状態において、ブリカラムアドレスデ
コーダＰＣＤは、カラムアドレス八ソファＣＡＢから供
給される内部カラムアドレス信号をデコートし、上記カ
ラムアドレス系のプリデコード信号を形成して、カラム
アドレスデコーダＣＤＯ及びＣＤＩに供給する。

カラムアドレス八ソファＣＡＢは、外部端子ＡＯ〜Ａ＋
を介して時分割的に供給されるＹアドレス信号Ａ　Ｙ　
Ｏ＝　Ａ　Ｙ　ｉをタイミング信号φａｃに従って取り
込み、これを保持する。そして、これらのＹアドレス信
号をもとに上記内部カラムアドレス信号を形成し、ブリ
カラムアドレスデコーダＰＣＤに供給する。

カラムスイッチＣ３Ｏ−Ｃ３３によりメモリアレイＭＡ
ＲＹＯ−ＭＡＲＹ３の指定される相補ブタ線が択一的に
接続される８組の相補共通データ線は、対応するメイン
アンプＭＡＯ〜ＭＡ７にそれぞれ結合される。

メインアンプＭＡＯ〜ＭＡ７は、特に制限されないが、
一対のライｌ−アンプ及びリードアンプをそれぞれ含む
。このうち、各ライトアンプは、ダイナミック型ＲＡＭ
が書き込みモードとされタイミング信号φＷがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、各ライトアンプは、データ入出力回路
Ｉ１０のデータ人カバソファから供給される書き込みデ
ータに従った相補書き込み信号を形成し、対応する相補
共通データ線に伝達する。一方、メインアンプＭＡＯ〜
ＭＡ７の各リートアンプは、ダイナミック型ＲＡＭが読
み出しモードとされタイミング信号φｒがハイレベルと
されることで、選択的に動作状態とされる。この動作状
態において、各リ一ドアンプは、対応するメモリアレイ
ＭＡＲＹＯ〜ＭＡＲＹ３の選択されたメモリセルから対
応する相補共通データ線を介して出力される２値読み出
し信号をさらに増幅し、データ入出力回路１１０のデー
タ出カバソファに伝達する。

データ入出力回路Ｉ１０は、特に制限されないが、デー
タ入カバソファ及びデータ出カバソファを含む。このう
ち、データ入カバソファは、ダイナミック型ＲＡＭが書
き込みモードとされるとき、データ入力端子Ｄｉｎを介
して供給される書き込みデータを取り込み、上記メイン
アンプＭＡＯ〜ＭＡ７のライトアンプに伝達する。一方
、データ入出力回路Ｉ１０のデータ出力バンファは、ダ
イナミック型ＲＡＭが読み出しモードとされタイミング
信号φＯｅがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出カバソ
ファは、メインアンプＭＡＯ−ＭＡ７のリードアンプか
ら選択的に出力される読み出しデータを取り込み、デー
タ出力端子［１ｏｕｔを介して外部に送出する。

この実施例のダイナミック型ＲＡＭは、さらに基板ハソ
クハイアス電圧発生回路Ｖ　ｏｓ　Ｇを内蔵する。基板
バックバイアス電圧発生回路Ｖ　ｅｏ　Ｇには、特に制
限されないが、タイミング発生回路ＴＧからタイミング
信号φｒ１及び反転内部制御信号■ｂｔが供給される。

基板バックバイアス電圧発生回路Ｖ　ＢＢ　Ｇは、特に
制限されないが、第３図に示されるように、比較的大き
な電流供給能力を有する電圧発生回路■Ｇｌと、比較的
小さな電流供給能力を有する電圧発生回路ＶＧ２とを含
み、さらに、上記電圧発生回路ＶＧＩに対応して設けら
れる発振回路０８ＣＩ及びレベル検出回路ＬＶＭと、上
記電圧発生回路ＶＧ２に対応して設けられる発振回路０
３Ｃ２とを含む。

基板パックバイアス電圧発生回路Ｖ　ＢＢ　Ｇのレベル
検出回路ＬＶＭは、特に制限されないが、回路の電源電
圧と基板バックバイアス電圧ＶＢＢとの間に直列形態に
設けられるＰチャンネルＭＯ３ＦＥＴＱＩならびにＮチ
ャンネルＭＯ５ＦＥＴＱＩ　１及びＱ１２を含む。ＭＯ
５ＦＥＴＱＩのドレイン電位は、ＰチャンネルＭＯ３Ｆ
ＥＴＱ２及びＮチャンネルＭＯ３ＦＥＴＱ１３からなる
インバータ回路によって判定され、さらにインバータ回
路Ｎｌ及びＮ２に伝達される。その結果、インバータ回
路Ｎ２の出力信号は、基板バックバイアス電圧Ｖｅｏｔ
７＞絶対値がＭＯ５ＦＥＴＱＩ　Ｌ及びＱ４２の合成し
きい値電圧よりも小さくなったとき、選択的にロウレベ
ルとされる。

インバータ回路Ｎ２の出力信号は、特に制限されないが
、ナントゲート回路ＮＡＧＩの一方の入力端子に供給さ
れる。ナントゲート回路ＮＡＧＩの他方の入力端子には
、上記タイミング信号φｒｌのインバータ回路Ｎ３によ
る反転信号が供給される。ここで、タイミング信号φｒ
１は、ロウアドレスストローブ（ｇ号ＲＡＳがロウレベ
ルとされダイナミック型ＲＡＭが選択状態とされるとき
、選択的にハイレベルとされる。ナントゲート回路ＮＡ
ＧＩの出力信号は、さらにナントゲート回路ＮＡＧ２の
一方の入力端子に供給される。ナントゲート回路ＮＡＧ
２の他方の入力端子には、上記反転内部制御信号７丁〒
が供給される。ここで、反転内部制御信号ｖｂｔは、試
験制御信号ＶＢＴがロウレベルとされダイナミック型Ｒ
ＡＭが所定の試験モードとされるとき、選択的にロウレ
ベルとされる。ナントゲー］・回路ＮＡＧ２の出力信号
は、インバータ回路Ｎ４によって反転され、内部制御信
号ｏｃｌとして、発振回路０５ＣＩを構成するナントゲ
ート回路ＮＡＧ３及びＮＡＧ４の一方の入力端子に供給
される。これにより、内部制御信号ｏｃｌは、基板バッ
クバイアス電圧ＶＢ１３の絶対値がＭＯ５ＦＥＴＱＩ　
ｌ及びＱ１２の合成しきい値電圧よりも小さくなったと
き、あるいはダイナミック型ＲＡＭが選択状態とされタ
イミング信号φｒｌがハイレベルとされるとき、反転内
部制御信号ｖｂｔがハイレベルであることを条件に、選
択的にハイレベルとされる。

基板バックバイアス電圧発生回路ＶＢＢＧの発振回路Ｏ
５Ｃｌは、特に制限されないが、直列形態とされる３（
闇のインバータ回路Ｎ５〜Ｎ７ならび］　５ に２個のナントゲート回路ＮＡＧ３及びＮＡＧ４を含む
。ナントゲート回路ＮＡＧ４の出力端子は、インバータ
回路Ｎ５の入力端子に結合される。また、ナントゲート
回路ＮＡＧ３及びＮＡＧ４の一方の入力端子には、前述
のように、内部制御信号ｏｃｌが供給される。その結果
、インバータ回路Ｎ５〜Ｎ７ならびにナントゲート回路
ＮＡＧ３及びＮＡＧ４は、上記内部制御信号ｏｃｌがハ
イレベルとされるとき、選択的にリングオシレータとし
て機能する。このとき、発振回路ｏｓｃｔは、例えば４
Ｍ（メガ）Ｈｚのような比較的高い周波数のパルス信号
を形成する。

ナントゲート回路ＮＡＧ４の出力信号は、特に制限され
ないが、直列形態とされる偶数個のインバータ回路Ｎ８
〜Ｎ９によりその駆動力が次第に大きくされた後、発振
回路０３ＣＩの出力信号すなわちパルス信号φｌとして
、電圧発生回路ＶＧ１に供給される。

電圧発生回路ＶＧＩは、比較的大きな静電容量を持つよ
うに設計されるブースト容１ｉｃ１を基本構成とする。

ブースト容ＪｉＣ１の一方の電極には、ＮチャンネルＭ
Ｏ５ＦＥＴＱ１６を介して上記パルス信号φ工が供給さ
れ、その他方の電極は、ダイオード形態とされるＮチャ
ンネルＭＯ３ＦＥＴＱ１７を介して基板ハソクハイアス
電圧供給点ＶＢＢに結合されるとともに、ダイオード形
態とされるＮチャンネルＭＯ３ＦＥＴＱ１Ｂを介して回
路の接地電位に結合される。ＭＯ５ＦＩ−、ＴＱ１６の
ゲートには、ＮチャンネルＭＯ５ＦＥＴＱＩ　４及びＱ
１５からなるクランプ回路が設けられる。これにより、
電圧発生回路ＶＧＩは、上記パルス信号φｌのレベル反
転にともなうブースト容量Ｃ１のチャージポンプ作用に
よって、所定の負の電位とされる基板バックバイアス電
圧Ｖｉ１８を形成する。

前述のように、ブースト容量Ｃ１は比較的大きな静電容
量を持つように設計されるため、電圧発生回路ＶＧＩは
、比較的大きな電流供給能力を持つものとされる。

一方、基板バックバイアス電圧発生回路Ｖ　ａｓ　Ｇの
発振回路０３Ｃ２は、直列形態とされる４個のインバー
タ回路ＮＩＯ〜Ｎ１３ならびに１個のナントゲート回路
ＮＡＧ５を含む。インバータ回路Ｎ１３の出力端子は、
インバータ回路ＮＩＯの入力端子に結合される。また、
ナントゲート回路ＮＡ　Ｇ　５の一方の入力端子には、
上記反転内部制御信号ｖｂｔが供給される。これにより
、インバータ回路ＮＩＯ〜Ｎ１３ならびにナントゲート
回路ＮＡＧ５は、上記反転内部制御信号ｖｂｔがハイレ
ベルとされるとき、選択的にリングオシレータとして機
能する。このとき、発振回路０３Ｃ２は、例えばｌ　Ｍ
　Ｈｚのように比較的低い周波数のパルス信号を形成す
る。

インバータ回路Ｎ１３の出力信号は、直列形態とされる
偶数個のインバータ回１ＩＮ１４〜Ｎ１５によりその駆
動力が次第に大きくされた後、発振回路０３Ｃ２の出力
信号すなわちパルス信号φ２として、電圧発生回路ＶＧ
２に供給される。

電圧発生回路ＶＧ２は、特に制限されないが、それぞれ
ブース１−容１ｉｃ２及びＣ３を基本構成とする二つの
チャージポンプ回路を含む。

このうち、ブースト容量Ｃ２を基本構成とするチャージ
ポンプ回路には、特に制限されないが、ノアゲート回路
Ｎ０Ｇ１の出力信号ずなわちパルス信号φ３が供給され
る。ノアデー１−回路Ｎ０Ｇｌの一方の入力端子には、
上記パルス信号φ２が供給され、その他方の入力端子に
は、上記パルス信号φ２の遅延回路ＤＬによる遅延信号
すなわちパルス信号φ２ｄが供給される。一方、ブース
ト容量Ｃ３を基本構成とするチャージポンプ回路には、
ナントゲート回路ＮＡＧ６の出力信号のインバータ回路
Ｎ２０による反転信号すなわちパルス信号φ４が供給さ
れる。ナントゲート回路ＮＡＧ６の一方の入力端子には
、上記パルス信号φ２が供給され、その他方の入力端子
には、上記パルス信号φ２ｄが供給される。これにより
、ノアゲート回路Ｎ０Ｇ１の出力信号ずなわちパルス信
号φ３は、上記パルス信号φ２及びφ２ｄがともにロウ
レベルとされるとき選択的にハイレベルとされ、インバ
ータ回路Ｎ２０の出力信号すなわちパルス信号φ４は、
上記パルス信号φ２及びφ２ｄがともにハイレベルとさ
れるとき、選択的にハイレベルとされる。その結果、パ
ルス信号φ３及びφ４は、同時にハイレベルとされるこ
とのない相補的なパルス信号とされる。

パルス信号φ３は、特に制限されないが、Ｎチャンネル
ＭＯ３ＦＥＴＱ２１を介して、ブースト容量Ｃ２の一方
の電極に供給される。ＭＯ３ＦＥＴＱ２１のゲートには
、ＮチャンネルＭＯ３ＦＥＴＱ１９及びＱ２０からなる
クランプ回路が設けられる。ブースト容量Ｃ２の他方の
電極は、ＮチャンネルＭＯ３ＦＥＴＱ２２を介して基板
バックバイアス電圧供給点ｖａＢに結合されるとともに
、ダイオード形態とされるＮチャンネルＭＯ５ＦＥＴＱ
２３を介して回路の接地電位に結合される。

同様に、パルス信号φ４は、ＮチャンネルＭＯ３ＦＥＴ
Ｑ２６を介して、ブースト容量Ｃ３の一方の電極に供給
される。ＭＯ３ＦＥＴＱ２６のゲートには、Ｎチャンネ
ルＭＯ３ＦＥＴＱ２４及びＱ２５からなるクランプ回路
が設けられる。ブースト容量Ｃ３の他方の電極は、ダイ
オード形態とされるＮチャンネルＭＯ３ＦＥＴＱ２７を
介して基板バックバイアス電圧供給点ＶＢＢに結合され
るとともに、ダイオード形態とされるＮチャンネルＭＯ
５ＦＥＴＱ２８を介して回路の接地電位に結合される。

ブースト容量Ｃ３の他方の電極は、さらに上記ＭＯ３Ｆ
ＥＴＱ２２のゲートに共通結合される。ここで、ブース
ト容量Ｃ２は、上記ブースト容ｆｃ１よりも小さな静電
容量を持つように設計され、ブースト容量Ｃ３は、上記
ブースト容量Ｃ２よりもさらに小さな静電容量を持つよ
うに設計される。また、ＭＯ３ＦＥＴＱ２２及びＱ２３
ならびにＱ２７及びＱ２８は、上記ＭＯ３ＦＥＴＱ１？
及びＱ１８とほぼ同じしきい値電圧を持つように設計さ
れる。

ブースト容量Ｃ３を基本構成とするチャージポンプ回路
は、上記電圧発生回路ｖＧ１と同様な動作により、基板
バックバイアス電圧Ｖ１３Ｂを所定の負の電位とするよ
うに作用する。一方、ブースト容量Ｃ２を基本構成とす
るチャージポンプ回路は、ダイナミック型ＲＡＭが非選
択状態とされ電圧発生回路ＶＧ２のみが動作状態とされ
るとき、基板バックバイアス電圧ＶＢＢの絶対値を所定
の大きさに制限するように作用する。その結果、ダイナ
ミック型ＲＡＭが非選択状態とされるとき、基板のリー
ク電流を補償しうる程度の比較的小さな電流供給能力を
持つ電圧発生回路Ｖ、Ｇ　２のみが動作状態とされ、ダ
イナミック型ＲＡＭの低消費電力化が図られるとともに
、ダイナミック型ＲＡＭが非選択状態から選択状態に変
化されるとき、基板バックバイアス電圧■ＢＢのレベル
変化が圧縮され、ダイナミック型ＲＡＭの動作がより安
定化されるものとなる。

第２図において、タイミング発生回路ＴＧは、外部から
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、　ライ
トイネーブル信号ＷＥ及び試験制御信号ＶＢＴをもとに
、上記各種のタイミング信号及び内部制御信号を形成し
、ダイナミック型ＲＡＭの各回路に供給する。

第１図には、第２図のダイナミック型ＲＡＭの一実施例
の配置図が示されている。同図により、この実施例のダ
イナミ・／り型ＲＡＭのレイアウトとその特徴について
説明する。

第１図において、グイナミ７り型ＲＡＭが形成される半
導体基板５ＩＪＢ上には、特に制限されないが、まずそ
の大半の面積を占めて、メモリアレイＭＡＲＹＯ及びＭ
ＡＲＹｉならびにＭＡＲＹ２及びＭＡＲＹ３が対称的に
配置される。これらのメモリアレイには、対応して設け
られるセンスアン７’５ＡＯ−３Ａ３ならびにカラムス
イッチＣ８Ｏ〜Ｃ３３がそれぞれ含まれる。メモリアレ
イＭＡＲＹＯとＭＡＲＹＩの間には、対応するカラムア
ドレスデコーダＣＤＯが配置され、メモリアレイＭＡＲ
Ｙ２とＭＡＲＹ３の間には、対応するカラムアドレスデ
コーダＣＤＩが配置される。メモリアレイＭＡＲＹＯ及
びＭＡＲＹＩの外側には、半導体基板ＳＵＢの上端に沿
って、複数のポンディングバンドＰが配置される。同様
に、メモリアレイＭＡＲＹ２及びＭＡＲＹ３の外側には
、半導体基板ＳＵＢの下端に沿って、複数のボンデイン
グバッドＰが配置される。

半導体基板Ｓ　ｔＪ　Ｂの中央部には、上記メモリアレ
イＭＡＲＹＯ及びＭＡＲＹＩならびにＭ　Ａ　ＲＹ２及
びＭＡＲＹ３にはさまれるように、周辺回路ＰＣが配置
される。周辺回路ｐｃは、特に制限されないが、タイミ
ング発生回路ＴＧ、　　ロウアドレスデコーダＲＤＯ−
ＲＤ３．プリロウアドレスデコーダＰＲＤ、プリカラム
アドレスデコーダＰＣＤ、ロウアドレスバッファＲＡＢ
、カラムアドレスバ７ファＣＡＢ、データ入出力回路Ｉ
１０ならびにメインアンプＭ　Ａ　Ｏ〜ＭＡ７等を含み
、比較的大きなレイアウト面積を必要とする。これらの
周辺回路の両側には、さらに複数のポンディングパッド
Ｐが配置される。

この実施例のダイナミック型ＲＡＭにおいて、半導体基
板ＳＵＢの中央部には、さらに基板バックバイアス電圧
発生回路ＶＢＢＧが配置される。基板バックバイアス電
圧発生回路Ｖ　ａｅ　Ｇは、半導体基１ｓＵＢの中央部
のうちでも特に中心となる位置に配置され、メモリアレ
イＭＡＲＹＯ及びＭＡＲＹ２に対して少なくとも６００
〜７００＃ｍ程度の距Ｍｄをおくものとされる。

このように、基板パ・／クバイアス電圧発生回路ＶＢＢ
Ｇが、比較的大きなレイアウト面積を必要とする周辺回
路ＰＣとともに半導体基板ＳＵＢの中央部に配置される
ことで、第４図に斜線で示されるような無駄なスペース
が消え、また基板バックバイアス電圧発生回路Ｖ　ａｓ
　Ｇと各メモリアレイとの間に、基板バックバイアス電
圧発生回路Ｖ　ＢＢ　Ｇからメモリセルに注入される少
数キャリアの量が問題とならないような所定の距離ｄを
おくことができる。その結果、ダイナミック型ＲＡＭの
レイアウトが効率化され、ダイナミック型ＲＡＭの低コ
スト化が推進される。

以上のように、この実施例のダイナミック型ＲＡＭは、
４個のメモリアレイＭＡＲＹＯ−ＭＡＲＹ３を備え、基
板バックバイアス電圧発生回路ＶＢＢＧを内蔵する。こ
の実施例において、メモリアレイＭＡＲＹＯ−ＭＡＲＹ
３は、グイナミ７り型ＲＡＭが形成される半導体基板Ｓ
ＵＢ上に対称的に配置され、これらのメモリアレイには
さまれるように、基板バックバイアス電圧発生回路Ｖ　
ＢＢ　Ｇが比較的大きなレイアウト面積を必要とする周
辺回路ＰＣとともに配置される。基板パフクハイアス電
圧発生回路Ｖ　ＢＢ　Ｇは、半導体基板５ＬＪＢの中央
部のうちでも特にその中心となる位置に配置され、基板
バックバイアス電圧発生回路Ｖ　ｅａ　Ｇと各メモリア
レイとの間には、基板バックバイアス電圧発生回路Ｖ　
ＢＢ　Ｇからメモリセルに注入される少数キャリアの量
が問題とならないような所定の距離ｄがとられる。この
ため、この実施例のグイナミ７り型ＲＡＭは、少数キャ
リアが注入されることによるメモリセルのデータ保持特
性の悪化を抑えつつ、そのレイアウトが効率化される。

その結果、チップ面積が縮小され、ダイナミック型ＲＡ
Ｍの低コスト化が推進される。

以上の本実施例に示されるように、この発明を基板バッ
クバイアス電圧発生回路を内蔵するダイナミック型ＲＡ
Ｍ等の半導体記憶装置に通用することで、次のような作
用効果を得ることができる。

すなわち、 ＋１１ダイナミック型ＲＡＭ等に内蔵される基板バック
バイアス電圧発生回路を、半導体基板上に対称的に配置
される複数のメモリアレイの中央部に配置することで、
メモリアレイの外側に無駄なスペースが住じない。

（２）上記（１３項において、基板バックバイアス電圧
発生回路が比較的大きなレイアウト面積を必要とする他
の周辺回路とともに半導体基板の中央部に配置されるこ
とで、基板バックバイアス電圧発生回路と各メモリアレ
イとの間に、基板バックバイアス電圧発生回路からメモ
リセルに注入される少数キャリアの量が問題とならない
ような所定の距離をおくことができるという効果が得ら
れる。

（３）上記（２）項により、少数キャリアが注入される
ことによるメモリセルのデータ保持特性の悪化を抑える
ことができるという効果が得られる。

（４）上記ｉ１１項〜（３）項により、ダイナミック型
ＲＡＭの安定動作を確保しつつ、チップ面積の縮小を図
り、ダイナミック型ＲＡＭの低コスト化を推進できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、基板バックバイアス電圧発生回路Ｖ　ｅａ　Ｇが配
置される位置は、同一の水平位置において任意に移動で
きる。また、基板バックバイアス電圧発生回路Ｖ　ｅｅ
　Ｇと各メモリアレイとの間の距離は、７００μｍを超
えるものであってもよい。第２図において、ダイナミッ
ク型ＲＡＭは、例えば８個以上のメモリアレイを備える
ものであってもよい。この場合、これらのメモリアレイ
は、同様に半導体基板ＳＵＢ上に対称的に配置される必
要がある。ダイナミック型ＲＡＭは、記憶データを複数
ビット単位で入出力するいわゆる多ビツト構成とされる
ものであってもよい。さらに、第１図に示されるダイナ
ミック型ＲＡＭのレイアウトや、第２図に示されるダイ
ナミック型ＲＡＭのブロック構成及び制御信号等の組み
合わせならびに第３図に示される基板バックバイアス電
圧発生回路Ｖ　ａａ　Ｇの具体的な回路構成など、種々
の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、ダイナミック型メモリセルを
基本構成とするマルチポートメモリ等の各種半導体記憶
装置にも通用できる。本発明は、少なくとも基板バック
バイアス電圧発生回路を内蔵する半導体記憶装置及びこ
のような半導体記憶装置を含むディジタル装置に広く適
用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ等に内蔵される基
板バックバイアス電圧発生回路を、比較的大きなレイア
ウト面積を必要とする他の周辺回路とともに、半導体基
板上に対称的に配置される複数のメモリアレイの中央部
に配置し、かつ基板バックバイアス電圧発生回路と各メ
モリアレイとの間に、基板バックバイアス電圧発生回路
からメモリセルに注入される少数キャリアの量が問題と
ならないような所定の距離をとることで、メモリセルの
データ保持特性の悪化を抑えつつ、ダイナミック型ＲＡ
Ｍ等のレイアウトを効率化し、その低コスト化を推進で
きる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示す配置図、 第２図は、第１図のダイナミック型ＲＡＭの一実施例を
示すブロック図、 第３図は、第２図のダイナミック型ＲＡＭに含まれる基
板バックバイアス電圧発生回路の一実施例を示す回路図
、 第４図は、この発明に先立って本願発明者等が開発した
ダイナミ７り型ＲＡＭの一例を示す配置図である。 ＳＯＢ・・・半導体基板、Ｐ・・・ポンディングパフド
、Ｖ　ＢＢ　Ｇ・・・基板バックバイアス電圧発生回路
、ＭＡＲＹＯ−ＭＡＲＹ３・・・メモリアレイ、ｐｃ・
・・周辺回路、ＲＤＯ−ＲＤ３・・・ロウアドレスデコ
ーダ、ＣＤ０−ＣＤ１・・・カラムアドレスデコーダ、
ＰＲＤ・・・ブリロウアドレスデコーダ、ＰＣＤ・・・
プリカラムアドレスデコーダ、ＲＡＢ・・・ロウアドレ
スデコーダ、ＲＦＣ・・・リフレッシュアドレスカウン
タ、ＣＡＢ・・・カラムアドレスデコーダ、ＳＡＯ〜Ｓ
Ａ３・・・センスアンプ、Ｃ３Ｉ〜Ｃ３３・・・カラム
スイッチ、ＭＡ　Ｏ−ＭＡ　７・・・メインアンプ、Ｉ
ｌｏ・・・データ入出力回路、ＴＧ・・・タイミング発
生回路。 ＶＧＩ−ＶＯ２・・−電圧発生回路、０５ＣＩ〜０５Ｃ
２・・・発振回路、ＬＶＭ・・・レベル検出回路、ＤＬ
・・・遅延回路、Ｑｌ−Ｑ３・・・ＰチャンネルＭＯ５
ＦＥＴ、Ｑｌ　１〜Ｑ２８・・・ＮチャンネルＭＯ３Ｆ
ＥＴＳＮｌ〜Ｎ２０・・・インバータ回路、ＮＡＧ１〜
ＮＡＧ６・・・ナントゲート回路、Ｎ０Ｇｌ・・−ノア
ゲート回路、０１〜Ｃ３・・・ブースト容量、Ｃ４・・
・キャパシタ。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に対称的に配置される複数のメモリア
   レイと、上記半導体基板上の中央部に上記メモリアレイ
   にはさまれて配置される基板バックバイアス電圧発生回
   路とを具備することを特徴とする半導体記憶装置。 ２、上記メモリアレイ及び基板バックバイアス電圧発生
   回路は、上記基板バックバイアス電圧発生回路から上記
   メモリアレイを構成するメモリセルに注入される少数キ
   ャリアの量が問題とならないような所定の距離をおいて
   配置されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   って、上記基板バックバイアス電圧発生回路は、他の周
   辺回路とともに上記半導体基板の中央部に配置されるも
   のであることを特徴とする特許請求の範囲第１項又は第
   ２項記載の半導体記憶装置。