JPS6353786A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）等の半導体記憶装置に利用して有効な技術に関するも
のである。

〔従来の技術〕

格子状に配置される複数のワード線及びデータ線から構
成されるメモリアレイを具備する各種のダイナミック型
ＲＡ　Ｍについては、例えば１９８５年９月、■日立製
作所発行の「日立ＩＣＣメモリデータブックに記載され
ている。

〔発明が解決しようとする問題点〕

これらのダイナミック型ＲＡＭでは、例えば第３図に示
すように、各メモリセルＭＣのアドレス選択端子が結合
される複数のワード線Ｗ　Ｏ−Ｗ　ｍと、これらのワー
ド線と直交して配置され、各メモリセルＭＣ及びセンス
アンプ回路ＳＡの入出力端子が結合される複数の相補デ
ータ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎが設けられる。ダイナミ
ック型ＲＡＭの読み出し動作モードにおいて、与えられ
たロウアドレス信号に従って一本のワード線が選択され
ると、このワード線に結合されるｎ　＋　ｌ　４ｆｌｊ
のメモリセルＭＣの記憶データに従った微小読み出し信
号が対応する相補データ線に出力される。各メモリセル
ＭＣからの微小読み出し信号は、対応するセンスアンプ
回路ＳＡによって増幅され、はぼ電源電圧Ｖｃｃの＋５
ｖをハイレベルとし、はぼ回路の接地電位のＯＶをロウ
レベルとする２値信号とされる。

各センスアンプ回路ＳＡにおいて増幅動作が終了し読み
出しデータが確立されると、与えられたカラムアドレス
信号に従って一組の相補データ線が選択され、カラムス
イッチＣ８ＷのスイッチＭＯＳＦＥＴＱ２７〜Ｑ３０を
介して相補共通データ線ＣＤ−σ石に接続される。一方
、各相補データ線では、それぞれのセンスアンプ回路Ｓ
Ａによって確立された読み出しデータに従って、選択さ
れたメモリセルＭＣに対する再書き込み動作すなわちリ
フレッシュ動作が行われる。

ダイナミック型ＲＡＭにおけるメモリセルの記憶データ
のリフレッシュ動作は、上記のような破壊読み出しが行
われる読み出し動作モードだけでなく、メモリセルの記
憶データがリークにより失われない所定の時間間隔で周
期的に行う必要があり、このためのリフレッシュ動作モ
ードが用意される。

近年、ダイナミック型ＲＡＭの大容量化が進むにしたが
って、所定の周期によるリフレッシュを実現するために
、−回のワード線選択においてリフレッシュされる相補
データ線の数が増大し、そのための電力消費が問題にな
りつつなる。すなわち、ワード線選択によって各メモリ
セルＭＣからの微小読み出し信号が相補データ線に出力
され、センスアンプ回路ＳＡによって、電源電圧ＶＣＣ
及び回路の接地電位を振幅とする２値信号に増幅される
が、この増幅動作に際して、各相補データ線に寄生する
データ線容量を増幅後の信号レベルにチャージするため
の電流が一斉に流れる。このチャージ電流は、各データ
線の寄生容量と信号電圧振幅に比例して大きくなる。こ
のため、第３図の例では、読み出し動作が開始される前
にそれぞれの相補データ線の非反転信号線及び反転信号
線を短絡して、その（ノベルをほぼ電源電圧Ｖｃｃの１
／２とするためのプリチャージＭＯＳＦＥＴＱ２５〜Ｑ
２６を設け、信号電圧振幅の圧縮と、読み出し動作の高
速化を図っている。しかし、メモリセルの記憶データの
リフレッシュを考えると、増幅後の信号レベルそのもの
を低下させることはできないため、信号電圧振幅の圧縮
による低消費電力化はこれ以上望めない。

一方、データ線の寄生容量を小さくする方法として、相
補データ線を短くしてメモリアレイを縦長の構造とした
り、ワード線を複数のワード線群に分割しそれぞれのワ
ード線群に対応して複数のメモリマットを設けることが
考えられる。しかしながら、ダイナミック型ＲＡＭの記
憶容量がある程度大きくなると前者の方法では限界があ
り、また後者の方法においては、分割後のワード線群す
なわちメモリマットの数が多くなるにしたがってチンプ
レイアウトに無駄が生じ、アンプサイズの大型化を余儀
な（される。すなわち、前者の方法では、分割された各
メモリマットにおいて、センスアンプ回路、カラムスイ
ッチ及び相補共通データ線が重複して設けられる。この
うち、センスアンプ回路とカラムスイッチについてはメ
モリセルの高集積化と併せて比較的小さなチップエリア
に納めることができるが、相補共通データ線の場合、メ
モリアレイの縦方向に比較的長い距離を引き回されるた
め、他の信号線によるノイズ対策を考えなくてはならな
い。このため、相補共通データ線の非反転信号線と反転
信号線の間及びこれらの信号線と他の信号線との間に一
定以上の距離を置く必要がある。したがって、相補共通
データ線を配置するためのチップエリアが増大し、また
それにともなって入出力制御も複雑化する。

この発明の目的は、低消費電力化を図った高集積、大容
量のダイナミック型ＲＡＭ等の半導体記憶装置を提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明１１１１書の記述および添付図面から明らかにな
るであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアレイをその相補データ線の延長方向
に分割して複数のメモリアレイとし、各メモリアレイの
分割された相補データ線と並行して、分割された各相補
データ線と全メモリアレイに共通に設けられる相補共通
データ線とをメモリアレイ選択信号及びデータ線選択信
号□に従って選択的に接続するための第２の相補データ
線を設けるものである。

〔作　　用〕

上記した手段によれば、各メモリアレイを構成する相補
データ線を短くしてその寄生容量を減らし、また複数の
メモリアレイの同一の列に配置される相補データ線と相
補共通データ線との間を比較的小さな信号電圧振幅とさ
れる第２の相補データ線によって接続することで、チッ
プレイアウトの効率化と低消費電力化を図った高集積、
大容量のダイナミック型ＲＡＭ等の半導体記憶装置を実
現できるものである。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制附されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。

第１図において、メモリアレイＭ−ＡＲＹは、後述する
ように同図の垂直方向に配置されるｎ＋１本のワード線
と、同図の水平方向に配置されるｎ＋１組の相補データ
線（第２の相補データ線）により構成される。ワード線
は、そのｑ＋１本ずつを一組としてワード線群ＷＧＯ〜
ＷＧｐにグループ分割され、それぞれのワード線群に対
応してｐ＋１個のメモリマツ１−ＭＭ０〜ＭＭｐが設け
られる。それぞれのメモリマントは、同図の垂直方向に
配置されるｑ＋１本のワード線と、同図の水平方向に配
置されるｎ＋１組の分割相補データ線（第１の相補デー
タ線）及びこれらのワード線と分割相補データ線の交点
に配置される（ｑ＋１）ｘ（ｎ＋１）ｆｆｌＨのメモリ
セルＭＣによってそれぞれ構成される。上記相補データ
線は、隣接する分割相補データ線の間に並行して配置さ
れ、同一の列に配置される複数の分割相補データ線は、
メモリマットを選択するためのワード線群スイッチ回路
ｃｓｗｏ〜ＧＳＷｐの対応するスイッチＭＯＳＦＥＴを
介して、対応する相補データ線に選択的に接続される。

また、各相補データ線は、カラムスイッチＣ３Ｗの対応
するスイッチＭＯＳＦＥＴを介して、相補共通データ線
ＣＤ−ＣＤに選択的に接続される。各分割相補データ線
は２交点方式とされ、その一方は上述のワード線群スイ
ッチ回路ｃｓｗｏ〜ＧＳＷｐの対応するスイッチＭＯＳ
ＦＥＴに結合され、その他方は対応するセンスアンプ回
路ＳＡの単位回路に結合される。

メモリアレイＭ−ＡＲＹのメモリマットＭＭＯ〜Ｍ　Ｍ
　ｐの各ワード線は、各メモリマントに対応して設けら
れる２次ロウアドレスデコーダ５ＤＣＲＯ〜５ＤＣＲｐ
に結合され、そのうちの１本が選択、指定される。これ
らの２次ロウアドレスデコーダ５ＤＣＲＯ−３ＤＣＲｐ
には、１次ロウアドレスデコーダＲＤＣＲ１からメモリ
マットを選択するためのワード線群選択信号が供給され
る。

また、各メモリマットに対応して設けられるワ−ド線群
スイッチ回路ｃｓｗｏ〜ＧＳＷｐの各スイッチＭＯＳＦ
ＥＴのゲートには、上記１次ロウアドレスデコーダＲＤ
ＣＲＩからワード線群選択タイミング信号がそれぞれ共
通に供給される。

１次ロウアドレスデコーダＲＤＣＲ１は、ロウアドレス
バッファＲＡＤＢから供給される上位の相補内部アドレ
ス信号ａｘｓ＋１〜ａｘｉ　　（以下、例えばロウアド
レス信号と同相の内部アドレス信号ａｘｉと逆相の内部
アドレス信号丁Ｔゴをまとめて相補内部アドレス信号ａ
ｘｉのように表す）をデコードし、メモリマントＭＭＯ
〜ＭＭｐすなわちワード線群ＷＧＯ〜ＷＧｐを選択する
ためのワード線群選択信号を形成し、２次ロウアドレス
デコーダ５ＤＣＲＯ〜５ＤＣＲｐに供給する。また、こ
れらのワード線群選択信号をもとに、各分割相補データ
線においてセンスアンプ回路ＳＡによる読み出しデータ
の増幅が終了し２値信号が確立されるタイミングで、す
なわち後述するタイミング制御回路ＴＣから供給される
タイミング信号φｙに同期して、ワード線群選択タイミ
ング信号を形成し、ワード線群スイッチ回路ＧＳＷＯ−
ＧＳＷｐに供給する。

２次ロウアドレスデコーダ５ＤＣＲＯ〜５ＤＣＲｐは、
ロウアドレスバッファＲＡＤＢから供給される下位の相
補内部アドレス信号ａＸＯ〜ａｘＳをデコードし、タイ
ミング制御回路ＴＣから供給されるタイミング信号φＸ
に同期して、各メモリマント内のワード線を選択するた
めのワード線選択信号を形成する。これらのワード線選
択信号は、１次ロウアドレスデコーダＲＤＣＲ１からワ
ード線群選択信号が供給された２次ロウアドレスデコー
ダのみで形成され、相補内部アドレス信号ａｘＯ〜ａｘ
ｉによって指定される一つのワード線のみが選択状態と
される。

ところで、この実施例のダイナミック型ＲＡＭでは、メ
モリセルの記憶データをリフレッシュするための自動リ
フレッシュモードが設けられ、この自動リフレッシュモ
ードにおいて、リフレッシュするワード線のアドレスを
計数するためのリフレッシュアドレスカウンタＲＥＦＣ
が設けられる。

また、リフレッシュアドレスカウンタＲＥＦＣから供給
されるリフレッシュアドレス信号ｃｘＱ〜ｃｘｉと外部
から供給されるＸアドレス信号ＡＸＯ〜ＡＸｉとを選択
的にロウアドレスバッファＲＡＤＢに伝達するためのア
ドレスマルチプレックサＡＭＸが設けられる。

アドレスマルチプレックサＡＭＸは、後述するタイミン
グ制御回路ＴＣから供給されるタイミング信号φｒｅｆ
がハイレベルとなる自動リフレッシュモードにおいて、
リフレッシュアドレスカウンタＲＥＦＣから供給される
リフレッシュアドレス信号ｃｘＱ〜ｃｘｉを選択し、ロ
ウアドレス信号としてロウアドレスバッファＲＡＤＢに
伝達する。

また、タイミング信号φｒｅｆがロウレベルとなる通常
のメモリアクセスにおいて、外部端子ＡＯ〜Ａｔを介し
てマルチプレックス方式により供給されるアドレス信号
のうち、Ｘアドレス信号ＡＸＯ〜ＡＸｉを選択し、ロウ
アドレスバッファＲＡＤＢに伝達する。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
ックサＡＭＸから伝達されるロウアドレス信号を受け、
相補内部アドレス信号ａ　ｘ　Ｑ　−ａｘｉを形成し、
１次ロウアドレスデコーダＲＤＣＲ１及び２次ロウアド
レスデコーダ５ＤＣＲＯ〜５ＤＣＲｐに供給する。この
実施例のダイナミック型ＲＡＭでは、外部端子ＡＯ〜Ａ
ｉを介してＸアドレス信号及びＹアドレス信号が時間的
に分割して供給されるいわゆるアドレスマルチブレック
ス方式を採用しており、Ｘアドレス信号ＡＸＯ〜ＡＸｉ
はロウアドレスストローブ信号ＲＡＳの立ち下がりに同
期して外部端子ＡＯ−Ａｉに供給される。このため、ロ
ウアドレスバッファＲＡＤＢのアドレス信号の取り込み
は、タイミング制御回路ＴＣでロウアドレスストローブ
信号ＲＡＳの立ち下がりによって形成されるタイミング
信号φａｒに従って行われる。

一方、各分割相補データ線が結合されるセンスアンプ回
路ＳＡは、各分割相補データ線に対応して設けられる差
動型増幅回路をその基本構成とし、タイミング制御回路
ＴＣから供給されるタイミング信号φｐａによって一斉
に動作状態とされる。センスアンプ回路ＳＡは、相補デ
ータ線に伝達されるメモリセルの微小読み出し信号を増
幅し、はぼ電源電圧Ｖｃｃをハイレベルとしほぼ回路の
接地電位をロウレベルとする２値信号とする。また、セ
ンスアンプ回路ＳＡは、読み出し動作に先立ってタイミ
ング制御回路ＴＣから供給されるタイミング信号φｐｃ
に従って、分割相補データ線の非反転信号線及び反転信
号線を短絡し、両分側データ線を電源電圧Ｖｃｃのほぼ
１／２の電圧とするためのプリチャージ回路を含んでい
る。

ワード線群スイッチ回路ＧＳＷＯ〜ＧＳＷｐは、後述す
るように、メモリマントＭＭＯ〜ＭＭｐに対応して設け
られ、各メモリマットの各分割相補データ線と対応する
相補データ線との間を接続するためのスイッチＭＯＳＦ
ＥＴにより構成される。

これらのＭＯＳＦＥＴのゲートは共通接続され、１次ロ
ウアドレスデコーダＲＤＣＲ１からワード線群選択タイ
ミング信号が供給される。

カラムスイッチＣ３Ｗは、カラムアドレスデコーダＣＤ
ＣＲから供給されるデータ線選択信号に従って、Ｙアド
レス信号ＡＹＯ〜ＡＹｉに指定される一組の相補データ
線を選択し、相補共通データ線ＣＤ　−ＣＤに接続する
。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＱ〜ａｙｉをデコードし、Ｙアドレス信号によって指
定される一組の相補データ線を選択するためのデータ線
選択信号を形成し、カラムスイッチＣ８Ｗの対応するス
イッチＭＯＳＦＥＴに供給する。

カラムアドレスバッファＣＡＤＢは、外部端子ＡＯ〜Ａ
ｉを介してマルチプレックス方式により供給されるＹア
ドレス信号ＡＹＯ−ＡＹｉを受ケ、相補内部アドレス信
号上ｙＱ−ｗａｙｉを形成し、カラムアドレスデコーダ
ＣＤＣＲに供給する。Ｙアドレス信号ＡＹＯ＝ＡＹｉは
、カラムアドレスストローブ信号ＣＡＳの立ち下がりに
同期して供給されるため、カラムアドレスバッファＣＡ
ＤＢのアドレス信号の取り込みは、タイミング制御回路
ＴＣでカラムアドレスストローブ信号ＣＡＳの立ち下が
りによって形成されるタイミング信号φａｃに従って行
われる。

相補共通データ線ＣＤ　−ＣＤは、メインアンプＭＡの
入力端子に結合されるとともに、データ入力バッファＤ
ＩＢの出力端子に結合される。また、相補共通データ線
の非反転共通データ線ＣＤ及び反転共通データ線ＣＤの
間には、プリチャージ用のＮチャンネルＭＯＳＦＥＴＱ
Ｏが設けられる。

このプリチャージ用ＭＯＳＦＥＴのゲートには、タイミ
ング制御回路ＴＣからタイミング信号φｐｃが供給され
る。

プリチャージ用ＭＯＳＦＥＴＱＯは、ダイナミック型Ｒ
ＡＭの非動作状態においてハイレベルとされるタイミン
グ信号φｐｃによってオン状態となり、相補共通データ
線の非反転共通データ線ＣＤ及び反転共通データ線ＣＤ
を短絡する。これにより、相補共通データ線の非反転共
通データ線及び反転共通データ線は、電源電圧Ｖｃｃの
約１／２のハーフプリチャージレベルとされる。

メインアンプＭＡは、メモリアレイＭ−ＡＲＹの選択さ
れたデータ線に結合されるセンスアンプ回路ＳＡから供
給される２値読み出し信号を受け、データ出カバソファ
ＤＯＢに伝達する。このメインアンプＭＡには、相補共
通データ線ＣＤ−τ下によって伝達される読み出し信号
の振幅を制限し、読み出し動作を高速化するためのバイ
アス回路が含まれる。

データ出カバソファＤＯＢは、ダイナミック型ＲＡＭの
読み出し動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φｒによって動作状態と
され、メインアンプＭＡから伝達されるメモリセルの読
み出しデータを入出力端子ＤＯを介して外部の装置に出
力する。このタイミング信号φｒがロウレベルとされる
ダイナミック型ＲＡ　Ｍの非選択状態及び書き込み動作
モードにおいて、データ出カバ・ノファＤＯＢの出力は
ハイインピーダンス状態とされる。

データ入力バッファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷによって動作状態と
され、入出力端子Ｄｏを介して外部の装置から供給され
る書き込みデータを、相補書き込み信号とし、相補共通
データ線ＣＤ・３石に供給する。このタイミング信号φ
Ｗがロウレベルとされるダイナミック型ＲＡＭの非選択
状態及び読み出し動作モードにおいて、データ人カバア
ップＤＩＢの出力はハイインピーダンス状態とされる。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣを
計数し、自動リフレッシュモードにおいてリフレッシュ
すべきワード線のアドレスを指定する。

タイミング制御回路ＴＣは、制御信号として外部から供
給されるロウアドレスストローブ信号Ｒテ、カラムアド
レスストローブ信号ＣＡＳ及びライトイネーブル信号Ｗ
Ｅにより、上記各種のタイミング信号を形成し、各回路
に供給する。

第２図には、第１図のダイナミック型ＲＡ　Ｍのメモリ
アレイＭ−ＡＲＹの一実施例の回路図が示されている。

同図に示される各ＭＯＳＦＥＴは、すべてＮチャンネル
型である。

前述のように、メモリアレイＭ−ＡＲＹには、第２図の
垂直方向に配置されるｎ＋１本のワード線ＷＯＯ〜Ｗｐ
ｑと、同図の水平方向に配置されるｆｉ＋１組の相補デ
ータ線（第２の相補データ線）ＤＯ・百］〜Ｄｎ−Ｄｎ
が含まれる。これらのワード線は、それぞれｑ＋１本ず
つを一組としてグループ分割され、ワード線群ＷＧＯ〜
ＷＧｐが構成される。それぞれのワード線群を構成する
ワード線に結合されるメモリセルＭＣの入出力端子は、
隣接する上記相補データ線の間に並行して配置される分
割相補データ線ＤＤ００〜ＤＤｎＯないしＤＤＯｐ”Ｄ
Ｄｎｐに交互に結合され、これらの分割相補データ線と
各ワード線群の複数のワード線によってメモリマットＭ
　Ｍ　０〜Ｍ　Ｍ　ｐが構成される。第２図には、メモ
リマントＭＭＯ及びＭＭｐの具体的な回路構成が例示的
に示されている。

第２図において、例えばメモリマツＩ−ＭＭＯは、第１
のワード線群ＷＣＯを構成するｑ＋１本のワード線ＷＯ
Ｏ−ＷＯｑと、ｎ＋１組の分割相補データ線ＤＤ００・
Ｌ）ＩＪＯＯ〜ＤＤｎＯ・ＤＤｎＯ及びこれらのワード
線と分割相補データ線の交点に配置される（ｑ＋１）ｘ
　（ｎ＋１）（ｔｌのメモリセルＭＣによって構成され
る。同一の行（ロウアドレス）に配置されるメモリセル
ＭＣのアドレス選択端子は、それぞれ対応するワード線
ＷＯＯ〜ＷＯｑに結合され、また同一の列に配置される
メモリセルＭＣの入出力端子は、それぞれ対応する分割
相補データ線ＤＤＯＯ−ＤＤＯＯ〜ＤＤｎＯ・ＤＤｎ　
Ｏに結合される。

各ワード線は、２次ロウアドレスデコーダ５ＤＣＲＯに
結合され、Ｘアドレス信号ＡＸＯ〜ＡＸｉに指定される
一本のワード線が選択される。各分割相補データ線はそ
の一方において、対応するセンスアンプ回路ＳＡに結合
される。また、各分割相補データ線の非反転信号線と反
転信号線との間には、そのゲートにタイミング制御回路
ＴＣから供給されるタイミング信号φｐｃを受けるＮチ
ャンネル型のプリチャージＭＯＳＦＥＴＱＩ〜Ｑ３が設
けられる。センスアンプ回路ＳＡには、タイミング制御
回路ＴＣからタイミング信号φｐａが供給される。

ダイナミック型ＲＡＭの非動作状態において、タイミン
グ信号φｐｃがハイレベルとされ、プリチャージＭＯＳ
ＦＥＴＱＬ〜Ｑ３はオン状態となる。

これにより、各分割相補データ線の非反転信号線及び反
転信号線は短絡され、前回の読み出し動作においてハイ
レベル又はロウレベルとされた各信号線はその中間レベ
ルすなわちほぼ電源電圧ＶＣＣの１／２となるよ・）な
ハーフプリチャージレベルとなる。このプリチャージ動
作は、両信号線の短絡により行われるため、これによる
電力消費はほとんどない。

ダイナミック型ＲＡＭが動作状態となり、所定の行に配
置されるｆｉ＋１個のメモリセルＭＣが選択されると、
各メモリセルＭ　Ｃから対応する分割相補データ線に対
して微小読み出し信号が出力される。やや遅れて、セン
スアンプ回路ＳＡにはタイミング制御回路ＴＣからハイ
レベルのタイミング信号φｐａが供給される。これによ
り、センスアンプ回路ＳＡは動作状態とされ、各分割相
補データ線に出力されたメモリセルＭＣの微小読み出し
信号を増幅し、ハイレベル／ロウレベルの２値信号とす
る。これらのメモリセルＭＣの読み出し動作は、メモリ
セル＆ｉ　Ｃの蓄積電荷をはきだすことにより行われる
いわゆる破壊読み出しであるため、センスアンプ回路Ｓ
Ａの増幅動作によって得られる２値信号により、読み出
しを行ったメモリセルＭＣに対する再書き込みすなわち
リフレッシュが行われる。

一方、各分割相補データ線は、その他方においてワード
ｈＡ群スイッチ回路ｃｓｗｏの対応する一対のスイッチ
ＭＯＳＦＥＴＱ４・Ｑ５〜Ｑ８・Ｑ９に結合される。同
一の列に配置されるすべてのワー）”　ｌｆＡ群すなわ
ちメモリマットの分割相補データ線は、対応するスイッ
チＭＯＳ　Ｆ　ＥＴを介して相補データ線Ｄｏ−Ｄｏ〜
Ｄｎ−五■に接続される。同一のメモリマット内のｆｉ
＋１個のスイッチＭＯＳ　Ｆ　ＥＴのゲー１−は共通接
続され、１次ロウアドレスデコーダＲＤＣＲ１からワー
ド線群選択タイミング信号ｗｃｓｏ〜ｗ　ｃ　ｓ　ｐが
供給される。

これらのワード線群選択タイミング信号は、ダイナミッ
ク型ＲＡＭが動作状態とされ、各メモリセルＭＣからの
読み出し信号がセンスアンプ回路ＳＡによって増幅され
て２値信号として確立されるタイミングで、すなわちタ
イミング制御回路ＴＣから供給されるクィーング信号φ
ｙに同期してハイレベルとされる。ワードＫＭ　ｇ　’
Ｕ択タイミング信号のハイレベルにより、選択されたワ
ード線群すなわちメモリマットのすべての分割相補デー
タ線が、それぞれ対応する相補データ線ＤＯ・ＤＯ〜Ｄ
　ｎ−万］に接続され、各分割相補データ線の２値読み
出し信号がそれぞれ対応する相補データ線に伝達される
。

ところで、各相補データ線ＤＯ−ＤＯ−Ｄｎ・ｐｎは、
カラムスイッチＣ３Ｗの対応する一対のスイッチＭＯＳ
ＦＥＴＱＩ　９・Ｑ２０〜Ｑ２３・Ｑ２４を介して相補
共通データ線ＣＤ−６百に接続される。これらのスイッ
チＭＯ５ＦＥＴのゲートは、各対ごとに共通接続され、
カラムアドレスデコーダＣＤＣＲから対応するデータ線
選択信号ＹＯ〜Ｙｎがそれぞれ供給される。データ線選
択信号ＹＯ〜Ｙｎは、カラムアドレスデコーダＣＤＣＨ
において、外部から供給されるＹアドレス信号ＡＹＯ〜
ＡＹｊをデコードすることによって形成され、Ｙアドレ
ス信号がカラムアドレスバッファＣＡＤＢに取り込まれ
た時点で、いずれか一つのデータ線選択信号がハイレベ
ルとされる。このデータ線選択信号のハイレベルにより
、カラムスイッチＣ８Ｗの対応するスイッチＭＯＳＦＥ
Ｔがオン状態となり、−組の相補データ線が相補共通デ
ータ線ＣＤ　−ＣＤに接続される。したがって、ワード
線群選択タイミング信号によって、いずれか一つのメモ
リマットに収用される分割相補データ線が各相補データ
線に接続されるタイミングにおいては、すてにＹアドレ
ス信号に指定される一つの相補データ線の選択が終了し
、相補共通データ線ＣＤ−５百に接続されてそのハーフ
プリチャージも終了している。

これにより、Ｘアドレス信号及びＹアドレス信号によっ
て指定される一個のメモリセルＭＣからの読み出し信号
が、相補共通データ線ＣＤ−６石に伝達され、図示され
ないメインアンプＭＡを経て、外部の装置に出力される
。メインアンプＭＡには、相補共通データ線ＣＤ　−Ｃ
Ｄ及び相補データ線によって伝達される信号の振幅を所
定のレベル以下に制限することで、メモリセルＭＣから
の読み出し信号の伝達速度を速め、読み出し動作を高速
化するためのバイアス回路が設けられる。すなわち、相
補共通データ線ＣＤ　−ＣＤ及び相補データ線に伝達さ
れる信号の振幅を制限することで、それらの相補共通デ
ータ線ＣＤ　−ＣＤ及び相補データ線の寄生容量を信号
振幅までチャージするまでの時間を短縮している。

以上のように、この実施例のダイナミック型ＲＡＭでは
、対応する列に配置される複数のメモリセルと対応する
センスアンプ回路の人出方端子が結合されるデータ線が
、比較的短くされた分割相補データ線として実質的に分
割されて設けられ、同一の列に配置される複数の分割相
補データ線を選択的に相補共通データ線ＣＤ−で１°に
接続するための第２の相補データ線が、隣接する分割相
補データ線の間に並行して設けられる。言い換えると、
選択されたメモリセルからの読み出し信号が増幅され確
立された時のセンスアンプ回路をスタティック型メモリ
セルとして見なし、複数のセンスアンプ回路が結合され
る第２の相補データ線をデータ線とし、ワード線群選択
信号線をワード線とするスタティック型メモリアレイを
構成している。各メモリセルからの微小読み出し信号は
、分割相補データ線においてセンスアンプ回路により大
きな振幅の２値信号として増幅され、これによる記憶デ
ータのリフレッシュも行われる。第２の相補データ線及
び相補共通データ線ＣＤ−ＣＤには、センスアンプ回路
による増幅及びリフレッシュ動作が終了したタイミング
で、上位のＸアドレス信号に指定される分割相補データ
線が接続され、しかも相補共通データ線ＣＤ　−ＣＤ及
び第２の相補データ線を伝達される読み出し信号の振幅
は比較的小さく制限される。したがって、この実施例の
ダイナミック型ＲＡ　Ｍでは、その記憶容量が非常に大
きくされているにもかかわらず、その読み出し動作モー
ド及びリフレッシュ動作モードにおける消費電力は、比
較的大きな振幅とされる２値読み出し信号が伝達される
分割相補データ線が短く、その寄生容量が小さいことか
ら、非常に少なくいものとなる。また、比較的大きなチ
ップエリアを占有する相補共通データ線は一組設ければ
よく、上記第２の相補データ線を多層構造によって形成
することで、チップサイズの大型化を防ぐことができる
。

以上の木実犯例に示されるように、この発明をダイナミ
ック型ＲＡＭなどの半導体記憶装置に通用した場合、次
のような効果が得られる。すなわち、 （１）メモリアレイをその相補データ線の延長方向に分
割して複数のメモリアレイとし、各メモリアレイの分割
された相補データ線と並行して、分割された各相補デー
タ線と全メモリアレイに共通に設けられる相補共通デー
タ線とをメモリアレイ選択信号及びデータ線選択信号に
従って選択的に接続するための第２の相補データ線を設
けることで、各メモリアレイのダイナミック型メモリセ
ル及びセンスアンプ回路が結合される相補データ線を短
くしてその寄生容量を減らすことができ、ダイナミック
型ＲＡＭの低消費電力化を図ることができるという効果
が得られる。

（２）上記（１）項により、相補共通データ線は全相補
データ線について共通に設ければよく、また上記第２の
相補データ線を多層構造によりレイアウトすることで、
チンプレイアウトの無駄を省くことができ、記憶容量の
増大にもかかわらず、チップサイズの大型化を防止する
ことができるという効果が得られる。

（３）上記（２）項及び（３）項により、低消費電力化
を図った高集積、大記憶容量のダイナミック型ＲＡＭ等
の半導体記憶装置を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進段しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例のダイナミック型ＲＡ　Ｍは、一つのメモリアレイＭ
−ＡＲＹによって構成されているが、これを複数のメモ
リアレイによって構成されるものとしてもよい。また、
センスアンプ回路は、共通のタイミング信号φｐａによ
って同時に動作状態としているが、選択されたワード線
群すなわちメモリマントに対応するものだけを選択的に
動作状態とするようにしてもよい。

カラムスイッチの各スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔに供
給されるデータ線選択信号は、この実施例ではＹアドレ
ス信号をデコードし、そのままのタイミングで形成して
いるが、プリチャージが行われるタイミングを考慮し、
通光なタイミング制御信号に同期したものとしてもよい
。さらに、−回のメモリアクセスによって例えば８ビツ
トずつの単位で記憶データを入出力できるようにしても
よいし、アドレス選択回路や各スイッチ回路の具体的な
回路構成や、制御信号の組み合わせ等種々の実施形態を
採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、スタティック型ＲＡＭ等の各
種半導体記憶装置やこれらの半導体記憶装置を内蔵する
各種のマイクロコンピュータ等の半導体集積回路装置に
も通用できる。本発明は、少なくとも複数の相補データ
線とワード線が格子配列されるメモリアレイを有する半
導体記憶装置に通用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、メモリアレイをその相補データ線の延長
方向に分割して複数のメモリアレイとし、各メモリアレ
イの分割された相補データ線と並行して、分割された各
相補データ線と全メモリアレイに共通に設けられる相補
共通データ線とをメモリアレイ選択信号及びデータ線選
択信号に従ワて選択的に接続するための第２の相補デー
タ線を設けろことで、各メモリアレイのダイナミック型
メモリセル及びセンスアンプ回路が結合される相補デー
タ線を短くしてその寄生容量を減らすことができ、低消
費電力化を図った高集積、大記憶９量のダイナミ７り型
ＲＡＭ等の半導体記憶装置を実現できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型Ｒ、Ａ
　Ｍの一実施例を示すブロック図、第２図は、第１図の
ダイナミック型ＲＡＭのメモリアレイの一実施例を示す
回路図、 第３図は、従来のダイナミック型Ｒ、Ａ　Ｍのメモリア
レイを示す回路図である。 ＱＯ〜Ｑ３０・・・ＮチャンネルＭＯ８ＦＥＴ。 ＭＭＯ〜ＭＭｐ・・・メモリマント、ＷＧＯ〜ＷＧｐ・
・・ワード線群、Ｍ−ＡＲＹ・・・メモリアレイ、ＭＣ
・・・メモリセル、ＳＡ・・・センスアンプ回路、ｃｓ
ｗｏ〜ｃｓｗｐ・・・ワード線群スイッチ回路、Ｃ８Ｗ
・・・カラムスイッチ、ＲＤＣＲ１・・・１次ロウアド
レスデコーダ、５ＤＣＲＯ〜５ＤＣＲｐ・・・２次ロウ
アドレスデコーダ、ＣＤＣＲ・・・カラムアドレスデコ
ーダ、ＲＡＤＢ・・・アドレスバッファ、ＡＭＸ・　・
・アドレスマルチプレックサ、ＣＡＤＢ・・・カラムア
ドレスデコーダ、ＭＡ・・・メインアンプ、ＤＯＢ・・
・データ出力バッファ、ＤＩＢ・・・データ入カバソフ
ァ、ＲＥＦＣ・・・リフレッシュアドレスカウンク、Ｔ
Ｃ−・・タイミング制御回路。 第１図

Claims (1)

1. 【特許請求の範囲】 １、並行に配置される複数の第１の相補データ線と、上
   記第１の相補データ線に直交し並行して配置される複数
   のワード線及び上記第１の相補データ線とワード線の交
   点に配置される複数のメモリセルとによりそれぞれ構成
   され、上記第１の相補データ線の延長方向に配置される
   複数のメモリアレイと、上記第１の相補データ線のそれ
   ぞれと並行して配置され、上記複数のメモリアレイにお
   いて選択される相補データ線が選択的に接続される複数
   の第２の相補データ線と、上記第２の相補データ線に直
   交して設けられ、上記第２の相補データ線が選択的に接
   続される相補共通データ線とを具備することを特徴とす
   る半導体記憶装置。 ２、上記第２の相補データ線のそれぞれと対応する上記
   第１の相補データ線の間には、そのゲートに各ワード線
   によって選択されたメモリセルからの読み出しデータが
   対応するセンスアンプ回路によって確立されるタイミン
   グで形成されるメモリアレイ選択タイミング信号を受け
   る複数の第１のスイッチＭＯＳＦＥＴが設けられ、上記
   相補共通データ線と上記第２の相補データ線との間には
   、それぞれのゲートにカラムアドレスデコーダによって
   形成されるデータ線選択信号を受ける複数の第２のスイ
   ッチＭＯＳＦＥＴが設けられるものであることを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の半導体記憶装置。