JPH0520834B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリデバイス、特に、改良さ
れた高密度MOSランダムアクセス、ダイナミツ
ク読取り／書込みメモリに係わる。

〔従来の技術、及び発明が解決しようとする問題点〕

コンピユータの為に最も広く用いられているメ
モリデバイスの１つはマツクアリグザンダ、ホワ
イト、及びラオに対して付与され、テキサス・イ
ンスツルメンツ社に対して譲渡された米国特許第
4239993号の中に図示されている64Kビツトのサ
イズのMOSダイナミツクRAMである。メモリ密
度が256Kビツト及び１メガビツトのサイズへ増
加してゆくと共に、１つのビツトラインハーフへ
接続される記憶セルの数も又増加してゆくであろ
う。セルの数の増加と共に、ビツトラインのキヤ
パシタンスも又増加するであろう。チツプのサイ
ズに対する上方の限界の故に、記憶セルのキヤパ
シタンスは比較的１定にとどまる傾向があり、時
には減少する事さえあり得る、センスの為にビツ
トラインの上で利用出来る信号はビツトラインの
キヤパシタンスに対する記憶セルのキヤパシタン
スの比の直接の関数であり、この信号は又セルの
密度の増加と共に減少する傾向を持つであろう。
この問題に対する１つの解決策はより感度の良い
センスアンプを用いる事であるが、感度の増加は
センス時間の増加を要求し、又より小さい信号は
α粒子によつて誘起されるソフトエラーの確率を
増加させる。もう１つの解決策は１つのビツトラ
インの上のセルの数を減少させ、２対のビツトラ
インハーフの間で１つのセンスアンプを共有する
事であるがこの場合には読取られていない方のハ
ーフの隔離が必要となる。この多重又は共有セン
スアンプと云う考え方と共に、とりわけ“書込
み”サイクルの間のセンスアンプを通るデータ伝
播時間に問題が生じる。

このタイプのRAMデバイスの中のメモリ密度
が256Kビツト及び１メガビツトへ増加すると共
に、集積回路の中の電力消散がより大きな問題と
なる。電力消散は不要時に回路の起動を避ける事
によつて減らす事が出来よう。アクテイブプルア
ツプ機能はこの様な回路の１例である。米国特許
第4239993号のダイナミツクRAMでは、差動セ
ンスアンプの為の初期センス電圧は記憶キヤパシ
タンスを１つのビツトラインへ又ダミーキヤパシ
タンスをもう１つのビツトラインへ接続する事に
よつて生み出される。次いでセンスアンプが起動
され、又電圧の低い方のビツトラインはセンスア
ンプによつてアースレベルへ引張られる。

“１”を読取る為には記憶セルのビツトライン
が高に留まり、又“０”を読取る為にはダミーセ
ルの側が高に留まる。しかしながら高の側はセン
スの間に幾らかの電荷を失なうので、高の側はフ
ルVdd電位にはない。従つて、センスが完了した
後でビツトラインの上のアクテイブプルアツプ回
路が起動されてフルVddレベル迄の高いビツトラ
インのバツクアツプをもたらすので、記憶セルは
記憶された“１”を意味するフルVddレベルで残
されるであろう。しかしながらこの段階では電力
は“０”レベルをセンスするセンスアンプの中で
浪費される。何故なら、アクテイブプルアツプは
センスアンプのダミーセルの側で起動され、ビツ
トセンスラインはフルVddへもたらされるからで
ある。ダミーセルをチヤージする為に使われる電
荷は浪費となる。何故ならダミーセルはプリチヤ
ージサイクルの中ですべてアースへ放電されるか
らである。

特に多重センスアンプ構成の為の、改良された
高速、高密度、ダイナミツクランダムアクセスメ
モリを提供する事が本発明の主要な目的である。
もう１つの目的は、速度上の不利を持たない多重
化されたセンスアンプを使用する半導体ダイナミ
ツクメモリデバイスを提供する事である。もう１
つの目的は、書込みサイクルのタイミングの困難
と供給レベル全部の選択された記憶セルの中への
書込みの際の困難を克服した、改良された共有セ
ンスアンプタイプのダイナミツクRAM回路を提
供する事である。

本発明のもう１つの目的は、特にアクテイブプ
ルアツプ機能の為に必要な電力を減らす為の、高
速、高密度、低電力ダイナミツクランダムアクセ
スメモリデバイスの為の改良されたセンスアンプ
サーキツトリを提供する事である。もう１つの目
的は、不要の時は作動されないアクテイブプルア
ツプ回路を使用した半導体ダイナミツクメモリデ
バイスの為のセンスアンプサーキツトリを提供す
る事である。更にもう１つの目的は、供給レベル
全部を選択された記憶セルの中へ復元し或いは書
込む際に電力を保存する、ダイナミツクRAM回
路の為の改良されたセンスアンプを提供する事で
ある。

〔問題点を解決する為の手段〕

本発明の１つの実施態様に従えば、半導体ダイ
ナミツクメモリデバイスは、フオールデツトタイ
プであるビツトラインハーフの上の電荷を検出す
る為の差動センスアンプを含んでいる。センスア
ンプは、相対立する２対のビツトラインハーフの
うちの１つが選択される様に多重化されている。
相対立する２対はアレイ（配列）の１方の側の上
のプリチヤージ及びアクテイブプルアツプ回路を
共有し、又反対側の上の列出力ラインを共有して
いる。かくして、この多重サーキツトリは単にセ
ンスする為に１方の側又はもう１方の側を選択す
る為だけではなく、センスアンプの１方の側とも
う１方の側との間でやり取りされるプリチヤージ
及びブースト電圧又は読取り／書込みデータを結
合する為にも働く。アクテイブプルアツプ回路は
読取り−変更−書込みサイクルの読取りと書込み
の両方の部分の中で起動される。しかしながら、
プルアツプ回路はダミーセルの側の上では起動さ
れない。何故なら、ダミーセルを復元させる為に
用いられる電力は、ダミーセルのキヤパシタが常
に放電される為に、浪費されてしまうからであ
る。

アクテイブプルアツプ回路を選択的に起動させ
る事によつて、電力は次の２つのやり方で節約さ
れる。即ち、ダミーセルが不必要に放電されず、
又アクテイブプルアツプ回路の中に用いられてい
るブーストクロツクドライバも回路の数の半分だ
けしか駆動しない。

〔実施例〕

第１図には本発明を用いた半導体メモリデバイ
スが示されており、このデバイスはダイナミツク
１−トランジスタメモリセルのアレイ（配列）１
１を含むシリコンチツプ１０の中に形成されてい
る。この実施態様ではアレイは“256K”或いは
262、144個のセルを含んでおり、これらのセル
は、もし区分されていなかつたとすれば、512×
512個のセルの正方形のアレイとなるであろう。
しかしながら、このアレイは８つのアレイ１１ａ
〜１１ｈに分けられており、これらの各々は１つ
のビツトラインハーフ当り64個のセル、或いは２
×256×64＝32768個のセルを含む256の列（256対
のビツトラインハーフ）を含んでいる。アレイと
アレイの間に配置された１行のデコーダ１２が、
ライン１４によつて１組の行アドレスバツフア１
３から受取られた８ビツトの行アドレスにもとづ
いて各々の象限（quadrant）（1024の行４つ）の
中の256から成る１行を選択する。1024から成る
４列の選択は、ライン１７を介して８つの列バツ
フア１６から８ビツトの列アドレスを受取るＹデ
コーダ１５によつて行なわれる。９つのアドレス
入力端子１８から成る１組がライン１７を介して
行及び列のバツフア１３及び１６へ接続される。
９つのアドレス入力端子１８から成る１組がライ
ン１９によつて行及び列のバツフア１３及び１６
へ接続される。このアドレスは多重化されてい
る。行アドレスは、行アドレスストローブ信号
RASがゼロへ降下するとゲートを通つてバツフ
ア１３の中へ入り、又列アドレスは、列アドレス
ストローブ信号がゼロへ降下するとゲート
を通つてバツフア１５の中へ入る。及び
CAS信号は端子２０によつて読取り／書込みコ
ントロールと共にチツプへ加えられ、これらの
信号はすべて、内部クロツクのすべてを生み出す
クロツク発生器２１へ接続される。通常＋5VDC
の供給電圧Vdd、及びアースVssも又外部端子２
０によつてチツプ１０へ加えられる。１ビツトデ
ータ入力端子２２と１ビツトデータ出力端子２３
は入出力バツフア及びコントロール回路２４へ接
続される。４つの中から１つを選択する列セレク
タ２５は入出力コントロール２４を列デコーダか
ら来る４組の２重レール入出力ライン２６の中の
１つへ接続する。このセレクタ２５はライン２７
によつてバツフア１６からの２つの列アドレスビ
ツトを受取る。半導体チツプ１０は第２図に示さ
れている様に16ピンのデユアルインラインパツケ
ージ２８の中にマウントされている。チツプ１０
の上のボンデイングパツドは、標準的なやり方に
従つて、ワイヤによつて16本のピン２９の為の内
部パツドへ接続される。勿論、第２図のセラミツ
クパツケージの代わりにプラスチツクパツケージ
又はチツプキヤリアを用いる事が出来る。

第３図にはこのメモリデバイスの動作がタイミ
ングダイヤグラムの形で図示されている。読取り
動作の場合、信号は高に留まり、図に示されて
いるインターバルの間はアドレスが端子１８の上
で有効であり、又及び信号が降下した
後の期間の間はデータが出力端子２３の上で有効
である。別の時には、出力バツフア２４が出力端
子２３を高インピーダンス状態に保持する。書込
み動作はが低下する事によつて知らされるが、
この場合には入力端子２２の上のデータは指示さ
れた期間の間有効でなければならない。データ出
力端子２３は高インピーダンス状態に留まる。ペ
ージモード動作は、が低く留まり且つ
がゲートを通つて列アドレスのシーケンスの中へ
入る為に循環される時に定義される。ページモー
ド動作は、ここでは読取りの場合が示されている
が、書込みの場合にもなり得る。読取り＝変更＝
書込み動作は、第３図に示されている様に、信
号が降下した時にが低下した後でしかし
RASとが上昇する前に、行なわれる。リフ
レツシユ動作はの前にが降下する時に
行なわれ、この場合には内部カウンタが、ホワイ
ト及びラオに対して付与され、テキサス・インス
ツルメンツ社に対して譲渡された米国特許第
4207618号及び第4344157号に従つて、行アドレス
をデコーダ１２に対して供給する。リフレツシユ
の為には列アドレスは必要ではない。

第４図には第１図のメモリデバイスを使用した
マイクロプロセツサシステムが図示されている。
このシステムのCPUを形成しているマイクロプ
ロセツサ３０は、例えばテキサス・インスツルメ
ンツ社によつて作られた9900型、モトローラ社に
よつて作られた6800又は68000型、或いはインテ
ル社によつて作られた8600型とする事が出来る。
この例の中では８ビツトのデータバスが取扱われ
ているが、16ビツト等のその他のアーキテクチユ
アも適当である。チツプ１０のうちの８つが並列
で用いられ、256Kバイトの読取り／書込みメモ
リをもたらしている。８つのメモリチツプ１０は
メモリコントローラ３１及びアドレスバス３２を
通じてマイクロプロセツサ３０へ結合されたアド
レス端子１８を有している。メモリコントローラ
３１は部品番号TMS4050、等の下に商業的に入
手する事が出来、アドレスを多重化し、及
びを生み出し、又リフレツシユアドレスを
生み出す為に働く。

チツプ１０の分離したデータイン及びデータア
ウト端子２２及び２３は在来のデータラツチ３３
（メモリコントローラの１部）と８ビツト双方向
データバス３４によつてマイクロプロセツサ３０
へ結合されている。マイクロプロセツサ３０から
のコントロール信号出力３５はこのマイクロプロ
セツサのメーカー及び型式又は部品番号に応じて
通常データバスイネーブル、メモリイネー
ブル、アドレスラツチ、アドレ
スラツチイネーブル、読取りRD、書込み
WR、読取り／書込みＲ／Ｗ又はＷ、有効メモリ
アドレスVMA、アドレスストローブAS、デー
タストローブDS、等と呼ばれている。これらは
デバイス１０のコントロール端子（、、
Ｗ）と同じではない。マイクロプロセツサ又は３
８のコントロール出力３４はメモリチツプ１０の
コントロール信号、、及びを生み出
す為に用いられ、コントローラ３１の中のデータ
ラツチ３３の為のコントロールを行なう。図中に
は示されていないチツプ選択コントロール信号
CSは通常、高い方のレベルのアドレスビツトに
よつてマイクロプロセツサの外部で生み出され
る。しかしながら、この例では論理アドレスレン
ジは18ビツトであると考えられるので、９ビツト
の行と列のアドレスが単に多重化だけによつてバ
ス３２の上の18ビツトアドレスから生み出され
る。同様に、リフレツシユコントロールの
前のはメモリコントロール３１の中のタイ
マを用いて外的に生み出され得るし、或いはそれ
はマイクロプロセツサ３０によつてコントロール
され得る。

プロセツサ３０は、命令レジスタ３８の中の命
令にもとづいて動作を確定する為の内部指令信号
及びメモリコントロール信号３５を生み出す為の
コントロール信号復号サーキツトリ３９と共に、
ALU３６、レジスタフアイル３７、及び命令レ
ジスタ３８を含んでいる。プログラムカウンタ４
０は次の命令のアドレスを含んでおり、又このア
ドレスは、データバス３４によつて命令レジスタ
３８へ送り返されるべきメモリ１０から次の命令
ワードをフエツチする為にアドレスバス３２によ
つて送り出される。プログラムカウンタは各々の
フエツチの後に増加されて次の命令のアドレスを
作り出し、又分岐、ベクトル割込み或いはその他
の非逐次フエツチの場合には新しいアドレスが用
いられる。同様に、メモリアドレスレジスタ４１
はメモリ１０からフエツチされるべきデータのア
ドレスを含んでいる。内部バス構造４２は、テキ
サス・インスツルメンツ社へ譲渡された米国特許
第3757306号の中に於けると同様、様々なエレメ
ントを結合する。

第１図に於いて、256Kビツトのアレイ１１は
８つのブロツク１１ａ−１１ｈへ分割されてい
る。各々のブロツクは32Kのセルを含んでいる。
各々の１対のブロツクの間には256個１組のセン
スアンプが配置されており、センスアンプは合計
1024個となり、又各々のセンスアンプは多重化さ
れている。各々の１対のビツトラインハーフに対
してセンスアンプ１個とする代わりに、各各のセ
ンスアンプ４５は、センスアンプの左側に１対又
は右側に１対の、２対のビツトラインハーフのい
ずれかへ選択的に接続される。ダミーセル４６の
行はアレイブロツク１１ａ〜１１ｈの、センスア
ンプから最も遠い外側のエツジの上に配置されて
いる。１組のプリチヤージデバイス４７と１組の
アクテイブロードデバイス４８が１１ａ及び１１
ｂ、１１ｅ及び１１ｆ、等の各々の対のブロツク
に対して用いられている。かくして、アレイブロ
ツク１１ｂの中のビツトラインはブロツク１１ａ
のビツトラインとセンスアンプ４５とを通じてプ
リチヤージされる。同様に、４対のデータ入出力
ライン２６とこれに関連するＹデコード１５はア
レイブロツク１１ｂ，１１ｃ，１１ｆ、及び１１
ｇの内部エツジの上だけに配置されているので、
データはセンスアンプ及び相対立しているビツト
ラインハーフを通過する事によつて外側のブロツ
ク１１ａ，１１ｄ，１１ｅ、及び１１ｈから読取
られ或いはこれらのブロツクの中へ書込まれる。

第５図の詳細な回路図に於いて、各々のセンス
アンプ４５は交差結合された１対のドライバトラ
ンジスタ５０から構成されており、これらのトラ
ンジスタのドレンはセンスノード５１及び５２へ
接続され又ソースは１つの共通接地ノード５３へ
接続されている。ノード５１及び５２は左側では
１対のトランジスタ５６によつて１対のビツトラ
インハーフ５４及び５５へ接続され又右側では１
対のカツプリングトランジスタ５９によつて１対
のビツトラインハーフ５７及び５８へ接続されて
いる。１−トランジスタ型のメモリセル６０が図
示されている様にビツトラインハーフ５４，５
５，５７，５８へ接続されている。各々のセルに
はアクセストランジスタ６１と記憶コンデンサ６
２が含まれている。これらのセルは好ましくは、
1980年３月21日に提出され、テキサス・インスツ
ルメンツ社に対して譲渡された米国特許出願第
133376号の中に図示されている様により高い導電
率の為のメタルビツトラインを使用してる。各々
のセル行の中の64個のすべてのアクセストランジ
スタ６１のゲートはすべて左側の行ライン６３又
は６４（或いは右側では６５又は６６）へ接続さ
れている。64個のセル６０が各各のビツトライン
ハーフ５４，５５、等へ接続されている（但し、
図には唯１個だけしか示されていない）。かくし
て、アレイブロツク１１ａの中には64本の行ライ
ン６３と64本の行ライン６４がある。第５図に示
されている回路は２個のセンスアンプと４対のビ
ツトラインハーフ５４及び５５を有しているが、
１１ａ及び１１ｂの様な各々の対のブロツクは
256個のセンスアンプ４５を含んでおり、１１ａ
等の各々のブロツクは、128の行ライン６３及び
６４と共に、256対のビツトラインハーフ５４及
び５５を有している、と云う事が理解されるであ
ろう。

ダミーセルの行４６は、フルサイズの、即ち、
記憶コンデンサ６２と同じサイズの、共有コンデ
ンサ７０から成り立つている。コンデンサ７０
は、アクセストランジスタ７１によつて隣接する
列の中の５４又は５５等の、対応する２つのビツ
トラインハーフへ接続されている。ダミーコンデ
ンサ７０は、ゲートに加えられたプリチヤージク
ロツクを持つトランジスタ７２によつてプリ
デイスチヤージされている。ビツトライン５４の
為のダミーセル行の為のアクセストランジスタ７
１のゲートはダミー行アドレスライン７３へ接続
されているのに対して、ライン５５の為のダミー
セルの為のアクセストランジスタ７１はダミーア
ドレスライン７４へ接続されている。これに対し
て、右手側では、ダミーセルアドレスライン７５
及び７６はダミーセルトランジスタの行へ接続さ
れている。行デコーダ１２は、行アドレスライン
６３，６４，６５、又は６６のいずれが選択され
るかに応じて４つのダミーセルアドレスライン７
３，７４，７５、又は７６のうちの１つを選択す
る。例えば、読取られるべきセル６０が左上部に
あるとすると、行ライン６３が高くなり（XW1
が高くなる）、又ダミーアドレスライン７３が高
くなる（XD1）。この場合には、センスノード５
１がビツトラインハーフ５４へ接続され、メモリ
セルコンデンサ６２の中に記憶されているビツト
を受取るのに対して、ダミーコンデンサ７０はビ
ツトラインハーフ５５へ接続される。キヤパシタ
ンス７０は２つのビツトラインハーフ５５によつ
て共有されているので、各々のビツトラインハー
フは、記憶セルコンデンサ６２の中に記憶された
ゼルによつて引起こされた大きさの半分だけドロ
ツプするであろう。ライン７４は、隣接する列か
らの他のビツトラインハーフの上の電圧が選択さ
れたビツトラインに影響しない様に、ラツチング
動作が始まる前に低くならなければならない。

ビツトラインハーフ５４，５５，５７、及び５
８はすべて、左手側からはトランジスタ７８によ
つてプリチヤージされ、且つトランジスタ７９に
よつて等化される。これらのトランジスタはすべ
てゲートの上にプリチヤージクロツクを有し
ている。トランジスタ５６及び５９はすべて、こ
のサイクルのプリチヤージ部分の間共にVddより
も高いクロツクΦT１及びΦT２によつてONにさ
れるので、右側のビツトラインハーフ５７及び５
８はずつと左側のこれらの回路４７からプリチヤ
ージされ又等化され得る。

同様に、各々のビツトラインの為のロードトラ
ンジスタ８０を含むアクテイブプルアツプ回路４
８はすべて、アレイの各々のブロツクの１方の側
の上に配置されている。上述のプリチヤージ用ト
ランジスタ７８、等化用トランジスタ７９、アク
テイブプルアツプ回路４８をまとめてアクテイブ
サポートデバイスと呼ぶ。これらのアクテイブロ
ードは、共にテキサス・インスツルメンツ社に対
して譲渡された、ホワイト、マツクアダムス、及
びレツドワインに対して付与された米国特許第
4701081号又はマツクアリグザンダ、ホワイト、
及びラオに対して付与された米国特許第4239993
号の中に開示されている様な機能をもたらす。ロ
ードトランジスタ８０のゲートはトランジスタ８
１のソース＝ドレン経路によつてビツトラインハ
ーフ５４又は５５へ結合されており、又これらの
トランジスタ８１のゲートはトラツプ電圧Vtrを
有している。このトラツプ電圧はこのサイクルの
プリチヤージ部分の間Vddよりも高いレベルに保
持され、次いで、トランジスタ８０のゲートでノ
ード８２の上の電圧をトラツプする為にこのサイ
クルの稼働部分の間Vddよりもおよそ2Vt低いレ
ベルへ低下する。ブーストクロツクΦbがMOSゲ
ートコンデンサ８３によつてこれらのノード８２
へ印加され、このクロツクはラツチトランジスタ
５０の中でラツチ動作が開始された時に高くな
る。ゼロへ向かうビツトラインハーフはノード８
２をデイスチヤージする為に十分に低く落ちてし
まつているであろう。従つてΦbが起きた時にこ
のロードトランジスタ８０はONにならないであ
ろう（かくして電力が節約される）が１へ向かう
側ではノード８２はΦbによつてVddよりも高い
レベルへブーストされるので、このビツトライン
ハーフはロードトランジスタ８０を通る電流によ
つて再びVddへ引上げられる。

列アドレスによつて選択された右手側のビツト
ラインハーフ５７及び５８は、ライン８６によつ
てゲートに対して加えられた列デコード出力を持
つトランジスタ８５によつてデータ及びデータバ
ーライン４６へ接続されている。この列デコーダ
１５は、アレイ１１の各々の象限の為の６４の出
力ライン８６を持つており、従つて、与えられた
９ビツトのＹアドレスについて見れば、256本の
ライン８６のうちの１本が高くなり、他のすべて
は低に留まる。かくして、可能な２対のビツトラ
インハーフ（５４及び５５、又は５７及び５８）
が選択され、これらの２対の間の選択は、９番目
Ｘアドレスビツトによつて定義されるΦT１，
ΦT２クロツクによつている。かくして、与えら
れたサイクルの中では、512の列の中の１つが最
終的にライン４６へ結合される。

センスアツプ４５を２対のビツトラインハーフ
５４及び５５、又は５７及び５８の間に配置する
事とセンシングの間使用されていないラインを効
果的に隔離する事によつてビツトラインのキヤパ
シタンスが２分の１に減少され、かくしてビツト
ラインハーフの上で生み出される信号が倍加され
る。隔離はΦT１又はΦT２のいずれかをアース
へ引下げ、残つた方を前のサイクルからのブース
トされたレベルのまゝにしておく事によつてなさ
れる。

２対のビツトラインハーフの間にセンスアンプ
４５を配置する事によつてもたらされるもう１つ
の利点は、入出力ライン４６がこの際には１対の
ビツトラインハーフの端部へ接続されるので、ビ
ツトラインハーフ５７及び５８のキヤパシタンス
が、列デコーダ１５から何らかのノイズが入つて
来てもそれがセンスアンプ４５自身に達する前に
減衰させる為のフイルタとして働くと云う事であ
る。このフイルタリング作用はデコーダ１５から
の信号が、センスアンプ４５のラツチング作用を
乱す傾向無しにセンシングの間より早くライン８
６の上に達する事を可能にする。このクリテイカ
ルタイミングの減少はそのまゝこのデバイスのア
クセス時間の減少となつて現われる。

ダミーセルコンデンサ７０は隣接しているビツ
トライン対相互間で共有されており、これによつ
て、ダミーセルのキヤパシタンス７０を、かくし
てレイアウトのサイズを、記憶コンデンサ６２の
サイズと等しくする事が出来る様になる。逆にこ
の事がパターニングの問題や、モート・エンクロ
ーチメント又はフイールド・インプラント・エン
クローチメントに起因する記憶セルとリフアレン
スセルとの間の差異を回避させる。

センスアンプ１５から最も遠いアレイブロツク
の外側の上にダミーセル４６の行を配置する事に
よつてセンシングの速度が高められる。何故な
ら、ゼロを読取る際に通常見られる逆方向の初期
信号が大いに減少されるからである。

第６図には、読取りサイクルの場合のすべての
主要なクロツクに対するタイミング波形が示され
ている。ΦT１及びΦT２の波形に注意する事。
これらの波形は共に先行サイクルからVddの上へ
ブーストされている。この場合、第５図の左側の
セルは読取りの状態にあり、従つてΦT２は右手
側のビツトラインハーフを隔離する為にアースへ
降下する。次いでワードラインがXW１又は
１によつてONにされ、ΦSLが降下すると共にセ
ンシングが始まる。ダミーワードライン７３、
等、はセンシングがなされると共にOFFとなる。
ダミーセルは隔離されなければならない。何故な
らこれらのセルは反対側のデータを読取つている
事があり得るビツトセンスライン相互間で共有さ
れているからである。

センシングが完了されると共にΦT２は再び
Vddへ引上げられ、そこでΦT１と等化される。
この動作は入出力ライン４６に対して右手側のビ
ツトラインハーフ全体にわたつて読取りデータを
広げる為に始まる。第６図に於いて、ΦT１と
ΦT２はこのサイクルの稼動部分の中で活発にブ
ーストされる。しかし、このブーストは必要では
ない。何故ならΦT１及びΦT２は、このサイク
ルのプリチヤージ部分の中でVdd迄チヤージされ
る際にビツトラインによつて自己ブーストされる
からである。転送デバイス５６及び５９を介する
この自己ブーストは４つのビツトラインハーフ５
４，５５，５７、及び５８のすべてが遠い左側の
ビツトラインハーフからプリチヤージされる事を
可能にするメカニズムである。Vddの上へブース
トされたΦT１及びΦT２とメタルビツトライン
のアーキテクチユアとによつて、右側のハーフが
トランジスタ５６及び５７を通じて非常に容易に
等化され且つVdd迄チヤージされる。

クロツクΦT１及びΦT２は読取りサイクルの
場合は活発にブーストされる必要はない。しかし
ながら、書込み起動されたアクテイブロード４８
の時には、ΦT１及びΦT２は書込みサイクルの
場合にもブーストされる必要はない。何故ならア
クテイブロード４８はビツトセンスラインを完全
なVddレベル迄引上げる事が出来るからである。

第６図は又読取り＝書込み、又は読取り＝変更
＝書込みサイクルの場合の波形をも示している。
この波形と読取りサイクルとの間の唯１つの相違
はブーストクロツクのブースト波形にあると云う
事に注意する事。書込み動作が開始されるとΦb
は、センスアンプ４５が新しいデータによつてラ
ツチされ次いで再び高いビツトラインを完全な
Vddレベルへ引上げる為に作動する為に十分長い
間、アースへ引張られる。初期の書込みサイクル
の間は、Φbは完全に書込みコントロール信号の
下へ降下し、従つて１回だけしかパルス化されな
いであろう。アクテイブロード４８を起動する事
によつて、書込みタイミング並びに信号ブースト
に対する負担が大いに軽減される。何故なら、左
側のビツトラインハーフの為の完全なVddレベル
は入出力ライン４６から完全に書込まれる必要は
なく、ブーストされるべく残されているのは列デ
コード信号だけだからである。

書込み起動されるアクテイブロード４８を用い
る事によつてもたらされるもう１つの大きな利点
はページモード動作にある。ベージモードの中の
連続書込みサイクルの間、すべてのビツトライン
ハーフは、その時の特定のサイクルの下でアクセ
スされているハーフを除いて、浮動状態に残され
ている。高レベルは10マイクロセカンドと云う指
定されたの最長低時間の間に著しく漏出し
てしまう事があり得る。しかしながら、書込み起
動されるアクテイブロード４８によれば、アクテ
イブロードが高側のビツトラインハーフの為のア
クテイブな停留をもたらし、これによつて、選択
された記憶セル６０の中へ“弱い”或いは劣化さ
れた高レベル信号が書込まれる可能性を除去す
る。

ビツトラインハーフ対相互間で共有されている
ダイナミツク差動センスアンプが説明された。書
込み起動されるアクテイブロード４８の使用によ
つて、共有されたセンスアンプに結び付けられて
いる伝統的な書込みタイミングの問題の多くが回
避された。適当なタイミングクロツクを用いる事
によつて、単にセンスアンプ４５だけでなく、プ
リチヤージサーキツトリ４７、アクテイブロード
４８、及びダミーセル７０をも共有にする事が可
能となり、これらのものすべてがチツプ面積を節
約させ、それによつて密度を高めさせる。

しかし、最も重要な事はこのデバイスの速度の
短縮である。書込み起動されるアクテイブロード
の使用によつて、クリテイカル領域内に於ける書
込みタイミングとデータ伝播時間とが著しく改善
された。アクセス時間も又わずかに改善され、ラ
イン８６の上の列デコーダ信号がより早く現われ
る事を可能にし、又更にアレイの外側の上にダミ
ーセルを配置する事によつて、純センシング時間
が改善される。

書込み起動されるアクテイブロードはクリテイ
カルな書込みタイミングを改善するので、書込み
動作は読込み動作と同じサイクル時間で行なわれ
得る。

注目すべき事は、Φb１とΦb２が遅延回路を共
有しており、この事が両者の間にタイミング差の
無い事を保証し、パターン感度の問題を回避させ
ていると云う事である。

第７図には、ライン７３及び７４の為のダミー
セルアドレス電圧XD１及び１を生み出し、
又ブーストクロツクΦb１及びΦb２を生み出す為
の行デコーダ１２に関連する回路が図示されてい
る。ここではＡとして言及されている、ライン１
４の上の行アドレスバツフア１３からのアドレス
ビツトの１つとその補数がデコーダ回路９０，
９１，９２、及び９３の中でXD１又は１を
選択する為に、並びにΦb１又はΦb２を選択する
為に用いられている。各々のデコーダ９０又は９
１はノード９５をプリチヤージする為に（等
の）バークロツクによつて駆動されるプリチヤー
ジトランジスタ９４を使用しており、次いでトラ
ンジスタ９６のソースとゲートの上に於けるＡと
Ａとの組合わせが条件付きでこのノードをデイス
チヤージさせる為に用いられている。かくして、
トランジスタ９７はダミーアドレスラインXD１
又は１に対して行アドレスクロツクΦX（遅延
されたから導出される）を伝える（又は伝
えない）であろう。によつて駆動されたトラン
ジスタ９８はすべてのダミーセルアドレスライン
をプリデイスチヤージさせる。

第７図のブーストクロツクジエネレータは２つ
の同一の遅延段階を使用しており、１方はＡビツ
トが１の時起動され、もう１方はが１の時起動
される。出力ノード１０１及び１０２はトランジ
スタ１０３を通して（Φs等の）バークロツク
によつてプリデイスチヤージされ、次いで１方
が、ノード１０４の上のΦinが高くなつてから１
定の遅延の後に高へ駆動される。Φinは遅延によ
つて、等から定義される。トランジスタ１
０５は出力トランジスタ１０７のノード１０４と
ゲートノード１０６の間に直列に入れられてい
る。直列トランジスタ１０５の１つのゲートは遅
延回路１０８からの出力によつて高の状態に残さ
れる。遅延回路のノード１０９と１１０はによ
つてプリデイスチヤージされ、次いでΦinが高く
なつた時にノード１１１が、トランジスタ１１２
のソース＝ドレン経路のRC時間定数とこのトラ
ンジスタのゲートのキヤパシタンスとに依存する
時間の後で、デイスチヤージされる。デコーダ９
２及び９３は直列トランジスタ１０５のうちの唯
１つに対してしか導電する事を許さない。

ダイナミツクRAMの中の稼働サイクルの電力
消費を次の２つのやり方で著しく減少させる、復
号されたアクテイブプルアツプの図式が説明され
た。第１に、不要のアクテイブプルアツプ回路は
起動されない。第２に、ブーストクロツクジエネ
レータの上のロード、又それによつてΦb１及び
Φb２の駆動トランジスタ１０７のサイズが、２
つの並列のクロツク信号を生成し、与えられたサ
イクルの中ではそのうちの１つだけをアクテイブ
とする事によつて実際上２分の１にカツトされ
る。この第２の電力節約は、クロツクドライバト
ランジスタのサイズが考慮される時に重要とな
る。ブーストクロツクジエネレータはアクテイブ
サイクルの電流に有意のピークを与える。この図
式は最小の追加サーキツトリを用い且つ他の領域
に何らの性能の低下をもたらす事無しに実現され
る。

本発明のこの特徴によれば、各々のビツトライ
ンの為のロードトランジスタ８０を含むアクテイ
ブプルアツプ回路４８はアレイの各々のブロツク
対の１方の側の上に配置され（両方のブロツクに
よつて共有され）、又これらの回路は選択的に起
動される。記憶セルの側の上のビツトラインにつ
いてはアクテイブプルアツプがブーストクロツク
Φbを受取るが、ダミーセルの側では受取らない。

隣接するビツトライン相互間でダミーセルコン
デンサ７０を共有する事によつて、ダミーセルの
キヤパシタンス７０を、かくしてレイアウトのサ
イズを、記憶コンデンサ６２のそれと等しくする
事が可能となり、パターニングの問題や、モー
ト・エンクローチメント又はフイールド・インプ
ラント・エンクローチメントに起因する記憶セル
とリフアレンスセルとの間の差異を回避する事が
出来る。

【図面の簡単な説明】

第１図は本発明の特徴を用いた半導体メモリデ
バイスの電気的略ブロツク図、第２図は第１図の
デバイスを含む半導体パツケージの絵画図、第３
ａ図および第３ｂ図は第１図のデバイスの為のタ
イミング図、第４図は第１図のデバイスを使用し
たブロツク図、第５図は第１図のメモリアレイサ
ーキツトリの詳細な電気ダイアグラム、第６図は
第１図と第５図のデバイスの動作の際の電圧又は
事象対時間のグラフ図、又第７図は第１図と第５
図のデバイスの中のアクテイブプルアツプ回路を
選択する為のデコーダ回路の略図、である。 １０……シリコンチツプ、１１……ダイナミツ
ク１−トランジスタメモリセルのアレイ、１２…
…行デコーダ、１３……行アドレスバツフア、１
４……ライン、１５……Ｙデコーダ、１６……列
バツフア、１７……ライン、１８……アドレス入
力端子、１９……ライン、２０……外部端子、２
１……クロツク発生器、２２……１ビツトデータ
入力端子、２３……１ビツトデータ出力端子、２
４……入出力コントロール回路、２５……１オブ
４−列セレクタ、２６……２重レール入出力ライ
ン、２７……ライン、２８……16ピンのデユアル
インラインパツケージ、２９……ピン、３０……
マイクロプロセツサ、３１……メモリコントロー
ラ、３２……アドレスバス、３３……データラツ
チ、３４……８ビツト双方向データバス、３５…
…コントロール信号出力、３６……ALU（算術論
理演算ユニツト）、３７……レジスタフアイル、
３８……命令レジスタ、３９……コントロールデ
コードサーキツトリ、４０……プログラムカウン
タ、４１……メモリアドレスレジスタ、４２……
内部バス構造、４５……センスアンプ、４６……
ダミーセル、４７……プリチヤージデバイス、４
８……アクテイブロードデバイス、５０……交差
結合ドライバトランジスタ、５１，５２……セン
スノード、５３……共通接地ノード、５４，５５
……ビツトラインハーフ、５６……トランジス
タ、５７，５８……ビツトラインハーフ、５９…
…カツプリングトランジスタ、６０……１−トラ
ンジスタ型メモリセル、６１……アクセストラン
ジスタ、６２……記憶コンデンサ、６３，６４；
６５，６６……行ライン、７０……共有コンデン
サ、７１……アクセストランジスタ、７２……ト
ランジスタ、７３，７４，７５，７６……ダミー
セルアドレスライン、７８，７９……トランジス
タ、８０……ロードトランジスタ、８１……トラ
ンジスタ、８２……ノード、８３……MOSゲー
トコンデンサ、８５……トランジスタ、８６……
ライン、９０，９１，９２，９３……デコーダ回
路、９４……プリチヤージトランジスタ、９５…
…ノード、９６，９７……トランジスタ、１０
１，１０２……出力ノード、１０３……トランジ
スタ、１０４……ノード、１０５……トランジス
タ、１０６……ゲートノード、１０７……出力ト
ランジスタ、１０８……遅延回路、１０９，１１
０，１１１……ノード、１１２……トランジス
タ、……行アドレスストローブ信号、
……列アドレスストローブ信号、……読取り／
書込みコントロール、……プリチヤージクロ
ツク、ΦT１，ΦT２……クロツク、Φb……ブー
ストクロツク、Vtr……トラツプ電圧、Vdd……
供給電圧、Vss……アース。

Claims (1)

1. 【特許請求の範囲】 １ 複数の列の対を有するメモリアレイであつ
   て、各列アレイは 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第１の複数の列ライン
   の一つのそれぞれ接続された複数のメモリセルを
   有する第１のハーフビツトライン、 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第２の複数の列ライン
   の一つにそれぞれ接続された複数のメモリセルを
   有する第２のハーフビツトライン、 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第３の複数の列ライン
   の一つにそれぞれ接続された複数のメモリセルを
   有する第３のハーフビツトライン、 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第４の複数の列ライン
   の一つにそれぞれ接続された複数のメモリセルを
   有する第４のハーフビツトライン、 第１及び第２のセンスノードを有するセンスア
   ンプ、 前記第１ハーフビツトラインの前記第１終端と
   前記第１センスノードの間に接続され第１の制御
   信号によつて制御される第１のパストランジス
   タ、 前記第２ハーフビツトラインの前記第１終端と
   前記第２センスノードの間に接続され前記第１制
   御信号によつて制御される第２のパストランジス
   タ、 前記第３ハーフビツトラインの前記第１終端と
   前記第１センスノードの間に接続され第２の制御
   信号によつて制御される第３のパストランジス
   タ、 前記第４ハーフビツトラインの前記第１終端と
   前記第２センスノードの間に接続され前記第２制
   御信号によつて制御される第４のパストランジス
   タ、を有する前記メモリアレイであつて、 前記第１及び第２ハーフビツトラインのいずれ
   かに接続されたメモリセルからデータがアクセス
   されるとき及びアクテイブプルアツプの期間は前
   記第１制御信号は前記第１及び第２のパストラン
   ジスタを導通状態にし、前記第３及び第４ハーフ
   ビツトラインのいずれかに接続されたメモリセル
   からデータがアクセスされるとき及びアクテイブ
   プルアツプの期間は前記第２制御信号は前記第３
   及び第４のパストランジスタを導通状態にし、 前記各列アレイはさらに、 前記第１ハーフビツトラインに接続され、前記
   第２ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第１パスト
   ランジスタを導通状態にするように制御される第
   １のダミーセル、 前記第２ハーフビツトラインに接続され、前記
   第１ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第２パスト
   ランジスタを導通状態にするように制御される第
   ２のダミーセル、 前記第３ハーフビツトラインに接続され、前記
   第４ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第３パスト
   ランジスタを導通状態にするように制御される第
   ３のダミーセル、 前記第４ハーフビツトラインに接続され、前記
   第３ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第４パスト
   ランジスタを導通状態にするように制御される第
   ４のダミーセル、 前記第３ハーフビツトラインの前記第２終端に
   接続され前記第１又は第３ビツトラインに接続さ
   れたメモリセルからデータがアクセスされるとき
   前記アクテイブプルアツプの期間アクテイブにさ
   れる第１アクテイブプルアツプ回路、 前記第４ハーフビツトラインの前記第２終端に
   接続され前記第２又は第４ビツトラインに接続さ
   れたメモリセルからデータがアクセスされるとき
   前記アクテイブプルアツプの期間アクテイブにさ
   れる第２アクテイブプルアツプ回路、 前記第１ハーフビツトラインの前記第２終端と
   第１のデータ出力端子の間に接続されデータアク
   セス信号によつて制御される第１データアクセス
   パストランジスタ、及び 前記第２ハーフビツトラインの前記第２終端と
   第２のデータ出力端子の間に接続され前記データ
   アクセス信号によつて制御される第２データアク
   セスパストランジスタ、を有する前記メモリアレ
   イ。 ２ 複数の列の対を有するメモリアレイであつ
   て、各列アレイは 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第１の複数の列ライン
   の一つにそれぞれ接続された複数のメモリセルを
   有する第１のハーフビツトライン、 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第２の複数の列ライン
   の一つにそれぞれ接続された複数のメモリセルを
   有する第２のハーフビツトライン、 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第３の複数の列ライン
   の一つにそれぞれ接続された複数のメモリセルを
   有する第３のハーフビツトライン、 第１及び第２の終端を有するとともに前記第１
   及び第２の終端に接続され第４の複数の列ライン
   の一つにそれぞれ接続された複数のメモリセルを
   有する第４のハーフビツトライン、 第１及び第２のセンスノードを有するセンスア
   ンプ、 前記第１ハーフビツトラインの前記第１終端と
   前記第１センスノードの間に接続され第１の制御
   信号によつて制御される第１のパストランジス
   タ、 前記第２ハーフビツトラインの前記第１終端と
   前記第２センスノードの間に接続され前記第１制
   御信号によつて制御される第２のパストランジス
   タ、 前記第３ハーフビツトラインの前記第１終端と
   前記第１センスノードの間に接続され第２の制御
   信号によつて制御される第３のパストランジス
   タ、 前記第４ハーフビツトラインの前記第１終端と
   前記第２センスノードの間に接続され前記第２制
   御信号によつて制御される第４のパストランジス
   タ、を有する前記メモリアレイであつて、 前記第１及び第２ハーフビツトラインのいずれ
   かに接続されたメモリセルからデータがアクセス
   されるとき及びプリチヤージの期間及びアクテイ
   ブプルアツプの期間は前記第１制御信号は前記第
   １及び第２のパストランジスタを導通状態にし、 前記第３及び第４ハーフビツトラインのいずれ
   かに接続されたメモリセルからデータがアクセス
   されるとき及び前記プリチヤージ期間及びアクテ
   イブプルアツプの期間は前記第２制御信号は前記
   第３及び第４のパストランジスタを導通状態に
   し、 前記各列アレイはさらに、 前記第１ハーフビツトラインに接続され、前記
   第２ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第１パスト
   ランジスタを導通状態にするように制御される第
   １のダミーセル、 前記第２ハーフビツトラインに接続され、前記
   第１ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第２パスト
   ランジスタを導通状態にするように制御される第
   ２のダミーセル、 前記第３ハーフビツトラインに接続され、前記
   第４ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第３パスト
   ランジスタを導通状態にするように制御される第
   ３のダミーセル、 前記第４ハーフビツトラインに接続され、前記
   第３ハーフビツトラインに接続されたメモリセル
   からデータがアクセスされるとき前記第４パスト
   ランジスタを導通状態にするように制御される第
   ４のダミーセル、 前記第３ハーフビツトラインの前記第２終端に
   接続され前記第１又は第３ビツトラインに接続さ
   れたメモリセルからデータがアクセスされるとき
   前記アクテイブプルアツプの期間アクテイブにさ
   れる第１アクテイブプルアツプ回路、 前記第４ハーフビツトラインの前記第２終端に
   接続され前記第２又は第４ビツトラインに接続さ
   れたメモリセルからデータがアクセスされるとき
   前記アクテイブプルアツプの期間アクテイブにさ
   れる第２アクテイブプルアツプ回路、 前記第１、第２、第３、及び第４ハーフビツト
   ラインをプリチヤージ電圧レベルに充電するため
   のプリチヤージ回路であつて、前記第３及び第４
   ハーフビツトラインの前記第２終端に接続され前
   記プリチヤージ期間活性化される前記プリチヤー
   ジ回路、 前記第１ハーフビツトラインの前記第２終端と
   第１のデータ出力端子の間に接続されデータアク
   セス信号によつて制御される第１データアクセス
   パストランジスタ、及び 前記第２ハーフビツトラインの前記第２終端と
   第２のデータ出力端子の間に接続され前記データ
   アクセス信号によつて制御される第２データアク
   セスパストランジスタ、を有する前記メモリアレ
   イ。