JP3281215B2 - ダイナミック型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にセンスアンプ方式
の改良をはかったＤＲＡＭに関する。

【０００２】

【従来の技術】近年、１トランジスタ／１キャパシタの
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線、トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line:以後オープンＢＬ方式
と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビッ
トまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line:以後フォールデッドＢＬ方式と記
す）が用いられているのが現状である。

【０００３】従来のオープンＢＬ方式とフォールデッド
ＢＬ方式の構成を、図３２に示す。図３２において、
（ａ）はオープンＢＬ方式、（ｂ）はフォールデッドＢ
Ｌ方式であり、ＳＡはセンスアンプ、ＷＬはワード線、
ＢＬはビット線、ＭＣはメモリセルを示している。

【０００４】オープンＢＬ方式は、ビット線とワード線
の交点の全てにメモリセルを配置できるため、メモリセ
ル部の面積を縮小できる利点があるが、ビット線が２つ
のセルアレイ間に渡るため、センスアンプをビット線幅
に１個配置する必要があり、センスアンプ部のレイアウ
トが非常に困難である。図３２（ａ）に示すように、セ
ルアレイ間で交互にセンスアンプを配置しても（リラッ
クス・オープンＢＬ方式）、ビット線２本に１個のセン
スアンプが必要となり、センスアンプ部の設計ルールが
厳しくなる問題点があった。

【０００５】これに対して６４ＫビットＤＲＡＭ時代か
ら現在まで主流のフォールデッドＢＬ方式は、ワード線
とビット線の交点のうちの半分にしかメモリセルがな
く、１つのセルアレイ内でビット線対を構成するため、
図３２（ｂ）に示すようにセルアレイの両端に交互にセ
ンスアンプを配置することにより（ダブル・フォールデ
ッドＢＬ方式）、ビット線４本に１個のセンスアンプが
あればよい。このため、センスアンプピッチを大幅に改
善でき、設計ルールのきついセンスアンプ部を容易にレ
イアウトすることができ、広くＤＲＡＭに用いられてき
た。

【０００６】しかしながら、フォールデッドＢＬ方式で
は、ワード線とビット線の交点の半分にしかメモリセル
を配置できず、メモリセル部の面積が大きくなってチッ
プサイズが拡大する問題がある。特に、６４Ｍビット，
２５６Ｍビット以上のＤＲＡＭにおいて、ＤＲＡＭの製
造での困難さから容易に設計ルートを縮小することが不
可能となってきており、現在のフォールデッドＢＬ方式
では、オープンＢＬ方式に比べてメモリセル部の縮小が
困難であることが大きな問題となっている。

【０００７】このように従来のＤＲＡＭにおいては、オ
ープンＢＬ方式はメモリセル面積は小さいがセンスアン
プの設計ルールが非常に厳しく、センスアンプの配置が
困難である問題点があり、一方フォールデッドＢＬ方式
はセンスアンプの設計ルールは大幅に緩和できるが、メ
モリセル面積が大きくチップサイズが大きくなる問題点
があった。

【０００８】そこで本発明者らは、フォールデッドＢＬ
方式に比べメモリセル面積を縮小することができ、かつ
オープンＢＬ方式に比べセンスアンプの設計ルールを緩
和することができ、メモリセル面積の縮小、センスアン
プ設計ルールの緩和という２つの要望を同時に達成し得
る半導体記憶装置を既に提案している（特願平５−２２
９２１５号）。これは、オープンＢＬ方式とフォールデ
ッドＢＬ方式とを最適に組み合わせることによって、そ
れぞれの特徴を生かしたＤＲＡＭを構成したものであ
る。

【０００９】例えば、１つの発明として、複数本のワー
ド線と複数本のビット線との交点位置に選択的にメモリ
セルを配置したセルアレイを複数個配設してなるダイナ
ミック型の半導体記憶装置において、第１のセルアレイ
の複数のビット数の一部は、複数のビット線対を形成し
て第１のセルアレイ端で第１のセンスアンプ部と接続さ
れて、フォールデッドＢＬ構成をなし、第１のセルアレ
イの複数のビット線の残りは、第１のセルアレイに第２
のセインアンプ部を介して隣接する第２のセルアレイの
複数のビット線の一部と２本で組を形成して、第２のセ
ンスアンプを用いたオープンＢＬ構成をなすことを特徴
としており、その１つの例を図３３に示し、その動作例
を図３４に示す。

【００１０】他の発明として、複数本のワード線と複数
本のビット線との交点位置に選択的にメモリセルを配置
したセルアレイを複数個配設してなるダイナミック型の
半導体記憶装置において、第１のセルアレイの複数のビ
ット線の一部は、複数のビット線対を形成して第１のセ
ルアレイ端でセンスアンプ部と接続され、フォールデッ
ドＢＬ構成をなし、第１のセルアレイの複数のビット線
の残りは、フォールデッドＢＬ構成をなすビット線対の
うちのリファレンス側のビット線と共用してビット線対
を形成し、センスアンプ動作前までフォールデッドＢＬ
構成をなし、センスアンプ動作後のメモリセルにデータ
を再書き込みするリストア動作時には、第１のセルアレ
イにセンスアンプ部を介して隣接する第２のセルアレイ
の複数のビット線の一部と２本で組を形成してオープン
ＢＬ構成をなすことを特徴としており、その１つの例を
図３５に示し、その動作例を図３６に示す。

【００１１】図３３において、例えばワード線ＷＡ0 が
選択されるとＢＬ0 ，ＢＬ1 にメモリセルデータが読み
出され、ＢＬ0 のデータはＰ01を“Ｈ”レベルにするこ
とにより、センスアンプＳＡ0 に読み出され、しかもセ
ルデータが読み出されない、ＢＬ2 をリファレンスビッ
ト線としてフォールデッドＢＬ方式でＳＡ0 でセンスす
る。ＢＬ1 のデータは、Ｐ01が“Ｈ”のためＳＡ1 に読
み出され、隣りのアレイのＢＬ4 をリファレンスビット
線としてオープンＢＬ方式でＳＡ1 でセンスする。

【００１２】ＷＡ1 が選択された時もＰ01が“Ｈ”とな
り、ＢＬ0 ，ＢＬ2 でフォールデッドＢＬ方式とＢＬ1
とＢＬ4 でオープンＢＬ方式の混合でセンスされる。し
かしＷＡ2 が選択されるとＢＬ1 にセルデータが出すＰ
2 を“Ｈ”レベルにして、センスアンプとセルアレイの
接続位置を図３４のように変えて、フォールデッドＢＬ
方式とオープンＢＬ方式でセンスする。

【００１３】図３５において、例えばＷＡ0 が選択され
た場合、ＢＬ1 とＢＬ2 にセルデータが読み出され、こ
の時φDE，φD02 ，φC0，φCEが“Ｈ”レベルでＢＬ1
のセルデータはＳＡ0 に読み出され、ＢＬ2 のデータは
ＳＡ1 に読み出され、ＢＬ0はＳＡ0 ，ＳＡ1 共用でリ
ファレンスビット線となり、φDE，φD02 ，φC0，φCE
全部を“Ｌ”レベルにして、データをＳＡ0 ，ＳＡ1 で
ラッチした後、フォールデッドＢＬ方式でＳＡ0 ，ＳＡ
1 でセンスする。ＳＡ0 側のデータはその後のφDE，φ
D02 を“Ｈ”レベルに戻し、ＢＬ1 ，ＢＬ0 でフォール
デッドＢＬ方式でデータの再書き込み（Restore)を行
う。

【００１４】しかし、ＳＡ1 側のデータは、ＢＬ0 をＳ
Ａ0 側のリストアで用いているため利用できないので、
ＳＡ1 側のリストアはＢＬ2 と隣りのセルアレイのビッ
ト線ＢＬ3 を用いてオープンＢＬ方式でリストアを行
う。ＷＡ1 ，ＷＡ2 が選択された場合、セルの位置が異
なるため図３６に示すようにセルアレイとセンスアンプ
との接続を変えて行う。

【００１５】しかしながら、図３３、図３５に示すよう
な例においては、次のような問題点がある。図３３にお
いては、読み出し方式がオープンＢＬ方式とフォールデ
ッドＢＬ方式の２種類が存在し、図３５においてはオー
プンＢＬ方式とフォールデッドＢＬ方式の２種類の再書
き込み方式が存在する。

【００１６】従来より、オープンＢＬ方式とフォールデ
ッドＢＬ方式ではアレイノイズ量が異なり、しかもアレ
イノイズが最悪になるセルデータ“０”又は“１”の組
合せのパターンが異なり、さらにセンスアンプの位置も
異なり、さらにスイッチ部分の回路数やスイッチのレイ
アウトが異なる。

【００１７】従来のフォールデッドＢＬ方式では、
“０”読みに必要な最低限の書き込み電圧と“１”読み
に必要な書き込み電圧が異なるためダミーワード線等の
カップリングで補償していたが、図３３、図３５の回路
においては“０”読みと“１”読みの一定の補償ばかり
でなく、上記理由により、オープン側の“０”読みと
“１”読みの必要な書き込み電圧のずれとフォールデッ
ド側の“０”読みと“１”読みのずれの大きさに違いが
生じる。よって“０”読みの悪い方と“１”読みの悪い
方でアレイのパフォーマンスが決定される。

【００１８】また、スイッチを切り換える等によっても
上記の違いが生じる。例えば、図３３に示すようにＰ2
がＰ01よりセンスアンプ側に配置された違いによっても
起こり得る。さらに、図３５に示すように、ＷＬ0 ，Ｗ
Ｌ1 ，ＷＬ2 の選択により、ビット線対が隣りに並ぶ場
合とビット線対の間にビット線が入る場合等、これらの
異なりによる違いが生じる。

【００１９】一方、前記図３５に示した構成により、メ
モリセルの数はオープンＢＬ方式よりは少ないものの、
フォールデッドＢＬ方式よりも多くできるので、従来の
フォールデッドＢＬ方式よりセル面積が大幅に縮小でき
る。さらに、センスアンプ部のビット線間方向のピッチ
に関しては、最大でピット線２本に１個しか配置できな
いオープンＢＬ方式よりもピッチが緩和でき、最大でビ
ット線４本に１個しか配置しなくてもよいフォールデッ
ドＢＬ方式より厳しいが、オープンＢＬ方式と比べると
大幅にセンスアンプ部の設計ルールは緩和できる。

【００２０】上記提案における駆動信号を図３７に示
す。この提案では、読出し時はフォールデッドＢＬ方式
となるので、読出し時にはオープンＢＬ特有のワード線
を介したノイズは起こらず、フォールデッドＢＬの長所
である非選択ＷＬを介したノイズをキャンセルできる方
式と同じになりノイズの低減がはかれる。

【００２１】しかしながら、次のような問題点がある。
ＤＲＡＭ高密度化により、ビット線間（ＢＬ−ＢＬ間）
の容量の増大に伴うビット線間ノイズがクローズアップ
されてきた（例えば、H.Hidaka“Twisted Bitline,Arch
itecture for Multi-MegabitDRAM's ”IEEE Journal of
Solid-State Circuits vol.24,No.1 pp.21-27,1989Fe
b. ）。

【００２２】図３５の構成におけるＢＬ−ＢＬ間ノイズ
例を考えてみる。図３８（ａ）に、図３５の読出し時の
フォールデッドＢＬ構成時の簡易化した図を示す。

【００２３】センスアンプＳＡ0 に注目するとＢＬ対
（ＢＬ1 ，ＢＬ2 ）において、ＢＬ1はＢＬ0 よりＢＬ
−ＢＬ間容量をＣBB、読出し信号をＶs とすると＋ＣBB
Ｖs のノイズを受け、ＢＬ2 はＢＬ1 とＢＬ9 から−２
ＣBBＶs のノイズを受け最大３ＣBBＶs のノイズを受け
る。これに対して、従来のフォールデッドＢＬ方式、リ
ラックスドオープンＢＬ方式のＢＬ−ＢＬ間ノイズは、
図３２より最大２ＣBBＶs となる。

【００２４】図３５の構成では、読出しがフォールデッ
ドＢＬ方式となるのでオープンＢＬ方式固有のワード
線，プレート，基板等を介したノイズは低減されるが、
逆にＢＬ−ＢＬ間ノイズは従来比１．５倍にもなってし
まう。さらに悪いことには、選択したワード線ＷＬの位
置により、参照ビット線の位置が動いてしまうので、図
３８（ｂ）に示すようなビット線を２ⁿ （ｎは自然数）
で分割し、ビット線ＢＬをツイストすることによりノイ
ズを低減する方法が適用できない。また、ビット線３本
で組をなしている点でも、従来のツイスト法が適用でき
ない問題点があった。

【００２５】そこで本発明者らは、ビット線の１／３ｎ
の位置で３本のビット線のうち２本をツイストしてノイ
ズを低減する発明を既に提案している（特願平５−３５
１０４９号）。しかしながら、この発明においては３ｎ
回のビット線のツイストをセルアレイ内で行うことによ
りノイズは低減できるが、その反面ツイストに面積を必
要とし、結果としてチップサイズが大きくなってしまう
問題点があった。

【００２６】また、前述したようなオープンＢＬ方式と
フォールデッドＢＬ方式を組み合わせたオープン・フォ
ールデッドＢＬ方式においては、ワード線のアドレスに
よってセルアレイのビット線とセンスアンプの接続の状
態が異なり、その接続状態は３本のワード線毎に周期的
に変化する。この状態を図５６に示す。

【００２７】例えば、ワード線ＷＬ0 を選択した場合
は、制御信号φ0,1 が“Ｈ”となり、φ0,1 によって制
御されるゲートが導通する。一方、φ2 は“Ｌ”となる
ため、φ2 によって制御されるゲートは非導通となる。
この結果、ビット線とメモリセル，センスアンプの接続
が図５７（ａ）に示すような形となり、メモリセルＭ1
のデータがフォールデッド・センスアンプＡ、メモリセ
ルＭ2 のデータがオープン・センスアンプＢにそれぞれ
読み出される。

【００２８】ＷＬ１が選択された場合は、同様にφ0,1
によって制御されるゲートが導通し、φ2 によって制御
されるゲートが非導通となる。このときの接続は図５７
（ｂ）のようになり、メモリセルＭ３，Ｍ４のデータが
それぞれフォールデッド・センスアンプＡ、オープン・
センスアンプＢに読み出される。ＷＬ２が選択された場
合は、φ2 によって制御されるゲートが導通となり、φ
0,1 によって制御されるゲートが非導通となる。このと
きの接続は図５７（ｃ）のようになり、メモリセルＭ
５，Ｍ６のデータがそれぞれフォールデッド・センスア
ンプＡ、オープン・センスアンプＢに読み出される。

【００２９】実際のセルアレイは、この３種類のワード
線が周期的に繰り返される構造になっており、ビット線
とセンスアンプの接続ゲートのための制御信号φもワー
ド線のアドレスが３つ変わる毎に周期的に変化するの
で、このφの制御には３相アドレスが必要となる。

【００３０】一方、ダイナミック型半導体記憶装置にお
いて使用されるアドレスは、通常は“０”か“１”の２
進数で表され、上記のφ0,1 ，φ2 の制御を行うために
２進数で表されたワード線の選択アドレスが、図５６に
示した３種類のワード線のうちどれであるかの３相アド
レスに変換しなければならない。即ち、ワード線ＷＬ0
，ＷＬ1 を選択した場合には、φ0,1 のゲートが導通
（ビット線とセンスアンプを接続）、φ2 のゲートが非
導通（同じく切断）とする。このためには、ワード線の
アドレスを３で割った剰余を求める回路が必要である。

【００３１】この変換を実現する回路として、従来提案
されているものを図５８に示す。回路Ａは２桁の２進数
を１桁の３進数に変換する回路、回路Ｂは２つの３進数
を加算し最下位の１桁の３進数を出力する回路である。

【００３２】アドレス入力Ａｉと／Ａｉ（ｉ＝０〜７）
は相補的な入力アドレスで、例えばＡｉ＝“０”ならば
／Ａｉ＝“１”となる。ワード線をアドレスＡｉによっ
て選択したとき、この回路の出力Ｚ0 ，Ｚ1 ，Ｚ2 が求
める剰余である。即ち、例えばＡ0 ＝Ａ1 ＝…＝Ａ7 ＝
“０”（／Ａ0 ＝／Ａ1 ＝…＝／Ａ7 ＝“１”）の場
合、出力はＺ0 ＝“１”，Ｚ1 ＝“０”，Ｚ2 ＝“０”
などとなる。入力と出力の対応を下記の（表１）に示
す。

【００３３】

【表１】

【００３４】このように、アドレスを３で割った剰余が
０の場合にはＺ0 ＝１、剰余が１，２の場合にはＺ1 ，
Ｚ2 がそれぞれ１となる。

【００３５】一方、ダイナミック型半導体記憶装置の内
部アドレスは通常待機時には外部アドレスの状態によら
ず固定されている。これにならって図５７に示した回路
において内部アドレスＡｉ＝／Ａｉ＝“０”とすると、
回路Ａの出力はＢ00＝“０”，Ｂ01＝“１”，Ｂ02＝
“１”となり、また最終出力Ｚ0 ，Ｚ1 ，Ｚ2 はＺ0 ＝
Ｚ1 ＝Ｚ2 ＝“１”となる。

【００３６】ところが上で述べたように、Ｚｉ＝“１”
（ｉ＝０，１，２）という状態はアドレスを３で割った
剰余がｉであることを表しており、Ｚ0 ＝Ｚ1 ＝Ｚ2 ＝
“１”という状態は多重選択である。よって、待機状態
から動作状態に変化した際、内部の２進アドレスＡｉ，
／Ａｉが確定してから剰余アドレスＺｉがきちんと確定
するまでの遅延時間の間は、剰余アドレスＺｉを用いて
制御するゲートｐｉやダミーワード線ＤＷＬｉが多重選
択となってしまうハザードが生じる。

【００３７】この状態を表したのが図５９である。チッ
プが待機状態から動作状態に移行し、アドレスが確定し
てからそれを剰余回路でデコードして、剰余が確定する
までには剰余回路の入力から出力までの遅延時間がかか
るため、この間は剰余回路の出力が多重選択となってし
まっている。これを避けるためには制御信号を、剰余ア
ドレスが確定するまで活性化しないという対策が考えら
れるが、回路が複雑になり、またマージンを見込んで動
作させるためには動作が遅くなるなどの問題がある。

【００３８】

【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、“０”読み出しデータと“１”読み出
しデータに最低限必要とされる書き込み電圧のずれの量
が１つのアレイの中に複数種類存在すると、１つのアレ
イのパフォーマンスが複数種類の中で、最も“０”読み
出しが悪い種類と最も“１”読み出しが悪い種類で律速
される問題点があった。

【００３９】また、ビット線３本で組をなしている場
合、従来のツイスト法が適用できず、ビット線間の干渉
ノイズを低減できない。さらに、特願平５−３５１０４
９号のように、ビット線の１／３ｎの位置で３本のビッ
ト線のうち２本をツイストさせる方式では、ビット線間
の干渉ノイズは低減されるもののチップ面積の増大を招
く問題があった。

【００４０】また、従来の剰余回路によってダイナミッ
ク型半導体記憶装置の内部アドレスをデコードする場
合、待機状態から動作状態に移行する際にセンスアンプ
とビット線をつなぐゲートやダミーワード線が多重選択
されるというハザードが生じてしまうという問題があっ
た。

【００４１】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、“０”読み出しデー
タと“１”読み出しデータとの読み出し易さのずれがあ
る場合にも、最も読み出しが悪いもので読み出しが律速
されることはなく、読み出しマージンの向上をはかり得
るＤＲＡＭを提供することにある。

【００４２】また、本発明の他の目的は、フォールデッ
ドＢＬ方式に比べメモリセル面積を縮小することがで
き、かつオープンＢＬ方式に比べセンスアンプの設計ル
ールを緩和することができ、メモリセル面積の縮小、セ
ンスアンプの設計ルールの緩和という２つの要望を同時
に達成することができ、さらにビット線間のノイズを低
減し得るＤＲＡＭを提供することにある。

【００４３】また、本発明の更に他の目的は、センスア
ンプとビット線をつなぐゲートやダミーワード線の動作
においてハザードが生じない剰余計算回路を備えたＤＲ
ＡＭを提供することにある。

【００４４】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００４５】即ち、本発明に係るダイナミック型半導体
記憶装置は、複数のワード線と複数のビット線との交点
位置に選択的に配置された複数のメモリセルを含む少な
くとも第１及び第２セルアレイと、前記第１のセルアレ
イの複数のビット線の一部により形成されるフォールデ
ッド・ビットライン構成をなす第１の複数のビット線対
に前記第１のセルアレイ端にて接続された第１のセンス
アンプ部と、前記第１のセルアレイの複数のビット線の
残りと前記第２のセルアレイの複数のビット線の一部と
で形成されるオープン・ビットライン構成をなす第２の
複数のビット線対の組に接続された第２のセンスアンプ
部と、前記第１及び第２のセルアレイの一部のビット線
に対して“１”読み出しレベルと“０”読み出しレベル
との電位のずれを補正する手段とを具備し、前記補正手
段の変化量はオープンビット線構成とフォールデッドビ
ット線構成とで異なることを特徴とする。

【００４６】また、本発明に係るダイナミック型半導体
記憶装置は、複数のワード線と複数のビット線との交点
位置に選択的に配置された複数のメモリセルを含む少な
くとも第１及び第２セルアレイと、前記第１のセルアレ
イの複数のビット線の一部により形成されるフォールデ
ッド・ビットライン構成をなす第１の複数のビット線対
に前記第１のセルアレイ端にて接続された第１のセンス
アンプ部と、前記第１及び第２のセルアレイの一部のビ
ット線に対して“１”読み出しレベルと“０”読み出し
レベルとの電位のずれを補正する手段と、前記第１のセ
ルアレイのビット線の残りが、センスアンプ動作前まで
は、前記複数のビット線対のうちのリファレンス側のビ
ット線と共用でフォールデット・ビットライン構成をな
す第２の複数のビット線対を形成し、センスアンプ動作
後のメモリセルにデータを再書き込みするリストア動作
時には、前記第１のセルアレイに隣接する第２のセルア
レイの複数のビット線の一部と共用でオープン・ビット
ライン構成をなすビット線対の組を形成するように制御
する制御部とを具備し、前記補正手段の変化量はオープ
ンビット線構成とフォールデッドビット線構成とで異な
ることを特徴とする。

【００４７】また、本発明に係るダイナミック型半導体
記憶装置は、複数のワード線と複数のビット線との交点
位置に選択的に配置された複数のメモリセルを含む少な
くとも第１及び第２セルアレイと、前記第１のセルアレ
イの複数のビット線の一部により形成されるフォールデ
ッド・ビットライン構成をなす第１の複数のビット線対
に前記第１のセルアレイ端にて接続された第１のセンス
アンプ部と、前記第１のセルアレイの複数のビット線の
残りと前記第２のセルアレイの複数のビット線の一部と
で形成されるオープン・ビットライン構成をなす第２の
複数のビット線対の組に接続された第２のセンスアンプ
部と、前記第１及び第２のセルアレイの一部のビット線
に対して“１”読み出しレベルと“０”読み出しレベル
との電位のずれを補正する手段とを具備し、前記補正手
段の変化量は選択したワード線の種類によって異なるこ
とを特徴とする。

【００４８】また、本発明に係るダイナミック型半導体
記憶装置は、複数のワード線と複数のビット線との交点
位置に選択的に配置された複数のメモリセルを含む少な
くとも第１及び第２セルアレイと、前記第１のセルアレ
イの複数のビット線の一部により形成されるフォールデ
ッド・ビットライン構成をなす第１の複数のビット線対
に前記第１のセルアレイ端にて接続された第１のセンス
アンプ部と、前記第１及び第２のセルアレイの一部のビ
ット線に対して“１”読み出しレベルと“０”読み出し
レベルとの電位のずれを補正する手段と、前記第１のセ
ルアレイのビット線の残りが、センスアンプ動作前まで
は、前記複数のビット線対のうちのリファレンス側のビ
ット線と共用でフォールデット・ビットライン構成をな
す第２の複数のビット線対を形成し、センスアンプ動作
後のメモリセルにデータを再書き込みするリストア動作
時には、前記第１のセルアレイに隣接する第２のセルア
レイの複数のビット線の一部と共用でオープン・ビット
ライン構成をなすビット線対の組を形成するように制御
する制御部とを具備し、前記補正手段の変化量は選択し
たワード線の種類によって異なることを特徴とする。

【００４９】

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】

【００５７】

【００５８】

【００５９】

【００６０】

【００６１】

【００６２】

【００６３】

【００６４】

【００６５】

【００６６】

【００６７】

【００６８】

【００６９】

【００７０】

【００７１】

【００７２】

【００７３】

【００７４】

【作用】本発明によれば、ビット線とワード線の交点の
数とメモリセルの数が等しいオープンＢＬ方式と、交点
の数の半分のメモリセル数をフォールデッドＢＬ方式の
組み合わせにより、メモリセルの数はオープンＢＬ方式
よりは少ないものの、フォールデッドＢＬ方式よりも多
くできるので、従来のフォールデッドＢＬ方式よりセル
面積が大幅に縮小できる。さらに、センスアンプ部を配
置するためのビット線間方向のピッチに関しては、最大
でビット線２本に１個しか配置できないオープンＢＬ方
式よりもピッチが緩和でき、最大でビット線４本に１個
しか配置しなくてもよいフォールデッドＢＬ方式より厳
しいが、オープンＢＬ方式と比べると大幅にセンスアン
プ部の設計ルールは緩和できる。

【００７５】また、ビット線２本に１個のセンスアンプ
を配置するオープンＢＬ方式（リラックス・オープンＢ
Ｌ方式）は、元来のビット線１本に１個のセンスアンプ
を配置する非常にセンスアンプピッチの厳しいオープン
ＢＬ方式に比べ、セルアレイの数が増大する欠点があっ
たが、本方式はセルアレイ数の増加もなしにリラックス
・オープンＢＬ方式より大きいセンスアンプピッチとな
る。このように本発明では、従来のオープンＢＬ方式と
フォールデッドＢＬ方式の各々の最大の欠点を克服し、
かつ各々の最大の長所を生かすことが可能となる。

【００７６】これに加え本発明では、“０”読みに最低
限必要とされるセル書き込み電圧と“１”読みに最低限
必要とされるセル書き込み電圧の違いの差の種類が１つ
のアレイ内に複数種類あったとしても、１種類毎に
“１”読みと“０”読みの差を補正する回路を設けてい
る。そしてこの補正回路を用いて、上記種類毎に補正の
量を変えることにより、“１”読みと“０”読みの差を
無くすることができる。

【００７７】また本発明では、ワード線選択位置によら
ず１つの第１のビット対の間に他の第２のビット線対の
うちのメモリセルが読み出されるビット線が挟まれるた
め、このメモリセルから第２のビット線対のビット線に
読み出された時、このビット線が読み出し信号量分変化
したことにより隣接したビット線に容量結合により与え
るビット線間のアレイノイズは、第１のビット線対の２
本のビット線で同相となる。従って、このノイズにより
第１のビット線対間の電位差が変化することはなく、こ
れによりアレイノイズを低減することが可能となる。

【００７８】

【００７９】

【実施例】以下、図面を参照して、本発明の実施例を説
明する。

【００８０】（実施例１）図１は、本発明の第１の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。図２（ａ）（ｂ）
はその動作波形図を示している。

【００８１】本実施例は図３３に示したＤＲＡＭの改良
であり、本実施例がこれと異なる点は、制御用クロック
φ0,1,2,3,4,5 を付加し、さらにこのクロックは、それ
ぞれφ0 はセンスアンプ部のビット線／ＢＬA とＣ1 の
キャパシタで結合し、φ1 はＢＬA とＣ1 で結合し、同
様にφ2 ，φ3 は／ＢＬB ，ＢＬB とＣ2 のキャパシタ
で結合し、φ4 ，φ5 は／ＢＬC ，ＢＬC とＣ1 のキャ
パシタで結合し、容量Ｃ1 とＣ2 は値が異なる（Ｃ1 ≠
Ｃ2 ）点である。

【００８２】このような構成において、例えばＷＡ0 が
選択されＢＬ0 ，ＢＬ1 にメモリセルデータが読み出さ
れるとき、Ｐ01が“Ｈ”レベルなため、ＢＬ0 のデータ
は／ＢＬA に伝達し、ＢＬ2 をリファレンスビット線と
してＳＡ0 でセンスをする。このとき、ＢＬ0 ではセル
データ以外にＷＡ0 を立ち上げたことによるＷＡ0 とＢ
Ｌ0 のカップリングにより電位が上がるため、ＳＡ0 で
“１”読みがし易く、“０”読みがし難くなる。

【００８３】そこで本実施例では、図２（ａ）に示すよ
うにφ1 を上げることにより、ＢＬA 側にＣ1 の容量を
カップリングさせてＢＬA の電位を上げる。これによ
り、“１”読みがし易く、“０”読みがし難いのを補償
して、“１”読みと“０”読みが同等にし易くなるよう
にする。

【００８４】同様に、ＢＬ1 のデータはＢＬB に伝達
し、アレイＢのＢＬ5 をリファレンスビット線として、
ＳＡ1 でセンスする。このとき、ＢＬ1 ではセルデータ
以外にＷＡ0 を立ち上げたことによるＷＡ0 とＢＬ1 の
カップリングにより電位が上がることにより、ＳＡ1 で
“１”読みがし易く、“０”読みがし難くなる。そこで
本実施例では、図２（ａ）に示すようにφ2 を上げるこ
とにより、／ＢＬB 側にもＣ2 の容量をカップリングさ
せて／ＢＬB の電位を上げる。これにより、“１”読み
し易く、“０”読みし難いのを補償して、“１”読みと
“０”読みが同等にし易くなるようにする。

【００８５】ここで、ＳＡ0 とＳＡ1 とで“１”読みし
易く“０”読みし難い程度は必ずしも同じではない。例
えば、ＷＡ0 の上ったとき、ＷＡ0 はＢＬ2 とも小さい
カップリングを引き起こす（ＢＬ2 とＷＡ0 の交点には
メモリセルはないが寄生容量は存在する）。この結果、
ＳＡ0 の“１”の読み易さは、ＳＡ1 の“１”の読み易
さよりは劣ることになる。これは、ＳＡ0 でのリファレ
ンスビット線ＢＬ2 が僅かだけ上記カップリングにより
上がるためである。このずれをなくすためには、Ｃ1 の
容量とＣ2 の容量の値を変える。即ち、Ｃ1 よりもＣ2
を小さくすればよい。

【００８６】この他、フォールデッド読み出しのＳＡ0
とオープン読み出しのＳＡ1 では“１”読み易さ、
“０”読み易さの差にアレイノイズの受け方、最悪パタ
ーンの違い等によりずれが存在する可能性があり、これ
はＣ1 ≠Ｃ2 とすることにより補正される。

【００８７】図２（ｂ）は図２（ａ）と異なり、リファ
レンスビット線をカップリングで上げるのではなく、セ
ルが読み出されるビット線を逆にカップリングで下げる
ことにより“１”読みと“０”読み易さの違いを補正す
る方法である。この場合においても、Ｃ1 ≠Ｃ2 とする
ことにより、ＳＡ0 とＳＡ1 での差を補正できる。

【００８８】（実施例２）図３は、本発明の第２の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。

【００８９】本実施例が第１の実施例と異なる点、セン
スアンプ部での容量をさらにＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，
Ｃ5 ，Ｃ6 と異ならせる点である。従来技術の項で問題
点を示した通り、同じフォールデッドＢＬ読み出しのＳ
Ａ0 においても、ワード線ＷＡ0 ，ＷＡ1 ，ＷＡ2 のど
れを選ぶかによって“１”読み易さと“０”読み易さの
差が異なる場合がある。このような場合には、Ｃ1 ≠Ｃ
2 ，Ｃ3 ≠Ｃ4 ，Ｃ5≠Ｃ6 と容量を変えることにより
対応させ、最適な補正を行うことができる。

【００９０】（実施例３）図４は、本発明の第３の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。図５（ａ）（ｂ）
はその動作波形図を示している。

【００９１】本実施例においては、センスアンプ部のカ
ップリング容量Ｃ1 は一定のままで制御信号φ0 〜φ5
の振幅量を変えることによりオープン読み出し、フォー
ルデッド読み出しでの違いや、ＷＡ0 〜ＷＡ2 の選択に
よる違いを補正することができる。

【００９２】例えば、図５（ａ）でオープンＢＬ方式と
フォールデッドＢＬ方式のＷＡ0 〜ＷＡ2 の組合せ全て
で“１”読み出しと“０”読み出しの差が異なる場合、
ＶFA0 ≠ＶFA1 ≠ＶFA2 ≠ＶOA0 ≠ＶOA1 ≠ＶOA2 とす
ればよい。図５（ａ）と（ｂ）の違いは、図２（ａ）と
（ｂ）の違いと同様に、リファレンス側と上げて補正す
るか、セル読み出し側を下げて補正するかである。

【００９３】電圧制御では自由に、例えばオープンＢＬ
方式とフォールデッドＢＬ方式だけで違う場合、ＶFA0
＝ＶFA1 ＝ＶFA2 ≠ＶOA0 ＝ＶOA1 ＝ＶOA2 と変えるこ
とができる。

【００９４】図６及び図７は、図４の回路における制御
信号φ0 〜φ4 を発生するためのの駆動回路の例をそれ
ぞれ示している。図６において、例えばＷＡ0 が選択さ
れるとφFA0 が“Ｌ”レベルになり、φ1 の電位がＶss
からＶFA0 に変化する。ＷA1が選択されるとφFA1 が
“Ｌ”レベルになり、φ0 がＶssからＶFA1 に変化す
る。このようにＶFA0 〜ＶFA2 ，ＶOA0 〜ＶOA2 までの
基準電位を作っておけば容易に制御できる。

【００９５】図７は、オープンＢＬ側とフォールデッド
ＢＬ側のみで“１”読み易さと“０”読み易さが異なる
場合の例を示している。また、基準電位はＶFA，ＶOAの
２種類あればよい。

【００９６】図８は、基準電位を不要にする例を示す。
スタンドバイ時φPRE を“Ｌ”にして容量ＣX1，ＣX2を
Ｖccにプリチャージしておき、例えばＷＡ1 が選択され
た場合、φFA1 を“Ｌ”にして、トランジスタＱ1 を導
通させる。この時、制御信号の容量をＣY とするとφ0
の電位はＶssからＣX1／（ＣY ＋ＣX1）・Ｖccに変化す
る。ＣX1≠ＣX2をすることにより、図６，図７と同様に
自由に制御信号の振幅を変えることができる。同様にφ
0 ，φ2 ，φ3 の回路も構成できる。

【００９７】試作ではφPRE を単にＶccにしておき、Ｘ
１，Ｘ２に直接チップ外部から基準電位を与えておき、
“１”読みと“０”読みのし易さのずれを測定してお
き、そのずれの分ＣX1，ＣX2の値を変え、量産ではＸ
１，Ｘ２の外部からの入力なしで対応させることが可能
である。

【００９８】（実施例４）図９は、本発明の第４の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。図１０はその動作
波形図を示している。

【００９９】本実施例は図３５に示したＤＲＡＭの改良
であり、第１の実施例で説明したのと同様に、制御用ク
ロックφ0,1,2,3,4,5 を付加し、これらのクロックをセ
ンスアンプ部の各ビット線とＣ1 ，Ｃ2 のキャパシタで
結合している。

【０１００】本実施例では、図１と同様にして、“１”
読みと“０”読みし易さのＳＡ0 側（フォールデッド読
み出し、フォールデッド再書き込み）とＳＡ1 側（フォ
ールデッド読み出し、オープン再書き込み）のずれを、
Ｃ1 ≠Ｃ2 とすることにより補正できる。

【０１０１】図１０はセルが読み出される側をセンスア
ンプ部のカップリングで少し下げる方式を示す。

【０１０２】（実施例５）図１１は本発明の第５の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。

【０１０３】本実施例において、ＷＡ0 ，ＷＡ1 ，ＷＡ
2 で“１”読みと“０”読み易さが異なる場合は、図３
の例と同様に、Ｃ1 ≠Ｃ2 ，Ｃ3 ≠Ｃ4 ，Ｃ5 ≠Ｃ6 と
すればよい。

【０１０４】（実施例６）図１２は本発明の第６の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。図１３はその動作
波形図を示している。

【０１０５】本実施例では、図４の例と同様に制御信号
φ0 〜φ5 の振幅を変えることにより補正させる。

【０１０６】図１４は、図１２の回路における制御信号
φ0 〜φ4 を発生するための駆動回路例であり、特に図
８と同様に基準電位を用いないで振幅を変えている。こ
の例では、φ0 はＶccから電荷分配で電位を下げてい
る。勿論、前記図５（ｂ）を実現するのにも利用でき
る。

【０１０７】（実施例７）図１５は本発明の第７の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。

【０１０８】これは、セルアレイ内にダミーセルを置
き、／ＤＷA0〜／ＤＷA2，／ＤＷB0〜／ＤＷB2の下げる
値を各々２種類以上変えるか、若しくは、通常／ＤＷA0
〜／ＤＷA2のうちいずれか１本を下げるものを３本動作
させ、“１”読みと“０”読み易さの補正を任意で行う
ことができる。

【０１０９】例えば、ＷＡ0 が選択されて各種カップリ
ングによりＢＬ0 の方がＢＬ2 よりＶx だけ不用に上っ
た場合を考える。

【０１１０】ダミーワード線／ＤＷA0をＶccからＶssに
下げた時、ＢＬ0 ，ＢＬ1 がＶY だけ下がるとすると、
／ＤＷA1をＶccからＶssに下げるとＢＬ1 ，ＢＬ2 がＶ
Y だけ下がる。また、／ＤＷA2をＶccからＶssに下げる
と、ＢＬ0 ，ＢＬ2 がＣY だけ下がる。よって、／ＤＷ
A0〜／ＤＷA2の下げる電圧をそれぞれＶA0／Ｖcc，ＶA1
／Ｖcc，ＶA2／Ｖccとすると、ダミーワード線を動かす
ことによりＢＬ0 とＢＬ2 との補正差は ＢＬ0 −ＢＬ2 ＝（ＶA0×ＶY ＋ＶA2×ＶY ）−（ＶA1×ＶY ＋ＶA2×ＶY ） ＝（ＶA0−ＶA1）ＶY となる。

【０１１１】オープン側のＳＡ1 では ＢＬ1 −ＢＬ4 ＝（ＶA0＋ＶA1）ＶY となり、ＶA0＋ＶA1の値により任意に設定できる。

【０１１２】（実施例８）図１６は本発明の第８の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。

【０１１３】これも、セルアレイ内にダミーセルを置
き、／ＤＷA0〜／ＤＷA2，／ＤＷB0〜／ＤＷB2の下げる
値を各々２種類以上変えるか、若しくは、通常／ＤＷA0
〜／ＤＷA2のうちいずれか１本を下げるものを３本動作
させ、“１”読みと“０”読み易さの補正を任意で行う
ことができる。

【０１１４】基本的な動作は第７の実施例と同様であ
り、ＷＡ0 が選択されると、 ＢＬ0 −ＢＬ1 ＝（ＶA0′＋ＶA1′）ＶY −（ＶA1′＋ＶA2′）ＶY ＝（ＶA0′−ＶA2′）ＶY ＢＬ0 −ＢＬ2 ＝（ＶA0′＋ＶA2′）ＶY −（ＶA1′＋ＶA2′）ＶY ＝（ＶA0′−ＶA1′）ＶY となり、“１”読みと“０”読み易さの補正を任意に行
うことができる。

【０１１５】（実施例９）図１７は本発明の第９の実施
例に係わるＤＲＡＭの回路構成を示す図であり、２つの
アレイ（Ａ，Ｂ）の例を示している。

【０１１６】本実施例は、図１の例において、ビット線
にキャパシタを結合する代わりに、本来、本発明の動作
に必要なセルアレイとセンスアンプ間のスイッチのゲー
ト長Ｌ及びゲート幅Ｗを変えたものである。このような
構成であっても、第１の実施例と同様の効果が得られ
る。これは、もともとスイッチは選択されたセルの位置
により“Ｈ”，“Ｌ”に切り替わるので第１の実施例よ
うに新たなクロックを用いなくても、この部分のカップ
リング量を変えるだけで実現できる。

【０１１７】（実施例１０）図１８は、本発明の第１０
の実施例に係わるＤＲＡＭの回路構成を示す図であり、
２つのアレイ（Ａ，Ｂ）の例を示している。

【０１１８】本実施例は、図９の例において、ビット線
にキャパシタを結合する代わりに、本来、本発明の動作
に必要なセルアレイとセンスアンプ間のスイッチのゲー
ト長Ｌ及びゲート幅Ｗを変えたものである。このような
構成であっても、第４の実施例と同様の効果が得られ
る。

【０１１９】（実施例１１）図１９は、本発明の第１１
の実施例に係わるＤＲＡＭの回路構成を示す図であり、
２つのアレイ（Ａ，Ｂ）の例を示している。図２０はそ
の動作波形図を示してる。

【０１２０】図１９において、ＳＡ0 〜ＳＡ5 はセンス
アンプ、ＷＡ0 〜ＷＡ2 ，ＷＢ0 〜ＷＢ2 はワード線、
ＢＬ0 〜ＢＬ15はセルアレイ内のビット線、／ＢＬA0，
ＢＬA0，／ＢＬA1，ＢＬA1，／ＢＬB0，ＢＬB0，／ＢＬ
B1，ＢＬB1，／ＢＬC0，ＢＬC0，／ＢＬC1，ＢＬC1はセ
ンスアン部のビット線、ＰA0，ＰA12 ，ＰB11 ，ＰB1，
ＰB020，ＰB022，ＰC11 ，ＰC1，ＰC020，ＰC022，ＰD
0，ＰD12 はメモリセルのビット線とセンスアンプのビ
ット線対の接続を切り換えるスイッチの制御信号を示
す。

【０１２１】アレイＢの右端、アレイＡの左端はフォー
ルデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢ
の右端のＳＡはさらに右のセルアレイとＳＡを共有して
いるシェアドＳＡ方式であり、アレイＡの左端のＳＡは
さらに左のセルアレイとＳＡを共有しているシェアドＳ
Ａ方式である。

【０１２２】アレイＡのワード線として例えばＷＡ0 が
選択された場合は、例えばＳＡ0 ，ＳＡ2 ，ＳＡ3 を考
えると、ＳＡ0 は３本１組のビット線のうちメモリセル
がある１本のビット線例えばＢＬ1 と、残りフォールデ
ッドＢＬを組むＳＡ3 のビット線対例えばＢＬ3 ，ＢＬ
5 のうちリファレンス側のビット線例えばＢＬ3 をリフ
ァレンスビット線として対を組み、フォールデッドＢＬ
としてＳＡ動作する。同様に、ＳＡ2 はＢＬ2 とＢＬ0
で対を組みフォールデッドＢＬとしてＳＡ動作し、ＳＡ
3 はＢＬ5 とＢＬ3 で対を組みフォールデッドＢＬとし
てＳＡ動作する。ここで、ＢＬ3 はＳＡ0 とＳＡ3 の共
通のリファレンスビット線として共用される。

【０１２３】メモリセルにデータを最書き込する場合、
リファレンスビット線の共用を止め、例えばセンスアン
プＳＡ0 につながるビット線対ＢＬ1 ，ＢＬ3 はそのま
まフォールドデッドＢＬとして再書き込みを行い、例え
ばセンスアンプＳＡ2 につながるビット線対としては、
アレイＡのＢＬ2 と隣のアレイＢの３本１組のビット線
のうちの１本、例えばＢＬ8 をリファレンスビット線と
してオープンＢＬ方式で再書き込みを行う。また、セン
スアンプＳＡ3 につながるビット線対として、アレイＡ
のＢＬ5 と隣りのアレイＢの３本１組のビット線のうち
の１本、例えばＢＬ11をリファレンスビット線としてオ
ープンＢＬ方式で再書き込みを行う。

【０１２４】このような動作により、読み出し時にはオ
ープンＢＬ特有のワード線を介したノイズは起こらず、
フォールデッドＢＬの長所である非選択ワード線を介し
たノイズをキャンセルできる方式と同じになり、ノイズ
の低減がはかれる。

【０１２５】さらに、オープンＢＬ方式とフォールデッ
ドＢＬ方式を組合せて、再書き込みするため、通常の再
書き込み、ビット線のイコライズが可能となる。同様
に、アレイＢのワード線が選択されても、読み出し時は
アレイのビット線を共用のリファレンスとしてフォール
デッドＢＬ構成となり、再書き込み時は、１組のビット
線対はそのままフォールデッドＢＬ構成で再書き込み、
残り１組のビット線対は共用リファレンスＢＬをやめ
て、メモリセルデータが読み出されたアレイＢのビット
線と隣りのアレイＡのビット線（リファレンスＢＬ）を
対として、オープンＢＬを構成し再書き込みを行う。

【０１２６】セルアレイは、ワード線とビット線の交点
の数の２／３にメモリセルを配置したもので、従来の交
点の数とメモリセルの数の等しいオープンＢＬ方式より
はメモリセル数が少ないが、交点の数の半分のメモリセ
ルの数のフォールデッドＢＬ方式よりメモリセルの数が
多いため、フォールデッドＢＬ方式に比べ大幅にメモリ
セルの面積を縮小できる。また、本実施例におけるセン
スアンプのピッチは、ビット線（ＢＬ）の３本に１個の
センスアンプ（ＳＡ）を配置すればよく、オープンＢＬ
方式に比べ、大幅にＳＡの設計ルールを緩和できる。

【０１２７】このようなセルアレイ構成において、本実
施例では図１９に示すようにフォールデッドＢＬ方式で
の読み出し時には、選択したワード線の位置に拘らず、
１つのビット線対に注目した場合、このビット線対の間
に他のビット線対のうちのメモリセルが読み出されるビ
ット線が挟まれる構成を取るようにメモリセル内のビッ
ト線とセンスアンプのビット線の接続を切り換えてい
る。

【０１２８】例えば、ワード線ＷＡ0 を選択する場合を
考える。ワード線が立ち上がる前に図２０に示すように
ＰA12 ，ＰB11 ，ＰB1，を“Ｌ”レベルにしてＰA0，Ｐ
B020，ＰB022を“Ｈ”レベルのままでＷＡ0 を立ち上げ
る。このとき、ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，ＢＬ4 にメモ
リセルデータが読み出される。そして、そのデータはＰ
A0，ＰB020，ＰB022が“Ｈ”のためセルデータが読み出
されたＢＬ1 とリファレンスビット線ＢＬ3 をフォール
デッドＢＬ対としてＳＡ0 に取り込まれる。

【０１２９】また同様に、セルデータが読み出されたＢ
Ｌ4 とリファレンスビット線ＢＬ6を対としてＳＡ1
に、セルデータが読み出されたＢＬ2 とリファレンスビ
ット線ＢＬ0 を対としてＳＡ2 にセルデータが読み出さ
れたＢＬ5 とリファレンスビット線ＢＬ3 を対としてＳ
Ａ3 に取り込まれる。このとき、リファレンスビット線
ＢＬ3 はＳＡ0 ，ＳＡ3 のビット線対に対して共用のリ
ファレンスとなる。

【０１３０】図１９の例では４カラム分しか無いため共
用リファレンスビット線の例は１本しかないが、実際は
３本に１本の割合で共用リファレンスビット線となる。
従来の図３５と大きく異なる所は、例えばＳＡ0 のビッ
ト線対ＢＬ1 ，ＢＬ3 の間にＳＡ2 のセルデータが読み
出されるビット線ＢＬ2 が挟まれ、ＳＡ1 のビット線対
ＢＬ4 ，ＢＬ6 の間にＳＡ3 のセルデータが読み出され
るビット線ＢＬ5 が挟まれ、ＳＡ2 のビット線対ＢＬ0
，ＢＬ2 の間にＳＡ0 のセルデータが読み出されるビ
ット線ＢＬ1 が挟まれ、ＳＡ3 のビット線対ＢＬ3 ，Ｂ
Ｌ5 の間にＳＡ1のセルデータが読み出されるビット線
ＢＬ4 が挟まれている点である。

【０１３１】図２１には、ワード線ＷＡ0 が選択された
場合の前述の読み出し動作を「太い線」で示している。
ＢＬ1 ，ＢＬ3 はＳＡ2 に入るメモリセルデータが読み
出されたＢＬ2 が読み出し信号量分変動し、これがＢＬ
間の結合容量ＣBB（図２１）により隣接したビット線に
与えるノイズはＳＡ0 のビット線対ＢＬ1 がＢＬ3 がＢ
Ｌ2 の両側に配置されるため、ＢＬ1 ，ＢＬ3 の両方に
同量の同相のＢＬ間ノイズを与える。よって、ＳＡ0 か
ら見ると読み出し時のビット線対ＢＬ1 ，ＢＬ3 の電位
差は変わらず、ＢＬ2 のアレイノイズの影響をキャンセ
ルできる。

【０１３２】従って、ビット線対ＢＬ1 ，ＢＬ3 はＳＡ
1 用のメモリセルデータが読み出されるＢＬ4 からのみ
ビット線間ノイズＣBBＶs （Ｖs はＢＬ4 の読み出し信
号量）を受ける。これは、前記図３５のビット線間ノイ
ズ量３ＣBBＶs の１／３に低減できる。このように、ビ
ット線をツイストしなくてもノイズを低減できるため、
チップサイズも小さいままで実現できる。

【０１３３】同様の理由により、ＳＡ1 ，ＳＡ2 ，ＳＡ
のビット線対も各々間に入るビット線からの読み出し信
号に起因するＢＬ−ＢＬ間ノイズはキャンセルでき、Ｗ
Ａ0を選択した場合、全てのビット線序で見ても読み出
し時のＢＬ間ノイズはＣBBＶs と図３５の例の最大３Ｃ
BBＶs の１／３の最大ＣBBＶs と低減できる。

【０１３４】メモリセルデータがセンスアンプに読み出
された後の次の動作として、図２０に示すように、ＰA
0，ＰB020，ＰB022を“Ｌ”レベルにしてセンスアンプ
を活性化して微小信号を増幅させる。

【０１３５】次に、このデータを元のメモリセルに戻
す。即ち、再書き込みする場合を考える。ＳＡ0 ，ＳＡ
1 に関してはＰA0を“Ｈ”レベルにして、ＢＬ1 ，ＢＬ
3 を対、ＢＬ4 ，ＢＬ6 を対としてフォールデッド・ビ
ット線方式でメモリセルに再書き込みを行う。

【０１３６】このとき、ＢＬ3 はＳＡ0 で利用しており
ＳＡ3 の再書き込みに利用できないので、ＳＡ2 ，ＳＡ
3 の再書き込み動作はＰB020のみ“Ｈ”レベルに戻し、
ＰB022は“Ｌ”レベルのままで逆に隣りのアレイＢにつ
ながるＰC022を“Ｈ”レベルにする。よって、再書き込
み時は図２２に示すようにＳＡ2 はビット線ＢＬ2 ，Ｂ
Ｌ8 を対、ＳＡ3 はＢＬ5 ，ＢＬ11を対としてオープン
ＢＬ方式で行う。

【０１３７】同様に、ワード線ＷＡ1 ，ＷＡ2 を選択す
る場合も、制御信号ＰA0，ＰA12 ，ＰB1，ＰB11 ，ＰB0
20，ＰB022，ＰC11 ，ＰC1，ＰC020，ＰC022をうまく図
２０のように制御して、ＷＡ1 選択時のメモリセル読み
出しのメモリセルのビット線とセンスアンプのビット線
の接続を図２３のように切り換え、再書き込み時は図２
４のように切り換える。

【０１３８】ＷＡ2 選択時のメモリセル読み出しのメモ
リセルのビット線とセンスアンプのビット線の接続を図
２５のように切り換え、再書き込み時は図２６のように
切り換える。

【０１３９】どの場合でも常に読み出し時ビット線対の
間に、他のメモリセルが読み出されるビット線が来るよ
うに切り換えているため、ＢＬ間のアレイノイズは最大
ＣBBＶs に低減できている。

【０１４０】なお、図２５における最外端のＳＡ2 のビ
ット線対ＢＬ0 ，ＢＬ2 とＳＡ1 のビット線対ＢＬ5 ，
ＢＬ7 は間にＢＬ1 ，ＢＬ6 が挟まっており、このビッ
ト線はＷＡ2 選択時どこのセンスアンプにもメモリセル
データは読み出されないが、ＢＬ0 ，ＢＬ2 のビット線
対、ＢＬ5 ，ＢＬ7 のビット線対から見ると読み出し時
はノイズを受けない。

【０１４１】図２１，図２３，図２５を比較して見ると
分かるが、ワード線をＷＡ0 からＷＡ1 に変えることに
より、セルアレイ内のメモリセルの位置は１ビット線分
下に下がるが、その分、ＷＡ1 選択時はメモリセルアレ
イのビット線とセンスアンプのビット線の接続をメモリ
セルアレイのビット線１本分下げた形で接続を切り換え
ている。ＷＡ2 に変えた場合はＳＡ0 ，ＳＡ1 側はセル
アレイのビット線１本分下げた形で、ＳＡ2 ，ＳＡ3 側
は逆にＷＡ0 選択時と同じ接続にしている。このよう
に、セルアレイのビット線とセンスアンプのビット線の
接続を選択したワード線の位置に合わせて、切り換える
ことによりノイズを大幅に低減できる。

【０１４２】（実施例１２）図２７は、本発明の第１２
の実施例に係わるＤＲＡＭの回路構成を示す図であり、
２つのアレイ（Ａ，Ｂ）の例を示している。

【０１４３】本実施例は、等価回路的には図１９の第１
０の実施例と同じで、異なる点は、センスアンプとメモ
リセルを接続するスイッチの方向が、図２７の破線で囲
んだ部分で、ワード方向にミラー反転している点であ
る。この例に示すように、スイッチは等価回路を同等に
保ちつつ配置位置を変えることができる。その動作は第
１１の実施例と実質的に同様であるので、省略する。

【０１４４】（実施例１３）図２８は、本発明の第１３
の実施例に係わるＤＲＡＭの回路構成を示す図であり、
２つのアレイ（Ａ，Ｂ）の例を示している。図２９はそ
の動作波形図を示してる。

【０１４５】本実施例は、第１１の実施例の次のような
問題点を解決することができる。例えば、図２１におい
てワード線ＷＡ0 が選択された場合、ＳＡ0 に注目する
と、読み出し時ワード線が上がる前にＰA12 ，ＰB11 ，
ＰB1が“Ｈ”から“Ｌ”レベルに下がる。このとき、セ
ルアレイとセンスアンプ間のスイッチのトランジスタの
ゲートとソース又はゲートとドレイン間の容量カップリ
ングにより、ソース又はドレインに接続するビット線は
僅かに下がってしまう。この部分を図２１では“・”点
で示してある。また、ワード線上昇後セルデータがＳＡ
0 に入った後ＳＡ0 にデータをラッチするため、ＰA0，
ＰB020，ＰB022も下げる。このときのカップリングの影
響を受ける所を“×”で示してある。よって、ＳＡ0 の
メモリセルデータが読まれるビット線／ＢＬA0は“・”
が３ケ所、“×”が１ケ所、リファレンスビット線ＢＬ
A0は“・”が３ケ所、“×”が１ケ所。

【０１４６】これに対してＷＡ1 選択時は図２３に示す
ように、ＳＡ0 のセルデータ側のビット線／ＢＬA0は
“・”が２ケ所、“×”は１ケ所、リファレンス側のビ
ット線ＢＬA0は“・”が３ケ所、“×”は１ケ所であ
り、ＷＡ2 選択時は図２５に示すように、ＳＡ0 のセル
データ側のビット線ＢＬA0は“・”が３ケ所、“×”が
１ケ所、リファレンス側のビット線／ＢＬA0は“・”が
２ケ所、“×”が１ケ所となりＷＡ0 〜ＷＡ2 の選択位
置によりカップリングの影響が異な。その結果として、
メモリセルの“１”データの読み易さと“０”データの
読み易さとが異ってしまう。

【０１４７】例えば、メモリセルデータが読み出される
ビット線がカップリングを受け下がると“１”読みしに
くく、“０”読みし易くなる。また、スイッチ等の僅か
な配置の互い、レイアウトの異り、例えば図１９と図２
７の異りのような場合でも僅かに“１”データの読み易
さと“０”データの読み易さが異ってしまう可能性があ
る。

【０１４８】図２８の第１３の実施例はこの問題を解決
することができる。図２８において、センスアンプ部の
ビット線対に結合容量Ｃ1 を持つキャパシタを接続し、
この対極に制御信号φ0 〜φ5 を接続し、メモリセル読
み出し時このφ0 〜φ5 を動かすことにより、前記ビッ
ト線対間のアンバランスを補償する。これは、先に説明
した第１の実施例の考え方と基本的に同じである。

【０１４９】選択したワード線ＷＡ0 〜ＷＡ2 の位置に
より、ビット線対間のアンバランス量が異なるため第１
３の実施例では、図２９に示すようにＷＡ0 〜ＷＡ2 の
位置によりφ0 〜φ5 の振幅の値を変えている。この点
が従来のダミーセル方式やカップリングにより１種類の
補正、即ちこの例に当てはめると振幅を一定にする方式
と異なる。

【０１５０】図２９の例では、メモリセルが読み出され
るビット線側に接続するセンスアンプ部のビット線につ
ながるＣ1 の制御信号下げている。例えば、ＷＡ0 選択
時メモリセルデータは／ＢＬA0に読み出されるため、φ
0 を電圧ＶFFA0まで下げている。この可変な振幅を実現
する回路例を図３０に示す。

【０１５１】例えば、φ0 信号はプリチャージ時はφFF
A0，φFFA1が“Ｌ”であり、Ｖccにプリチャージされ
る。ＷＡ0 選択時はＶFFA0のみ“Ｈ”レベルになりφ0
信号は電源ＶFFA0にまで下がるぐあいである。

【０１５２】図３０のようにチップ内部で各種値の異な
る電源ＶFFA0，ＶFFA1，ＶFFA2，ＶFOA0，ＶFOA1，ＶFO
A2を発生させなくても、図３１のような別の回路方式を
用いると、任意の電圧を簡単にＶccとＶssから発生でき
る。

【０１５３】例えば図３１において、プリチャージ時／
φPRE は“Ｈ”で容量ＣX0，ＣX1はＶssにプリチャージ
され、φ0 はφFFA0，φFFA1が“Ｌ”レベルのため、Ｖ
ccにプリチャージされている。次に、／φPRE が“Ｌ”
レベルになりＷＡ0 が選択され、φFFA0が“Ｈ”レベル
になると、容量ＣX0とφ0 の負荷容量ＣY の電荷分配で
出力φ0 は下がる。

【０１５４】ＣX0，ＣX1の値を変えると自由にφ0 の振
幅を変えることができる。勿論この方式は図２７の方式
にも適用できる。

【０１５５】このようにφ0 〜φ5 の振幅を各自変える
方式ばかりでなく、センスアンプの容量Ｃ1 の値を選択
したワード線の位置，センスアンプの位置、即ち、φ0
，φ1 の入るセンスアンプとφ2 ，φ3 ，φ4 ，φ5
の入るセンスアンプのＣ1 の値を個別に変えたり、ダミ
ーワード線の振幅、外部書き込み形のダミーセルではダ
ミーセルの電位を個別に変えることにより各種アンバラ
ンスを補正できる。

【０１５６】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。

【０１５７】次に、ワード線のアドレスを３で割った剰
余を求める論理回路の出力をメモリセルアレイを駆動す
る信号として用いるＤＲＡＭで、論理回路の改良をはか
った実施例について説明する。なお、以下の実施例で
は、本発明者らが既に提案した構成（特願平５−２２９
２１５号）に適用した例を示しているが、先に説明した
第１〜第１３の実施例にも適用できるのは勿論のことで
ある。

【０１５８】（実施例１４）本発明の第１４の実施例に
係わるＤＲＡＭの回路構成を図３９に示す。本実施例
は、オープン・フォールデッドＢＬ方式のダイナミック
型半導体記憶装置で、１つのセルアレイに２５６本のワ
ード線が含まれる例である。基本的構成は従来例と同じ
である。

【０１５９】ワード線のアドレスは、Ａ0 〜Ａ7 の８ビ
ットのアドレスが用いられ、これらによって表される選
択ワード線のアドレスを３で割った剰余を求める剰余回
路を図４０に示す。

【０１６０】本実施例では剰余を表すために、従来の技
術で説明した例と同じく剰余回路の出力である３つの信
号線Ｚ0 ，Ｚ1 ，Ｚ2 を用いる。即ち、アドレスを３で
割った剰余が０の場合はＺ0 ＝“１”、剰余が１の場合
はＺ1 ＝“１”、剰余が２の場合はＺ2 ＝“１”とする
ことによって剰余が幾つであるかを表現している。これ
に加えて本実施例では、さらにチップが待機状態である
ということを表す第４の状態を、Ｚ0 ，Ｚ1 ，Ｚ2 の全
てが“０”であることによって表している。

【０１６１】剰余回路の出力とアドレス入力の関係を表
で示すと、下記の（表２）のようになる。

【０１６２】

【表２】

【０１６３】本実施例における剰余回路は、図４０に示
されるように、８ビットの２進数を２ビットずつ分割
し、それぞれ２ビットずつの４組の数を３で割った剰余
を求める回路Ａと、２つの３相信号を加算し、その結果
をさらに３で割った剰余を出力する回路Ｂによって構成
される。回路Ａ及び回路Ｂの具体的構成例を図４１に示
す。

【０１６４】また、剰余回路に対する入力は、アドレス
信号Ａｉとその相補信号／Ａｉを用いている。これらの
アドレス信号は、チップが待機状態にあるとき、全て
“Ｌ”に固定されており、チップが活性化すると、Ａｉ
か／Ａｉのいずれか一方のみが“Ｈ”になる。

【０１６５】チップが待機状態にある時、即ち全てのＡ
ｉと／Ａｉが“Ｌ”に固定されている場合には、回路Ａ
の出力は全て“Ｌ”になる。従って、回路Ａの出力を入
力とする回路Ｂの出力も全て“Ｌ”となり、結果として
剰余回路全体の出力Ｚ0 ，Ｚ1 ，Ｚ2 も全て“Ｌ”にな
る。この状態からチップが活性化してＡｉか／Ａｉのい
ずれか一方が“Ｈ”になると、回路Ａの３つの出力の１
つのみが“Ｈ”になる。この結果が回路Ｂに伝達されて
いき、最終的に剰余回路全体の３つの出力のうち１つの
みが、待機状態の“Ｌ”から“Ｈ”に変化する。

【０１６６】この様子を表したのが、図４２である。待
機状態でＺ0 ，Ｚ1 ，Ｚ2 が全て“Ｌ”であることか
ら、動作状態に移行した際に前記図５９に示したような
多重選択が生じることはなく、常に安定した動作を実現
することができる。

【０１６７】（実施例１５）図４３は本発明の第１５の
実施例で、前記回路Ａの入力として４ビットのアドレス
を用いた剰余回路の例である。

【０１６８】この実施例に示す剰余回路では、４ビット
のアドレス信号とその相補信号を入力して、それを３で
割った剰余を出力する回路Ｃ（図４４）と、２つの回路
Ｃの出力を入力とし、その和を３で割った剰余を出力と
する回路Ｂによって構成される。回路Ｂは第１４の実施
例で用いたものと同じである。

【０１６９】本実施例では、Ａ0 〜Ａ3 及びこれらの相
補信号を入力する第１の回路Ｃと、Ａ4 〜Ａ7 を入力と
する第２の回路Ｃの３つずつの出力Ｙ00，Ｙ01，Ｙ02と
Ｙ10，Ｙ11，Ｙ12を、第１の実施例で用いた回路Ｂに入
力し、その出力Ｚ0 ，Ｚ1 ，Ｚ2 がＡ0 〜Ａ7 で表され
るアドレスを３で割った剰余となっている。

【０１７０】本実施例でも第１の実施例と同様に、回路
Ｃの出力はチップが待機状態になってアドレス信号Ａｉ
とその相補信号／Ａｉの両方が“Ｌ”に固定されている
場合には全て“Ｌ”になっており、結果として剰余回路
の出力Ｚ0 ，Ｚ1 ，Ｚ2 も全て“Ｌ”に固定される。ア
ドレスと出力の対応関係は、第１４の実施例と全く同様
である。

【０１７１】なお、第１４の実施例においてはアドレス
を２ビット毎に分割し、それぞれを３で割った剰余を回
路Ｂの加算回路によって加算しており、また第１５の実
施例においてはアドレスを４ビット毎に分割し、それを
加算している。このように、アドレスを分割してそれを
３で割った剰余を加算することにより全体のアドレスを
３で割った剰余を求める際に、アドレスの分割は、２ビ
ット毎、４ビット毎、６ビット毎、…のように偶数ビッ
ト毎の分割が考えられる。

【０１７２】一方、剰余を求めるべきアドレスの最大値
は、通常１つのセルアレイに含まれるワード線の数であ
り、アドレスのビット数は通常は８ビット（２５６ワー
ド線）から１０ビット（１０２４ワード線）程度であ
る。従って、アドレスの分割は、２ビット毎或いは４ビ
ット毎であることが望ましい。

【０１７３】（実施例１６）本発明の第１６の実施例に
係わるＤＲＡＭの回路構成を図４５に示す。本実施例
は、第１４及び第１５の実施例と同様にオープン・フォ
ールデッドＢＬ方式のダイナミック型半導体記憶装置で
あるが、１つのセルアレイに５１２本のワード線が含ま
れる例である。

【０１７４】ワード線のアドレスは、Ａ0 〜Ａ8 の９ビ
ットのアドレスが用いられ、これらによって表される選
択ワード線のアドレスを３で割った剰余を求める剰余回
路の例は図４６である。

【０１７５】剰余回路の出力とアドレス入力の関係を表
で示すと、下記の（表３）ようになる。

【０１７６】

【表３】

【０１７７】（実施例１７）本発明の第１７の実施例に
係わるＤＲＡＭの回路構成を図４７に示す。本実施例
は、第１４〜第１６の実施例と同様にオープン・フォー
ルデッドＢＬ方式のダイナミック型半導体記憶装置であ
るが、１つのセルアレイに１０２４本のワード線が含ま
れる例である。

【０１７８】ワード線のアドレスは、Ａ0 〜Ａ9 の１０
ビットのアドレスが用いられ、これらによって表される
選択ワード線のアドレスを３で割った剰余を求める剰余
回路の例は図４８である。

【０１７９】剰余回路の出力とアドレス入力の関係を表
で示すと、下記の（表４）のようになる。

【０１８０】

【表４】

【０１８１】（実施例１８）図４９、図５０は本発明の
第１８の実施例で、３つの第１の入力Ｘ0 ，Ｘ1 ，Ｘ2
と３つの出力Ｙ0 ，Ｙ1 ，Ｙ2 を第２の入力の値に応じ
てつなぎかえるパストランジスタロジックを用いたバレ
ルシフタを直列に接続した構成を用いた剰余回路の例で
ある。

【０１８２】図４９はバレルシフタの接続と出力ノード
のプリチャージ回路、図５０は個々のバレルシフタの回
路である。図５０のバレルシフタは、２ビットのアドレ
ス信号Ａｉ，Ａｊとそれらの相補信号／Ａｉ，／Ａｊを
第２の入力とし、これらによって第１の入力Ｘ0 ，Ｘ1
，Ｘ2 と出力Ｙ0 ，Ｙ1 ，Ｙ2 との接続を制御してい
る。

【０１８３】本実施例では、ｎＭＯＳとｐＭＯＳの両方
のトランジスタを用いてＸ0 ，Ｘ1，Ｘ2 とＹ0 ，Ｙ1
，Ｙ2 の接続を行っている。ｎＭＯＳのトランジスタ
はゲート長Ｌ_N 、ゲート幅Ｗ_N を持ち、ｐＭＯＳのトラ
ンジスタはゲート長Ｌ_P 、ゲート幅Ｗ_P を持っている。
ｎＭＯＳとｐＭＯＳの両方を用いるＣＭＯＳ構成は、入
力の電位をしきい値落ちなく出力に伝える際に有効であ
るが、論理回路の出力としてはｎＭＯＳ又はｐＭＯＳの
みでも同じ効果が得られる。

【０１８４】入力Ｘ0 ，Ｘ1 ，Ｘ2 と出力Ｙ0 ，Ｙ1 ，
Ｙ2 の接続関係を、下記の（表５）に示す。

【０１８５】

【表５】

【０１８６】チップが待機状態にある場合、アドレス信
号Ａｉ，Ａｊ，／Ａｉ，／Ａｊは全て“Ｌ”になってい
るので、回路Ａの第１の入力と出力は電気的に絶縁とな
る。このとき、図４９の第４のバレルシフタの出力が電
気的にフローティングとなるので、プリチャージ回路に
よって出力Ｚ0 ，Ｚ1 ，Ｚ2 の電位を固定している。即
ち、待機状態においてはアドレス信号Ａ0 及びその相補
信号／Ａ0 は“Ｌ”に固定されているため、この状態で
は出力Ｚ0 ，Ｚ1 ，Ｚ2 が各々接地電位にショートする
ようになっている。

【０１８７】動作状態においては、Ａ0 又は／Ａ0 のど
ちらかが“Ｈ”になるため、プリチャージにおいてはＺ
0 ，Ｚ1 ，Ｚ2 は接地とは絶縁される。但し、動作状態
においてはこれらの出力ノードは直列に接続されたバレ
ルシフタによって入力電位とつながるため、出力の電位
が不定となることはない。即ち、アドレスＡ0 〜Ａ7と
剰余回路の出力Ｚ0 ，Ｚ1 ，Ｚ2 の関係は、第１４及び
第１５の実施例と同様に、下記の（表６）のようにな
る。

【０１８８】

【表６】

【０１８９】（実施例１９）図５１、図５２は本発明の
第１９の実施例である。図５１はバレルシフタの接続回
路、図５２は個々のバレルシフタの回路である。

【０１９０】本実施例においては、個々のバレルシフタ
において待機時に出力の電位を固定するプリチャージ回
路を備えている。即ち、入力Ａｉ，Ａｊ，／Ａｉ，／Ａ
ｊの全てが“Ｌ”である場合に、Ｘ0 ，Ｘ1 ，Ｘ2 とＹ
0 ，Ｙ1 ，Ｙ2 を電気的に絶縁し、出力のみを接地電位
に固定している。アドレスと出力の対応関係は第１４〜
第１６の実施例と全く同様である。

【０１９１】直列に接続されたそれぞれのバレルシフタ
のゲート長とゲート幅は、必ずしも一定である必要はな
い。ゲート幅Ｗとゲート長Ｌの比、即ちβ＝Ｗ／Ｌは一
般にトランジスタの駆動能力に比例し、この大きさを直
列に接続された４つのバレルシフタごとに少しずつ変化
させることにより、剰余回路の入力から出力までの遅延
時間が小さくなる効果を得ることができる。

【０１９２】即ち本実施例においては、ｐＭＯＳトラン
ジスタのβを、直列に接続された４つのバレルシフタ
Ａ，Ｂ，Ｃ，Ｄについて、 β_PA＞β_PB＞β_PC＞β_PD とすることによって遅延を最小にすることができる。こ
れは、バレルシフタそのものが電気容量を持っているた
めに、出力Ｚ0 ，Ｚ1 ，Ｚ2 から遠くなるに従ってプリ
チャージ時の“Ｌ”から選択状態の“Ｈ”に充電するた
めに通過させなければならない電荷の量が多くなるため
である。

【０１９３】但し、本実施例においてはｎＭＯＳトラン
ジスタのβについては動作速度に関係ないので、 β_NA＝β_NB＝β_NC＝β_ND で良い。

【０１９４】（実施例２０）図５３は本発明の第２０の
実施例である。

【０１９５】本実施例においては、第１４の実施例で用
いた回路Ａの出力を、第１８の実施例で用いたバレルシ
フタに入力している。アドレスと出力の対応関係は、第
１４〜第１７の実施例と全く同様である。

【０１９６】（実施例２１）図５４、図５５は本発明の
第２１の実施例である。

【０１９７】本実施例においては、２ビットとアドレス
を１つのバレルシフタに入力する第１８〜第２０の実施
例とは異なり、個々のアドレスに１つずつのシフタが対
応している。

【０１９８】但し、本実施例におけるシフタには２種類
あり、アドレスＡｉ＝“１”の場合に出力を入力に対し
て＋１ずらし（Ｙ2 ＝Ｘ1 ，Ｙ1 ＝Ｘ0 ，Ｙ0 ＝Ｘ2
）、Ａｉ＝“０”の場合には対応関係をずらさない
（Ｙ2 ＝Ｘ2 ，Ｙ1 ＝Ｘ1 ，Ｙ0 ＝Ｘ0 ）第１のシフタ
Ｓ１と、アドレスＡｉ＝“１”の場合に対応関係を−１
ずらし（Ｙ2 ＝Ｘ0 ，Ｙ1 ＝Ｘ2 ，Ｙ0 ＝Ｘ1 ）、Ａｉ
＝“０”の場合には対応関係をずらさない第２のシフタ
Ｓ２を用いる。

【０１９９】ここで、偶数アドレスの場合（Ａ0 ，Ａ2
，Ａ4 ，Ａ6 ）は第１のシフタＳ1を用い、奇数アドレ
ス（Ａ1 ，Ａ3 ，Ａ5 ，Ａ7 ）の場合は第２のシフタＳ
2 を用いる。図５５はこれらのシフタＳ１，Ｓ２の回路
図である。

【０２００】本実施例では、第１８の実施例と同様に、
剰余回路の出力の最終段（Ｚ0 ，Ｚ1 ，Ｚ2 ）にプリチ
ャージ回路が設けられており、チップが待機状態の際に
はＺ2 ＝Ｚ1 ＝Ｚ0 ＝“Ｌ”に固定されるが、勿論第１
９の実施例と同様に、個々のシフタにプリチャージ回路
を設けても同じ効果が得られる。

【０２０１】本実施例の剰余回路の出力と入力アドレス
の対応も第１４〜第１８の実施例と全く同様となる。

【０２０２】

【発明の効果】以上詳述したように本発明によれば、オ
ープンＢＬ方式とフォールデッドＢＬ方式を最適に組み
合わせることにより、フォールデッドＢＬ方式に比べメ
モリセル面積を縮小することができ、かつオープンＢＬ
方式に比べセンスアンプの設計ルールを緩和することが
でき、メモリセルの面積の縮小、センスアンプ設計ルー
ルの緩和という２つの要望を同時に達成することができ
ると共に次のような効果が得られる。

【０２０３】即ち、“０”読み出しに必要なセル書き込
み電圧と“１”読み出しに必要なセル書き込み電圧との
差を補正する手段を設けることにより、１つのアレイ内
に“１”読みと“０”読みの差が２種類以上ある場合に
もそれを補正することができ、チップの読み出しのマー
ジンを上げることができる。

【０２０４】また、ビット線ツイスト等のチップ面積を
大きくする手段を用いないで、常に読み出し時、ビット
線対の間で他のメモリセルを読み出すビット線を挟むよ
うに選択したワード線によりメモリセルのビット線とセ
ンスアンプのビット線の接続を切り換えることにより、
ビット線間の干渉ノイズを低減することができる。さら
に、２種類以上存在するビット線対間の“１”読み易
さ、“０”読み易さのアンバランスを２種以上のカップ
リンク等によるビット線の電位を上下にシフトする手段
を持つことにより補正することができる。

【０２０５】また本発明によれば、オープン・フォール
デッドＢＬ方式のダイナミック型半導体記憶装置におい
て、３本のワード線アドレス毎に周期的に制御の規則性
が変化するセルアレイのビット線とセンスアンプの接続
ゲートや、ダミーワード線を選択するために必要な、ワ
ード線アドレスを３で割った剰余を求める剰余回路の出
力を、チップが待機状態にある際には剰余の解以外の状
態を固定することによって、チップが活性化した際の、
制御回路におけるハザードを回避し、安定した動作を実
現することができる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭの回路構成を示
す図。

【図２】第１の実施例の動作を説明するための駆動タイ
ミング図。

【図３】第２の実施例に係わるＤＲＡＭの回路構成を示
す図。

【図４】第３の実施例に係わるＤＲＡＭの回路構成を示
す図。

【図５】第３の実施例の動作を説明するための駆動タイ
ミング図。

【図６】図４の回路における制御信号φ0 〜φ4 の駆動
回路例を示す図。

【図７】図４の回路における制御信号φ0 〜φ4 の駆動
回路例を示す図。

【図８】図４の回路における制御信号φ0 〜φ4 の駆動
回路例を示す図。

【図９】第４の実施例に係わるＤＲＡＭの回路構成を示
す図。

【図１０】第４の実施例の動作を説明するための駆動タ
イミング図。

【図１１】第５の実施例に係わるＤＲＡＭの回路構成を
示す図。

【図１２】第６の実施例に係わるＤＲＡＭの回路構成を
示す図。

【図１３】第６の実施例の動作を説明するための駆動タ
イミング図。

【図１４】図１２の回路における制御信号φ0 〜φ4 の
駆動回路例を示す図。

【図１５】第７の実施例に係わるＤＲＡＭの回路構成を
示す図。

【図１６】第８の実施例に係わるＤＲＡＭの回路構成を
示す図。

【図１７】第９の実施例に係わるＤＲＡＭの回路構成を
示す図。

【図１８】第１０の実施例に係わるＤＲＡＭの回路構成
を示す図。

【図１９】第１１の実施例に係わるＤＲＡＭの回路構成
を示す図。

【図２０】第１１の実施例の動作を説明するための駆動
タイミング図。

【図２１】第１１の実施例におけるビット線接続切り替
え状態を示す図。

【図２２】第１１の実施例におけるビット線接続切り替
え状態を示す図。

【図２３】第１１の実施例におけるビット線接続切り替
え状態を示す図。

【図２４】第１１の実施例におけるビット線接続切り替
え状態を示す図。

【図２５】第１１の実施例におけるビット線接続切り替
え状態を示す図。

【図２６】第１１の実施例におけるビット線接続切り替
え状態を示す図。

【図２７】第１２の実施例に係わるＤＲＡＭの回路構成
を示す図。

【図２８】第１３の実施例に係わるＤＲＡＭの回路構成
を示す図。

【図２９】第１３の実施例の動作を説明するための駆動
タイミング図。

【図３０】第１３の実施例における制御信号φ0 〜φ4
の駆動回路例を示す図。

【図３１】第１３の実施例における制御信号φ0 〜φ4
の駆動回路例を示す図。

【図３２】従来のオープンＢＬ方式とフォールデッドＢ
Ｌ方式の構成を示す図。

【図３３】オープンＢＬ方式とフォールデッドＢＬ方式
を組み合わせたＤＲＡＭの構成例を示す図。

【図３４】図３３の動作を説明するための模式図。

【図３５】オープンＢＬ方式とフォールデッドＢＬ方式
を組み合わせたＤＲＡＭの構成例を示す図。

【図３６】図３５の動作を説明するための模式図。

【図３７】図３５の動作を説明するための駆動タイミン
グ図。

【図３８】従来装置におけるＢＬ−ＢＬ間のノイズの発
生原理を示す図。

【図３９】第１４の実施例に係わるＤＲＡＭの回路構成
を示す図。

【図４０】第１４の実施例に用いた剰余回路の構成例を
示す図。

【図４１】剰余回路に用いた回路Ａ及び回路Ｂの具体的
構成を示す図。

【図４２】第１４の実施例における動作波形を示す図。

【図４３】第１５の実施例における剰余回路の構成例を
示す図。

【図４４】剰余回路に用いた回路Ｃの具体的構成を示す
図。

【図４５】第１６の実施例に係わるＤＲＡＭの回路構成
を示す図。

【図４６】第１６の実施例における剰余回路の構成例を
示す図。

【図４７】第１７の実施例に係わるＤＲＡＭの回路構成
を示す図。

【図４８】第１７の実施例における剰余回路の構成例を
示す図。

【図４９】第１８の実施例における剰余回路の構成例を
示す図。

【図５０】第１８の実施例で剰余回路に用いたバレルシ
フタの具体的構成を示す図。

【図５１】第１９の実施例における剰余回路の構成例を
示す図。

【図５２】第１９の実施例で剰余回路に用いたバレルシ
フタの具体的構成を示す図。

【図５３】第２０の実施例における剰余回路の構成例を
示す図。

【図５４】第２１の実施例における剰余回路の構成例を
示す図。

【図５５】第２１の実施例で剰余回路に用いたシフタの
具体的構成を示す図。

【図５６】従来のオープン・フォールデッドＢＬ方式Ｄ
ＲＡＭの回路構成を示す図。

【図５７】図５６の構成でのビット線とメモリセル及び
センスアンプの接続を示す図。

【図５８】従来のＤＲＡＭに用いた剰余回路の構成例を
示す図。

【図５９】従来の剰余回路を用いた場合における動作波
形を示す図。

【符号の説明】

ＳＡ…センスアンプ ＭＣ…メモリセル ＢＬ…ビット線 ＷＬ…ワード線 ＤＷ…ダミーワード線 φ…クロック Ｃ…キャパシタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大沢 隆 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 白武 慎一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−187778（ＪＰ，Ａ) 特開 昭64−13290（ＪＰ，Ａ) 特開 昭64−82386（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/409

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のビット線との交
   点位置に選択的に配置された複数のメモリセルを含む少
   なくとも第１及び第２セルアレイと、 前記第１のセルアレイの複数のビット線の一部により形
   成されるフォールデッド・ビットライン構成をなす第１
   の複数のビット線対に前記第１のセルアレイ端にて接続
   された第１のセンスアンプ部と、 前記第１のセルアレイの複数のビット線の残りと前記第
   ２のセルアレイの複数のビット線の一部とで形成される
   オープン・ビットライン構成をなす第２の複数のビット
   線対の組に接続された第２のセンスアンプ部と、 前記第１及び第２のセルアレイの一部のビット線に対し
   て“１”読み出しレベルと“０”読み出しレベルとの電
   位のずれを補正する手段と、 を具備し、前記補正手段の変化量はオープンビット線構
   成とフォールデッドビット線構成とで異なることを特徴
   とするダイナミック型半導体記憶装置。
2. 【請求項２】 複数のワード線と複数のビット線との交
   点位置に選択的に配置された複数のメモリセルを含む少
   なくとも第１及び第２セルアレイと、 前記第１のセルアレイの複数のビット線の一部により形
   成されるフォールデッド・ビットライン構成をなす第１
   の複数のビット線対に前記第１のセルアレイ端にて接続
   された第１のセンスアンプ部と、 前記第１及び第２のセルアレイの一部のビット線に対し
   て“１”読み出しレベルと“０”読み出しレベルとの電
   位のずれを補正する手段と、 前記第１のセルアレイのビット線の残りが、センスアン
   プ動作前までは、前記複数のビット線対のうちのリファ
   レンス側のビット線と共用でフォールデット・ビットラ
   イン構成をなす第２の複数のビット線対を形成し、セン
   スアンプ動作後のメモリセルにデータを再書き込みする
   リストア動作時には、前記第１のセルアレイに隣接する
   第２のセルアレイの複数のビット線の一部と共用でオー
   プン・ビットライン構成をなすビット線対の組を形成す
   るように制御する制御部と、 を具備し、前記補正手段の変化量はオープンビット線構
   成とフォールデッドビット線構成とで異なることを特徴
   とするダイナミック型半導体記憶装置。
3. 【請求項３】 複数のワード線と複数のビット線との交
   点位置に選択的に配 置された複数のメモリセルを含む少
   なくとも第１及び第２セルアレイと、 前記第１のセルアレイの複数のビット線の一部により形
   成されるフォールデッド・ビットライン構成をなす第１
   の複数のビット線対に前記第１のセルアレイ端にて接続
   された第１のセンスアンプ部と、 前記第１のセルアレイの複数のビット線の残りと前記第
   ２のセルアレイの複数のビット線の一部とで形成される
   オープン・ビットライン構成をなす第２の複数のビット
   線対の組に接続された第２のセンスアンプ部と、 前記第１及び第２のセルアレイの一部のビット線に対し
   て“１”読み出しレベルと“０”読み出しレベルとの電
   位のずれを補正する手段と、 を具備し、前記補正手段の変化量は選択したワード線の
   種類によって異なることを特徴とするダイナミック型半
   導体記憶装置。
4. 【請求項４】 複数のワード線と複数のビット線との交
   点位置に選択的に配置された複数のメモリセルを含む少
   なくとも第１及び第２セルアレイと、 前記第１のセルアレイの複数のビット線の一部により形
   成されるフォールデッド・ビットライン構成をなす第１
   の複数のビット線対に前記第１のセルアレイ端にて接続
   された第１のセンスアンプ部と、 前記第１及び第２のセルアレイの一部のビット線に対し
   て“１”読み出しレベルと“０”読み出しレベルとの電
   位のずれを補正する手段と、 前記第１のセルアレイのビット線の残りが、センスアン
   プ動作前までは、前記複数のビット線対のうちのリファ
   レンス側のビット線と共用でフォールデット・ビットラ
   イン構成をなす第２の複数のビット線対を形成し、セン
   スアンプ動作後のメモリセルにデータを再書き込みする
   リストア動作時には、前記第１のセルアレイに隣接する
   第２のセルアレイの複数のビット線の一部と共用でオー
   プン・ビットライン構成をなすビット線対の組を形成す
   るように制御する制御部と、 を具備し、前記補正手段の変化量は選択したワード線の
   種類によって異なることを特徴とするダイナミック型半
   導体記憶装置。
5. 【請求項５】 前記フォールデッド・ビットライン構成
   及び前記オープン・ビットライン構成をなすビット線の
   位置が、選択したワード線の位置により変化することを
   特徴とする請求項１乃至４のいずれかに記載のダイナミ
   ック型半導体記憶装置。
6. 【請求項６】 複数のビット線のうち、２／３はフォー
   ルデッド・ビットライン構成をなし、１／３はオープン
   ・ビットライン構成をなすことを特徴とする請求項１乃
   至４のいずれかに記載のダイナミック型半導体記憶装
   置。
7. 【請求項７】 ビット線３本が組をなし、２本のビット
   線でフォールデッド・ビットライン構成のビット線対を
   構成し、残り１本のビット線と隣接するセルアレイの１
   本のビット線とでオープン・ビットライン構成のビット
   線対を構成することを特徴とする請求項１乃至４のいず
   れかに記載のダイナミック型半導体記憶装置。
8. 【請求項８】 前記メモリセルは、複数のワード線と複
   数のビット線との交点の２／３の位置に配置されている
   ことを特徴とする請求項１乃至４のいずれかに記載のダ
   イナミック型半導体記憶装置。