KR100236215B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR100236215B1
KR100236215B1 KR1019960007096A KR19960007096A KR100236215B1 KR 100236215 B1 KR100236215 B1 KR 100236215B1 KR 1019960007096 A KR1019960007096 A KR 1019960007096A KR 19960007096 A KR19960007096 A KR 19960007096A KR 100236215 B1 KR100236215 B1 KR 100236215B1
Authority
KR
South Korea
Prior art keywords
bit line
lines
bit
bit lines
folded
Prior art date
Application number
KR1019960007096A
Other languages
English (en)
Other versions
KR960035632A (ko
Inventor
다이사부로 다카시마
츠네오 이나바
유키히토 오와키
다카시 오사와
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR960035632A publication Critical patent/KR960035632A/ko
Application granted granted Critical
Publication of KR100236215B1 publication Critical patent/KR100236215B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 다이나믹 반도체 메모리장치는 복수의 워드선과 복수의 비트선의 각각의 교차점에 선택적으로 배치된 복수의 메모리셀 어레이를 갖춘 적어도 제1 및 제2메모리셀과; 제1셀 어레이의 일단에서 상기 제1셀 어레이의 상기 복수의 비트선의 일부에 의해 형성된 복수의 비트선쌍과 폴디드 비트선 구성을 갖춘 복수의 비트선쌍에 연결된 제1감지증폭기부; 비트선쌍의 세트에 연결되고, 상기 제1셀 어레이의 남아있는 비트선의 하나와, 상기 제2셀 어레이의 복수의 비트선의 하나 및, 오픈 비트선 구성을 갖춘 상기 복수의 비트선쌍에 의해 각각 형성된 제2감지증폭기부(SA) 및; 데이터("0")를 독출하기 쉬운 레벨과 데이터("1")를 독출하기 쉬운 레벨을 보정하기 위한 보정수단을 구비한다.

Description

반도체 메모리장치
제1도(a) 및 제1도(b)는 종래의 오픈 BL 구성과 종래의 폴디드 BL 구성을 각각 나타낸 모식도,
제2도는 오픈 BL 구성과 폴디드 BL 구성의 조합에 의해 실현된 종래 DRAM의 모식도,
제3도(a)~(c)는 제2도 DRAM의 동작을 설명하는 모식도,
제4도는 오픈 BL 구성과 폴디드 BL 구성의 조합에 의해 실현된 또 다른 종래 DRAM의 모식도,
제5도(a)~(c)는 제4도의 DRAM의 동작을 설명하는 모식도,
제6도(a)~(c)는 제4도의 DRAM을 구동하기 위한 타이밍 챠트,
제7도(a)~(b)는 내부-비트선 노이즈가 어떻게 발생되는가를 설명하는 종래 DRAM의 모식도,
제8도는 오픈/폴디드 하이브리드 BL 구성을 갖는 종래 DRAM의 모식적회로도,
제9도(a)~(c)는 비트선과 메모리셀 및 감지증폭기의 다른 연결을 나타낸 도면,
제10도는 종래 DRAM을 위해 이용된 여분회로의 모식적 회로도,
제11도는 종래 여분회로의 동작을 나타낸 파형의 그래프,
제12도는 본 발명에 따른 DRAM의 제1실시예의 회로도,
제13도(a) 및 제13도(b)는 제1실시예를 구동시키기 위한 타이밍 챠트,
제14도는 본 발명에 따른 DRAM의 제2실시예의 회로도,
제15도는 본 발명에따른 DRAM의 제3실시예의 회로도,
제16도(a) 및 제16도(b)는 제3실시예를 구동시키기 위한 타이밍 챠트,
제17도(a)~(d)는 제15도의 회로에 이용된 제어신호(Φ0~Φ4)를 발생시키기 위한 예시적 구동회로의 회로도,
제18도(a)~(d)는 제15도에 이용된 제어신호(Φ0~Φ4)를 발생시키기 위한 예시적 구동회로의 회로도,
제19도는 제15도에 이용된 제어신호(Φ0~Φ4)를 발생시키기 위한 또 다른 예시적 구동회로의 회로도,
제20도는 본 발명에 따른 DRAM의 제4실시예의 회로도,
제21도는 제4실시예를 구동시키기 위한 타임 챠트,
제22도는 본 발명에 따른 제5실시예의 회로도,
제23도는 본 발명에 따른 제6실시예의 회로도,
제24도는 제6실시예를 구동시키기 위한 타이밍 챠트,
제25도는 제23도의 회로에 이용된 제어신호(Φ0~Φ4)를 발생시키기 위한 예시적 구동회로의 회로도,
제26도(a) 및 제26도(b)는 발명에 따른 DRAM의 제7실시예의 회로도.
제27도는 발명에 따른 DRAM의 제8실시예의 회로도,
제28도는 발명에 따른 DRAM의 제9실시예의 회로도,
제29도는 발명에 따른 DRAM의 제10실시예의 회로도,
제30도는 발명에 따른 DRAM의 제11실시예의 회로도,
제31도는 제11실시예를 구동시키기 위한 타이밍 챠트,
제32도는 비트선의 연결이 어떻게 스위치됐는지를 나타낸 제11실시예의 회로도,
제33도는 비트선의 연결이 어떻게 스위치됐는지를 나타낸 제11실시의 또 다른 회로도,
제34도는 비트선의 연결이 어떻게 스위치됐는지를 나타낸 제11실시의 또 다른 회로도,
제35도는 비트선의 연결이 어떻게 스위치됐는지를 나타낸 제11실시의 또 다른 회로도,
제36도는 비트선의 연결이 어떻게 스위치됐는지를 나타낸 제11실시의 또 다른 회로도,
제37도는 비트선의 연결이 어떻게 스위치됐는지를 나타낸 제11실시의 또 다른 회로도,
제38도는 발명에 따른 DRAM의 제12실시예의 회로도,
제39도는 발명에 따른 DRAM의 제13실시예의 회로도,
제40도는 제13실시예를 구동시키기 위한 타이밍 챠트,
제41도(a)~(d)는 제13실시예에 이용된 제어신호(Φ0~Φ4)를 발생시키기 위한 예시적 구동회로의 회로도,
제42도는 제13실시예에 이용된 제어신호(Φ0~Φ4)를 발생시키기 위한 또다른 예시적 구동회로의 회로도,
제43도는 발명에 따른 DRAM의 제14실시예의 회로도,
제44도는 제14실시예에 이용된 여분회로의 모식적 회로도,
제45도(a) 및 제45도(b)는 제44도의 여분회로에 이용된 회로(A, B)의 회로도,
제46도는 제14실시예의 동작을 나타낸 파형의 그래프,
제47도는 제15실시에 이용된 여분회로의 모식적 회로도,
제48도(a)~(s)는 제47도의 여분회로의 회로(c)에 이용될 수 있는 예시적 회로의 회로도,
제49도는 발명에 따른 DRAM의 제16실시예의 회로도,
제50도는 제16실시예에 이용된 여분회로의 모식적 회로도,
제51도는 본 발명에 따른 DRAM의 제17실시예의 회로도,
제52도는 제17실시예에 이용된 여분회로의 모식적 회로도.
제53도는 제18실시예에 이용된 여분회로의 모식적 회로도.
제54도(a)~(d)는 제18실시예의 여분회로에 이용될 수 있는 예시적 배럴 쉬프터의 회로도,
제55도는 제19실시예에 이용된 여분회로의 모식적 회로도.
제56도(a)~(d)는 제19실시예의 여분회로에 이용될 수 있는 예시적 배럴 쉬프터의 회로도,
제57도는 제20실시예에 이용된 여분회로의 모식적 회로도.
제58도는 제21실시예에 이용된 여분회로의 모식적 회로도.
제59도(a) 및 제59도(b)는 제21실시예의 여분회로에 이용될 수 있는 예시적 배럴 쉬프터의 회로도이다.
[산업상의 이용분야]
본 발명은 다이나믹 반도체 메모리장치에 관한 것으로, 특히 개선된 감지증폭기 시스템을 제공하기 위하여 고안된 다이나믹 반도체 메모리장치에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 초미세 기계 기술의 발전과 메모리셀 구조의 개선은 1-트랜지스터/1-캐패시터 메모리셀 구조를 갖는 현저하게 고집적화된 다이나믹 반도체 기억장치(이하, "DRAM"으로 칭함)를 제작 가능하게 만듬에 따라 엄격하지 않은 요구가 비트선 및 워드선의 배열과 트랜지스터의 설계에 적용될 수 있다. 현재, 오픈(open) 비트선 구성(이하 "오픈 BL 구성"으로 칭함)은 16K 비트 이상 기억장치에 이용되고, 폴디드(folded) 비트선 구성(이하, "폴디드 BL 구성"으로 칭함)은 16K 비트와 64M 비트 사이의 장치에 이용되는데, 이는 현재의 기억장치의 용량 레벨을 나타낸다.
제1도(a) 및 제1도(b)는 감지증폭기(SA), 워드선(WL), 비트선(BL) 및 메모리셀(MC)를 구성하는 종래 오픈 BL 및 폴디드 BL 구성의 모식적인 도시를 각각 나타낸다. 제1도(a) 및 제1도(b)에 있어서, 기준 심볼(CBB)은 비트선(BL)의 커플링 용량을 나타낸다.
오픈 BL 구성은 각 비트선이 2개 셀 어레이에 대해 연장되므로 비트선의 폭 내에서 모든 감지증폭기를 배열해야 하는 어려운 문제에 의해 달성됨에도 불구하고, 비트선과 워드선의 모든 교차점이 메모리셀을 배열하는데 이용될 수 있기 때문에, 기억장치의 메모리셀부에 의해 점유되는 영역을 감소시킬 수 있다. 오픈 BL 구성은 감지증폭기가 제1도(a: 완화된 오픈 BL 구성)에 나타낸 바와 같이, 셀 어레이 사이에 택일적으로 배열될 때에도 각 비트선쌍은 감지증폭기를 필요로 한다는 사실 때문에, 감지증폭기부상에 부과되는 엄격한 설계 제한의 부가적인 문제를 갖는다.
한편, 현재까지 64K 비트 DRAM 이상의 시대로부터 주가 되어온 폴디드 BL구성의 반도체 기억장치에 있어서, 메모리셀은 비트선과 워드선의 교차점의 반만으로 배열될 수 있음과 더불어 비트선쌍이 단일 셀 어레이에 형성되기 때문에, 감지증폭기가 제1도(b)(더블 폴디드 BL 구성)에 나타낸 바와 같이, 셀 어레이의 대향되게 배치된 종단에서 교대로 배열되면, 모든 4비트선에 대해 이용될 수 있다. 따라서, 폴디드 BL 구성은 감지증폭기의 배열의 피치를 상당히 감소시킬 수 있어 설계 치수가 엄격한 감지증폭기부가 용이하게 배열될 수 있게 됨으로써 폴디드 BL 구성이 DRAM에 폭 넓게 이용된다.
그러나, 폴디드 BL 구성은 워드선과 비트선의 교차점의 1/2만으로 배열될 수 있어 장치의 메모리셀부가 최종 물품이나 칩의 디멘션을 전체적으로 증가시켜 큰 영역을불가피하게 취하게 된다는 결점을 가지고 있다. 특히, 장치가 64비트 타입이거나 256메가비트 타입의 경우, 그에 강요되는 엄밀한 설계 요구 때문에 폴디드 BL 구성을 갖는 다이나믹 반도체 메모리장치의 메모리셀부 크기를 줄이는 것은 상당히 어렵다.
결국, 잘 알려진 DRAM은 오픈 BL 구성에서 감지증폭기의 설계 치수의 엄밀한 요구 때문에 감지증폭기 배치의 문제에 직면하게 됨에 따라 감지증폭기의 디자인 치수가 상당히 완화될 수 있다고 하더라도, 폴디드 BL 구성에서의 큰 칩크기와 큰 메모리셀 어레이의 문제에 직면하게 된다.
본 발명의 발명자들은 폴디드 BL 구성을 갖는 장치와 비교하는 경우 메모리셀부에 의해 점유된 감소된 영역을 갖추고, 동시에 오픈 BL 구성의 장치와 비교하는 경우 감지증폭기의 설계에 대한 덜 엄격한 요구를 갖춘 다이나믹 반도체 메모리장치를 이전에 제안하였다. 즉, 제안된 다이나믹 반도체 메모리 장치는 오픈 BL 구성과 폴디드 BL 구성을 최상으로 조합하는 것에 의해 실현된다.
예컨대, 복수의 셀 어레이와, 워드선과 비트선의 교차점상에 선택적으로 배열되어 있는 메모리셀을 구비한 본 발명의 다이나믹 반도체 메모리장치의 실시예에 있어서, 제1셀 어레이의 비트선부가 폴디드 BL 구성을 실현하기 위해 복수의 비트선 어레이를 형성함과 더불어 제1셀 어레이의 종단에서 제1감지증폭기에 접속된다. 제1셀 어레이의 나머지 비트선은 오프 BL 구성을 실현하기 위해 그 사이에 배치된 감지증폭기를 갖는 제1셀 어레이에 인접하여 위치한 제2셀 어레이의 비트선에 대응하여쌍을 형성한다. 제2도 및 제3도(a)~(c)는 실시예의 구성과 그 기능을 설명한다.
워드선과 비트선의 교차점상에 선택적으로 배열되어 있는 메모리셀, 복수의 셀어레이로 구성된 다이나믹 반도체 메모리장치의 다른 발명에 있어서, 제1셀 어레이의 비트선부는 폴디드 BL 구성을 실현하기 위해 제1셀 어레이의 종단에 있는 제1감지증폭기에 접속되어 있고, 복수의 비트선 어레이를 형성한다. 제1셀 어레이의 나머지 비트선은 오픈 BL 구성을 실현하기 위해 그 사이에 배치된 감지증폭기를 갖는 제1셀 어레이에 인접하여 위치한 제2셀 어레이의 비트선에 대응하여 쌍을 형성한다. 제1셀 어레이의 나머지 비트선이 감지증폭기가 동작하기 전에 폴디드 BL 구성을 형성하기 위해 폴디드 BL 구성의 비트선쌍의 기준측면상의 비트선과 대응하는 쌍을 형성함에 반하여, 그들은 감지증폭기의 동작개시후의 메모리셀에서의 재기록 데이터의 동작을 복구하는 오픈 BL 구성을 실현하기 위해 그 사이에 배치된 감지증폭기를 갖는 제1셀 어레이에 인접하여 위치한 제2셀 어레이의 비트선에 대응하는 쌍을 형성한다. 제4도 및 제5도(a)~(c)는 실시예의 구성과 그 동작을 설명한다.
예컨대, 제2도를 참조하여 워드선(WA0)이 선택되는 것으로 가정한다. 이때, 관련된 메모리 데이터는 BL0와 BL1상으로 독출되고, 따라서 P01이 "H"로 세트될 때 BL0상의 데이터가 감지증폭기(SA0)으로 독출되며, 감지증폭기(SA0)는 셀데이터가 독출되는 것이 없는 기준 비트선(BL2)으로서 이용하는 폴디드 BL구성에서의 BL2상의 데이터를 감지한다. P01이 "H"레벨이기 때문에, BL1상의 데이터가 SA1로 독출되고, SA1은 기준 비트선으로서 인접하게 위치한 BL4를 이용하여 오픈 BL 구성에서의 BL1상의 데이터를 감지한다.
워드선(WA1)이 선택되면, 이 때 폴디드 BL 구성은 감지를 하기 위해 BL0와 BL3에 적용할 수 있게 됨으로써 BL1과 BL4는 오픈 BL 구성에 따라 감지된다. 그러나, 워드선(WA2)이 선택되면, 이 때 P2는 BL1상으로 데이터를 독출하기 위해 "H"레벨로 되고, 감지증폭기/셀 어레이 연결은 폴디드 BL 구성과 오픈 BL 구성 모두로 감지하기 위해 제3도(a)~(c)에 나타낸 바와 같은 방법으로 변화된다.
제4도를 참조하여 워드선(WA0)이 선택되는 것으로 가정하면, 이 때 관련된 셀데이터는 BL1과 BL2상으로 독출되고, BL1과 BL2상의 데이터는 ΦDE, ΦDO2, ΦCO, 및, ΦCE가 "H"레벨인 경우 각각 SA0과 SA1으로 독출된다. 이 때, BL0는 "L"레벨로 모든 ΦDE, ΦDO2, ΦCO, 및 ΦCE를 가져오기 위해 SA0와 SA1에 공통 기준비트선이 되고, 따라서 데이터는 폴디드 BL 구성에 따라 감지되는 SA0과 SA1에 의해 래치된다. 이 때, SA0측 데이터는 ΦDE와 ΦDO가 "H"레벨로 복귀됨으로써 폴디드 BL 구성에 따라 BL1과 BL0에 재저장된다.
여기서, SA0측상의 데이터가 재저장되고 있는 한 SA1측상의 데이터는 이용될 수 없기 때문에, BL2에 인접하여 배치된 셀 어레이의 비트선(BL3)을 이용함으로써 오픈 BL 구성에 따라 재저장된다. WA1과 WA2과 선택되면, 이 때 감지증폭기/셀 어레이접속은 셀배열의 차이 때문에 제5도(a)~(c)에 나타낸 바와 같은 방법으로 변화된다.
그러나, 제2도와 제4도의 실시예는 다음과 같은 문제를 수반한다. 즉, 오픈 BL 구성과 폴디드 BL 구성 모두는 제2도의 실시예에 따라 데이터를 독출하기 위해 이용되고, 여기서 오픈 BL 구성과 폴디드 BL 구성 모두는 제4도의 실시예에 따라 데이터를 재기록하기 위해 이용된다.
오픈 BL 구성과 폴디드 BL 구성이 다른 레벨을 갖는 어레이 노이즈를 발생시키고, 최악의 어레이 노이즈를 결정하는 "0" 또는 "1"의 셀 데이터의 다른 조합패턴을 가지며, 다른 감지증폭기 위치와, 다른 수 및, 스위치용 회로의 구조를 갖는 것은 잘 알려져 있다.
종래의 폴디드 BL 구성에 따르면, "0"을 독출하기 위해 요구된 기록전압과 "1"을 독출하기 위해 요구된 기록 전압과의 차이는 커플링용 더미 워드선을 이용하는 기술을 이용하여 보상된다. 그러나, 제2도와 제4도의 회로구성에 따르면, "0"을 독출하기 위해 요구된 전압과 "1"을 독출하기 위해 요구된 전압이 보상될 뿐만 아니라, 상기한 바와 같이, 오픈 BL 구성측상의 "0"을 독출하기 위해 요구되는 기록전압과 "1"을 독출하기 위해 요구된 기록전압간의 차이와, 또한 폴디드 BL 구성측상의 "0"을 독출하기 위해 요구된 기록전압과 "1"을 독출하기 위해 요구된 기록전압의 차이가 야기된다. 따라서, 어레이의 수행능력은 "1"을 독출하는 것과 "0"을 독출하는 열악한 수행능력에 의해 결정된다.
상기한 바와 같은 차이는 또한 몇몇의 스위치가 이용될 때에 발생될 수 있다. 더욱이, 예컨대 이러한 차이는 제2도에서 P2가 P01에 관계가 있는 감지 증폭기 측에 밀접하게 배열되어 있을 때에 또한 발생될 수 있다. 더욱이, 그러한 차이는 제5도(a)~(c)에서 비트선쌍이 WL0, WL1또는, WL2를 선택한 결과로서 그 사이에 배치된 다른 비트선을 갖는 것에 의해 또는 인접하게 배치된 선에 의해 형성된다.
즉, 제4도의 회로구조를 갖는 셀 어레이는 메모리셀의 수가 오픈 BL 구성으로부터 얻을 수 있는 것보다 적더라도, 종래의 폴디드 BL 구성으로부터 얻을 수 있는 것과 비교할 경우에 상당히 감소될 수 있다. 더욱이, 감지증폭기는 오픈 BL 구성과 같이 배열된 곳에서의 피치보다 많이 감소된 피치에서의 비트선에 수직한 방향을 따라 배열될 수 있고, 하나의 감지증폭기만이 폴디드 BL구성과 같이 배열된 곳에서의 피치보다도 크더라도, 항상 2개의 비트선으로 배열되도록 제공되며, 감지증폭기만이 항상 4개의 비트선으로 배열될 수 있다. 즉, 상기한 발명의 다이나믹 반도에 메모리장치는 폴디드 BL 구성에 적용된 것보다 더 엄밀한 설계 제한에 따르지만, 오픈 BL 구성에 적용되는 것보다 훨씬 적게 엄밀한 설계 제한에 따르게 된다.
제6도(a)~(c)는 상기한 발명에 따른 다이나믹 반도체 메모리장치에 이용될 수 있는 구동신호를 나타낸다. 폴디드 BL 구성이 데이터를 독출하기 위해 장치에 적용되기 때문에, 워드선으로부터 유입되는 노이즈로부터 자유로움과 더불어 오픈 BL 구성에 대해 명확하고, 선택되지 않은 WLs를 거쳐 유입되는 노이즈는 폴디드 BL 구성의 경우에서와 같이 전체적인 노이즈를 감소시키기 위해 제거될 수 있다.
그러나, 내부 비트선(이하, 내부 BL-BL로 칭함) 노이즈는 DRAM의 집적도를 증가시키는 중요한 부분을 갖는 내부 비트선 용량의 증가를 가져온돠.
내부 BL-BL 노이즈에 대해 제4도를 참조하여 설명한다. 제7도는 제4도의 배열의 데이터 독출동작에 이용되는 폴디드 BL 구성을 도식적으로 나타내고 있다.
감지증폭기(SA0)에서 보아, 내부 BL-BL 용량이 CBB이고, 독출신호가 VS이면, 3CBBVS의 레벨과 동일하게 수신하는 전체 최대 노이즈를 만들도록 BL1은 BL0로부터 도입되는 +CBBVS의 레벨을 갖는 노이즈를 갖는 반면, BL2는 BL1과 BL9에서 도입되는 -2CBBVS의 노이즈를 갖게 된다. 이에 반하여, 폴디드 BL 구성 또는 릴랙스드 오픈 BL 구성의 종래 장치의 최대 내부 BL-BL 노이즈는 제1도(a)~(b)에서 보는 바와 같은 2CBBVS의 레벨과 같다.
제4도의 구성에 따르면, 오픈 BL 구성에 대해 특징지워지는 장치의 워드선과, 플레이트 및, 기판을 통해 도입되는 노이즈의 레벨은 폴디드 BL 구성이 데이터를 독출하기 위해 채택되었기 때문에 감소되지만, 내부 BL-BL 노이즈는 오픈 BL 구성을 갖는 종래 장치의 내부 BL-BL 노이즈 보다 큰 1.5배이다. 더욱이, 기준 비트선이 장치의 워드선(WL)의 위치에 따라 위치상 쉬프트될 수 있고, 선의 세트가 항상 3개의 비트선으로 형성되기 때문에, 제7도에 나타낸 바와 같이 비트선(BL)을 트위스트하고, 2n(n=자연수)으로 비트선을 나누어 노이즈를 감소시키는 기술은 이에 적용될 수 없다.
상기한 문제의 관점에서, 본 발명의 발명자는 1(/3n)의 위치에 배치된 각선의 세트의 3개의 비트선중 2개를 트위스트하여 노이즈를 감소시키는 방법을 또한 제안하였다. 노이즈가 제안된 방법으로 셀 어레이에서 3n 트위스트를 형성하여 감소할 수 있더라도, 트위스트는 궁극적으로 생산된 메모리 칩의 크기를 필연적으로 증가시키는 부수적인 영역을 취한다.
더욱이, 상기한 바와 같은 방법으로 오픈 BL 구성과 폴디드 BL 구성의 조합에 의해 실현된 오픈/폴디드 하이브리드 BL 구성에 따르면, 셀 어레이의 비트선과 감지증폭기는 워드선의 어드레스에 따라 다른 경로로 접속되어 있다. 특히, 접속은 제8도에 설명된 바와 같이 모든 3개 워드선에 대하여 주기적으로 변화된다.
여기서, 워드선(WL0)이 선택되고 제어신호(Φ0, 1)RK Φ0, 1에 의해 제어된 게이트를 클로즈하도록 "H"로 진행하는 것으로 가정한다. 한편, Φ2SMS Φ2에 의해 제어된 게이트를 오픈하도록 "L"로 진행한다. 결과적으로, 제9도(a)에 도시된 방법으로 비트선과 메모리셀 및 감지증폭기가 연결되어 메모리셀(M1)의 데이터가 폴디드(a)로 독출되고, 메모리셀(M2)의 데이터가 오픈 감지증폭기(b)로 독출된다.
한편, 제ㅐ도(b)에 도시된 바와 같이 워드선(WL1)이 선택되고, Φ0, 1에 의해 제어된 게이트가 클로즈됨과 더불어 Φ2에 의해 제어된 게이트가 오픈되면, 결과적으로 메모리셀(M3, M4)의 데이터가 각각 폴디드 감지증폭기(a)와 오픈 감지증폭기(b)로 독출된다. 만약, 워드선(WL2)이 선택된 다음 제9도(c)에 나타낸 바와 같이, Φ0, 1에 의해 제어된 게이트가 클로즈되고, Φ2에 의해 제어된 게이트가 오픈되면, 결과적으로, 메모리셀(M3, M4)에 데이터는 각각 폴디드 감지증폭기(a)와 오픈 감지증폭기(b)로 독출된다.
실질적으로, 3개 다른 타입의 워드선은 비트선과 감지증폭기의 접속게이트에 대한 제어신호(Φ)가 워드선의 모든 3개 어드레스에 대하여 순환적으로 변경하기 위하여 순화적으로 배열된다. 따라서, 3-단계 어드레스 시스템이 제어신호(Φ)를 제어하기 위하여 필요하다.
한편, 다이나믹 반도체 기억장치에 이용된 어드레스는 통상 "0"과 "1"의 2진 디지트로 표현된다. 따라서, Φ0, 1과 Φ2를 제어하기 위하여 선택되고 2진 디지트로 표현된 워드선 어드레스는 3개 다른 워드선의 하나를 나타내는 3-단계 어드레스로 변환되어야 한다. 만약, 워드선(WL0, WL1)이 선택되면 Φ0, 1의 게이트는 클로즈(비트선과 감지증폭기를 접속하기 위하여)되고, Φ2의 게이트는 오픈(분리하기 위하여)된다. 즉, 3으로 워드선의 어드레스를 나눈 후에 만들어진 나머지를 결정하는 회로가 요구된다.
제10도는 상기한 변환을 수행할 수 있는 잘 알려진 회로를 도식적으로 나타낸 것이다. 회로(a)는 2-디지트 2진수를 2-디지트 3진수로 변환하고, 여기서 회로(b)는 2개의 3진수를 부가함으로써 얻어진 3진수의 최하위 차수의 디지트와 동일한 3진수를 발생시킨다.
어드레스 입력(Ai,/Ai: i=1~7)은 상보 입력 어드레스이다. 예컨대, Ai="0"이면, /Ai="1"이다. 워드선이 어드레스(Ai)에 의해 선택될 때 회로는 나머지로서 출력(Z, Z1)을 발생시킨다. 예컨대, 만약, A0=A1=…=A7="0"(/A0=A1=…=/A7="1")면, 출력은 Z0="1", Z1="1", Z2="0" 등으로 된다.
다음의 표1에서 입력과 출력의 대응관계를 설명한다.
[표 1]
상기 표로부터 알 수 있는 바와 같이, 3으로 어드레스를 나누어 얻어진 나머지가 0일 때 Z0=1이고, 여기서 Z1과 Z2는 나머지가 각각 1 또는 2와 같을 때 1과 같게 된다.
한편, 다이나믹 반도체 기억장치의 내부 어드레스는 장치가 대기상태 일때, 외부 어드레스 상태에도 불구하고 일반적으로 불변을 유지한다. 따라서, 내부 어드레스가 Ai=/Ai="0"일 때 회로(a)는 출력 B0="0", B1="1" 및 B2="1"와 Z0=Z1=Z2="1"의 마지막 출력 Z0, Z1및 Z2를 발생시킨다.
3으로 어드레스를 나눈 후 나머지가 다중 선택을 나타내는 i와 Z0=Z1=Z2="1"와 같은 것을 나타내는 Zi="1"(i=0, 1 및 2)인 것을 주지해야 한다. 따라서, 2진 어드레서(Ai, /Ai)가 명백히 정의된 후와, 여분 어드레스(Zi)가 장치가 대기상태에서 동작상태로 이동하는 것으로 명백히 정의되기 전의 지연시간 동안 여분 어드레스(Zi)에 의해 게이트(pi)와 더미 워드선(DWLi)의 선택에서 다중 선택의 위험이 존재한다.
제11도는 상기한 위험을 설명한다. 장치가 대기상태에서 동작상태로 이동함에 따라 나머지 또는 입력동작과 여분회로의 대응하는 출력동작 사이를 명백히 정의하도록 어드레스가 명백히 정의됨과 더불어 여분회로에 의해 디코드된 후, 지연시간을 야기시킨다. 장치에 적용되는 제어신호는 나머지 어드레스가 정의되기 전에 일어나는 것으로부터 다중 선택을 보호하기 위하여 비활성화될 수 있지만, 비활성의 이러한 구성과 같은 배열은 회로를 복잡하게 만들고, 이러한 구성은 동작시간에 대한 안전한 마진을 불가피하게 포함하기 때문에 전체 동작은 더욱 더 많은 시간을 소모하게 된다.
그래셔, 만약 메모리셀 어레이가 종래 DRAM에 "0"과 "1"에 독출하기 위하여 요구된 최소 기록전압에 차이가 하나 이상일 때, 메모리셀 어레이의 동작속도는 기록 "0"에 대한 최악의 수행과 기록 "1"에 대한 최악의 수행에 의해 좌우된다.
더욱이, 선의 설정이 모든 3개 비트선에 의해 형성되면 비트선 사이의 간섭 노이즈를 감소시키기 위하여 비트선을 트위스트 하는 기술은 그에 적용될 수 없다. 또한, 각 설정의 3개 비트선의 2개가 1/3n의 위치에서 트위스트되면, 이러한 트위스트는 비트선간의 간섭 노이즈가 감소될 수 있음에도 불구하고, 최종적으로 생산된 메모리칩의 크기를 결과적으로 증가시키도록 부가영역을 취하게 된다.
내부 어드레스가 다이나믹 반도체 기억장치의 여분회로에 의해 디코드되면, 감지증폭기와 비트선을 연결하는 게이트와 대기상태에서 동작상태로 이동하는 장치로서 더미 워드선을 위한 다중 선택의 위험이 존재한다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 메모리셀 어레이가 "0"과 "1"을 독출하기 위하여 요구된 최소 기록전압에 차이를 하나 이상 나타내면 동작시간에 대한 개선된 안전한 마진을 갖는 다이나믹 반도체 기억장치를 제공함에 그 목적이 있다.
또한, 본 발명은, DRAM은 감소된 메모리셀영역을 위한 요구와, 동시에 감지 증폭기의 설계상의 덜 엄격한 요구 및 비트선 사이에서 감소된 잡음레벨에 대한 요구와 직면함에 따라, 폴디드 BL 구성을 갖춘 비교 가능한 장치와 비교하면, 감소된 메모리셀영역을 갖추고, 오픈 BL 구성을 갖춘 장치와 비교하면 감지증폭기의 설계를 위한 덜 엄격한 요구를 갖춘 DRAM을 제공함에 다른 목적이 있다.
또한 본 발명은, 감지증폭기와 비트선을 접속하는 게이트와 더미 워드선을 위한 다중 선택의 위험으로부터 자유로운 여분회로를 갖춘 DRAM을 제공함에 또 다른 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명의 제1특징에 따르면, 다수의 워드선과 다수의 비트선의 각각의 교차점에 선택적으로 배열된 다수의 메모리셀을 갖는 적어도 제1 및 제2메모리셀 어레이와; 제1셀 어레이의 종단에서 제1셀 어레이의 다수의 비트선의 부분으로 형성된 폴디드 비트선 구성을 갖는 다수의 비트선쌍에 접속된 제1감지증폭기부; 오픈 비트선 구성을 갖는 비트선쌍의 세트에 접속되고, 제1셀 어레이의 나머지 비트선중 하나와 제2셀 어레이의 다수의 비트선의 일부분에 의해 각각 형성된 제2감지증폭기부 및; 데이터 "0"과 데이터 "1"을 독출하기 용이한 레벨을 보정하기 위한 보정회로를 구비하여 이루어진 다이나믹 반도체 기억장치를 제공한다.
또한 본 발명의 제1특징에 따르면, 다수의 워드선과 다수의 비트선의 각각의 교차점에 선택적으로 배열된 다수의 메모리셀을 갖는 적어도 제1 및 제2메모리셀 어레이와; 제1셀 어레이의 종단에서 제1셀 어레이의 다수의 비트선의 부분으로 형성된 폴디드 비트선 구성을 갖는 다수의 비트선쌍에 접속된 제1감지증폭기부 및; 데이터 "0"과 데이터 '1"을 독출하기 용이한 레벨을 보정하기 위한 보정회로를 구비하고; 폴디드 비트선 구성을 갖는 다수의 비트선쌍과, 감지증폭기가 개시 동작할 때까지 폴디드 비트선 구성을 나타내도록 폴디드 비트선 구성을 갖는 비트선쌍의 기준측 비트선에 따라 각각 비트선쌍을 형성하고 감지증폭기의 동작후 메모리셀로 재기록 데이터를 위한 다음에 재저장하는 동작 동안 그 사이에 위치되는 감지증폭기부에 따라 제1셀어레이에 인접하여 위치한 제2셀 어레이의 다수의 비트선의 부분으로 각각 비트선쌍을 형성하는 제1셀어레이의 나머지 비트선을 구비하여 이루어진 다이나믹 반도체 기억장치를 제공한다.
본 발명의 제1특징에 따른 바람직한 방법은 다음과 같다.
(1) 보정회로는 비트선 또는 그로부터 데이터를 독출하기 위한 선택된 메모리셀의 기준 비트선에 대한 캐패시터 커플링 동작이나 전기전하 분배동작을 수행한다.
(2) 보정회로는 데이터를 독출하기에 용이한 2 레벨 보다 2 이상을 갖춘다.
(3) 보정회로에 의해 보정된 보정량은 오픈 비트선 구조와 폴디드 비트선 구조 사이에서 다르다.
(4) 보정회로에 의해 보정된 보정량은 선택된 워드선의 형태에 따라 다르다.
(5) 다수의 워드선과 다수의 비트선 교차점의 2/3는 각각 메모리셀을 갖는다.
(6) 폴디드 비트선 구성과 오픈 비트선 구성을 갖는 비트선은 선택된 워드선의 위치에 따라 위치를 변경하다.
(7) 비트선의 2/3는 폴디드 비트선 구성을 갖고, 나머지 1/3은 오픈 비트선 구성을 갖는다.
(8) 오픈 BL 구성을 갖는 비트선은 폴디드 BL 구성을 갖는 각 비트선쌍 사이에 위치한다.
(9) 선의 세트는 모든 3개 비트선에 의해 형성되고, 2개는 폴디드 비트선 구성으로 비트선쌍을 형성하고, 나머지 비트선은 인접한 셀 어레이의 비트선으로 비트선쌍을 형성한다.
본 발명의 제1특징에 따른 다이나믹 반도체 기억장치는, 차이가 하나 이상 존재하면, 셀 기록전압에 필요한 데이터 "1"을 독출하기 위한 레벨과 셀 기록 전압에 필요한 데이터 "0"을 독출하기 위한 레벨 사이의 각 전압차이의 보정을 위한 보정회로를 제공한다. 상기 다른 형태에 대한 보정회로를 이용하는 것에 의해 전압의 보정량을 변경하는 것으로부터 "0"독출과 "1"독출 사이의 보정량의 차이가 제거될 수 있다.
따라서, 본 발명의 제1특징에 따른 다이나믹 반도체 기억장치의 메모리셀에 의해 점유된 영역은 본 발명의 장치가 비트선과 워드선의 모든 교차점에 메모리셀을 배열하기 위한 오픈 BL 구성과, 비트선과 워드선의 교차점의 1/2에 메모리셀을 배열하기 위한 폴디드 BL 구성을 결합하기 때문에 폴디드 BL 구성을 갖는 종래 장치보다도 감소될 수 있다. 더욱이, 감지증폭기가 대부분 모든 4개 비트선에 배열될 수 있는 오픈 BL 구성과 비교하면, 장점은 떨어짐에도 불구하고 감지증폭기는 대부분의 감지증폭기가 모든 2개의 비트선에 배열되도록 허용되는 오픈 BL 구성의 감지증폭기 배열의 피치와 비교되면, 더욱 개선된 피치에서 비트선에 횡단 방향을 따라 배열될 수 있다.
감지증폭기가 모든 2비트선에 대해 배열되는 소위 릴렉스 오픈 BL 구성은 감지증폭기가 감지증폭기 배열의 피치를 조밀하게 각 비트선에 대해 배열된 적절한 오픈 BL 구성과 비교하면, 셀 어레이의 많은 수를 포함하는 결점을 갖고서 달성된다. 그러나, 본 발명에 따른 다이나믹 반도체 기억장치는 릴렉스 오픈 BL 구성보다도 덜 조밀한 감지증폭기 배열의 피치를 허용한다. 즉, 본 발명은 이들 형태의 가장 현저한 결점을 극복하여 종래의 오픈 BL 구성과 폴디드 BL 구성의 가장 현저한 장점을 개발하는 것이다.
본 발명의 제2특징에 따르면, 다수의 워드선과 다수의 비트선의 각각 교차점에 선택적으로 배열된 다수의 메모리셀을 갖는 다수의 메모리셀 어레이와; 제1셀 어레이의 종단에서 셀 어레이의 다수의 비트선중 2/3에 의해 형성된 폴디드 비트선 구성을 갖는 다수의 비트선쌍에 접속된 증폭기부; 선택된 워드선 위치에 관계없이 비트선쌍 사이에 배치되는 폴디드 비트선 구성을 갖는 메모리 셀을 독출하기 위해 선택된 비트선을 만들도록 메모리셀의 비트선과 감지증폭기부 사이에서의 접속을 변환하기 위한 스위치를 구비하고, 셀어레이의 다수의 비트선의 나머지 1/3 비트선이 감지증폭기가 개시동작할 때까지 폴디드 비트선 구성을 나타내도록 폴디드 비트선 구성을 갖는 비트선쌍의 기준측 비트선에 따라 각각 비트선쌍을 형성하고, 감지증폭기의 동작 후 메모리셀로 데이터를 재기록하기 위한 연속적인 재조장 동작동안 그 사이에 위치한 감지증폭기부를 갖는 셀 어레이에 인접하게 위치된 셀 어레이의 다수의 비트선의 1/3로 각각 비트선쌍을 형성하는 것을 특징으로 하는 다이나믹 반도체 기억장치를 제공한다. 이러한 장치는 차이가 하나 이상 존재하면, 셀 기록전압에 필요한 데이터 "1"을 독출하기 위한 레벨과, 셀 기록전압에 필요한 데이터 "0"을 독출하기 위한 레벨 사이의 각 전압 차이를 보정하기 위한 보정회로를 더 구비하여 이루어진다.
본 발명의 제2특징에 따른 바람직한 방법은 다음과 같다.
(1) 보정회로는 비트선 또는 그로부터 데이터를 독출하기 위한 선택된 메모리셀의 기준 비트선에 대한 캐패시터 커플링 동작이나 전기전하 분배동작을 수행한다.
(2) 보정회로는 데이터를 독출하기에 용이한 2 레벨 보다 2 이상을 갖는다.
(3) 보정회로에 의해 보정된 보정량은 오픈 비트선 구조와 폴디드 비트선 구조 사이에서 다르다.
(4) 보정회로에 의해 보정된 보정량은 선택된 워드선의 형태에 따라 다르다.
(5) 다수의 워드선과 다수의 비트선 교차점의 2/3는 각각 메모리셀을 갖는다.
본 발명의 제2특징에 따른 다이나믹 반도체 기억장치에 있어서, 메모리셀을 독출하기 위하여 선택된 제1비트선쌍의 비트선은 메모리셀에 데이터가 제2비트선쌍중 선태된 하나로 독출될 때, 선택된 워드선과 관계없이 제2비트선쌍 사이에 위치됨에 따라 캐패시터 커플링의 결과로서 인접하는 비트선에 적용되는 내부 비트선 셀 어레이 노이즈와, 제1비트선쌍의 비트선에 의해 독출된 신호 볼륨의 변화는 제1비트선쌍의 2 비트선상에서 동일한 위상을 나타낸다. 따라서, 제1비트선쌍의 2개 비트선 사이의 전압차는 노이즈에 의해 변경되지 않고, 결과적으로 셀 어레이 노이즈의 레벨이 감소될 수 있다.
본 발명의 제3특징에 따르면, 입력으로서 3으로 나눔과 더불어 구동 메모리셀 어레이를 위한 다른 상태를 나타내는 신호로서 이용되는 출력으로서 "0", "1" 또는 "2"의 나머지를 나타내는 신호를 발생시키는 다수의 디지트를 갖는 2진수를 수신하기 위한 논리회로를 구비하고, 이 논리회로는 "0", "1", 또는 "2"의 상태 외에 4번째 상태를 제공하는 다이나믹 반도체 기억장치를 제공하다.
(1) 논리회로의 출력은 3으로 입력을 나눔으로써 얻어진 나머지가 0일때 (1, 0, 0)과 동일하고, 3으로 입력을 나눔으로써 얻어진 나머지가 1일때 (0, 1, 0)과 동일하며, 3으로 입력을 나눔으로써 얻어진 나머지가 2일때 (0, 0, 1)임과 더불어 메모리셀의 대기상태에서 (0, 0, 0)인 3개의 신호선(Z0, Z1, Z2)을 구비하여 이루어진다.
(2) 논리회로는 최하위 비트로부터 시작되는 2 또는 4 차수에 의한 다수의 디지트의 2진수를 나누고, 3으로 다시 나우며, 출력으로서 나머지를 발생시키기 위한 제1회로와, 제1회로의 출력을 부가하고 3진수로서 표현된 합의 최하위차수 디지트를 발생시키는 제2회로를 구비하고, 논리회로단은 3으로 입력을 나눈 나머지가 0일때(Z0, Z1, Z2)=(1, 0, 0), 3으로 입력을 나눈 나머지가 1일때(Z0, Z1, Z2)=(0, 1, 0), 3으로 입력을 나눈 나머지가 2일때 나눈 나머지가 (Z0, Z1, Z2)=(0, 0, 1) 및 메모리셀 어레이가 대기상태일때 (Z0, Z1, Z2)=(0, 1, 0)의 관계를 만족하는 3개 신호선(Z0, Z1, Z2)으로 구성된다.
(3) 제1회로의 입력은 대기상태에 "0" 또는 "1"로 고정되는 어드레스 신호와 상보 어드레스 신호인 다수의 어드레스신호와 상보 어드레스 신호의 설정으로 구성된다.
(4) 제1회로의 입력은 어드레스 신호(A0, A1)의 쌍과 전자에 상보적인 신호(/A0, A1)의 다른 쌍으로 구성되고, 기억장치는 A0, A1에 각각 접속된 입력게이트를 갖는 제1NAND구성요소, /A0, /A1에 각각 접속된 입력게이트를 갖는 제2NAND구성요소, A0, /A1에 각각 접속된 입력게이트를 갖는 제3NAND구성요소, /A0, A1에 각각 접속된 입력게이트를 갖는 제4NAND구성요소, 제1NAND구성요소와 제2NAND구성요소 및 Z0에 접속된 출력을 갖는 제5NAND구성요소, 입력과 제3NAND구성요소와 Z1의 출력에 각각 접속된 출력을 갖는 제1인버터 및, 입력과 제4NAND구성요소와 Z2이 출력에 각각 접속된 출력을 갖는 제4인버터를 더 구비하여 이루어진다.
(5) 논리회로는 제1입력(X0, X1, X2, …Xn)과, 동작시 1 대 1 대응을 형성하도록 각 제1입력에 전기적으로 접속된 제1출력 및, 메모리셀 어레이가 대기상태일 때 제1입력신호의 상태에 관계없이 각각 소정의 고정 전위 레벨로 출력을 유지하기 위해 회로를 제1입력과 제1출력의 대응을 제어하기 위한 제2입력을 갖는 회로유니트와 직렬 또는 병렬로 접속된다.
(6) 한편, 논리회로는 3개 신호(X0, X1, X2)의 제1입력과, 3개 신호(Z0, Z1, Z2)의 출력 및, 2-비트 또는 4-비트 어드레스 신호의 제2입력을 갖는 회로와 직렬 또는 병렬 접속될 수 있고, 여기서 동작상태에 있어서 제2입력이 정확히 3으로 나누어진다면, (Z0, Z1, Z2)=(X0, X1, X2), 제2입력이 3으로 나누어질때 나머지로서 1이 발생되면 (Z0, Z1, Z2)=(X2, X0, X1), 제2입력을 3으로 나눌때 나머지로서 2가 만들어지면 (Z0, Z1, Z2)=(X1, X2, X0)이고, 한편 대기상태에 있어서 출력은 입력 값에 관계없이 (Z0, Z1, Z2)=(0, 0, 0)이다.
본 발명의 제3측징에 따르면, 3으로 각 워드선의 어드레스를 분할하고, 메모리셀 어레이를 구동하기 위한 신호로서 동작하는 출력으로서 나머지를 발생시키기 위한 논리회로에서, "0"과 "1" 및 "2"와는 다른 제4상태가 메모리셀 어레이를 위한 대기상태로서 정의된다. 이러한 구성에 따르면, 더미 워드선 또는 감지증폭기 및 셀 어레이의 비트선을 선택적으로 연결하는 게이트의 동작은 대기상태에서 동작상태일 때, 소정 위험에 직면하지 않기 때문에 장치는 안전하게 동작할 수 있다.
상기한 바와 같이 본 발명에 따르면, DRAM은 감소된 메모리셀 영역을 위한 요구와, 동시에 감지증폭기의 설계상의 덜 엄격한 요구 및 비트선 사이의 감소된 잡음레벨에 대한 요구와 직면하게 됨에 따라 오픈 BL 구성과 폴디드 BL 구성을 결합함으로써 폴디드 BL 구성을 갖춘 비교 가능한 장치와 비교하면 감소된 메모리셀 영역을 갖추고, 오픈 BL 구성을 갖춘 장치와 비교하면 감지증폭기의 설계를 위한 덜 엄격한 요구를 갖춘 DRAM을 제공한다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.
[제1실시예]
제12도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제1실시예의 회로도이다. 제13도(a) 및 제13도(b)는 본 실시예를 구동하기 위한 타이밍 챠트이다.
본 실시예는 실질적으로 제2도에서 설명한 DRAM에 대한 개선을 제공한다. 본 실시예는 제2도의 DRAM과는 달리 제어클럭(Φ0, Φ1, Φ2, Φ3, Φ4, Φ5)을 부가적으로 구비하는데, 여기서 Φ0은 캐패시터(C1)를 매개로 대응하는 감지증폭기의 비트선(/BLA)에 연결되고, Φ1은 캐패시터(C1)를 매개로 대응하는 감지증폭기의 비트선(BLB)에 연결된다. 마찬가지로, Φ2와 Φ3는 각각 캐패시터(C2)를 매개로 대응하는 감지증폭기부의 비트선(/BLB, BLB)에 연결되고, 한편, Φ4와 Φ5는 캐패시터(C1)를 매개로 대응하는 감지증폭기부의 비트선(/BLC, BLC)에 연결되며, 캐패시턴스(C1, C2)는 다른 값(C1은 C2와 같지 않다)을 갖춘다.
따라서, BL0와 BL1상으로 메모리셀 데이터를 독출하도록 WA0가 선택된 것으로 가정하면, P01이 "H"레벨이기 때문에 기준비트선으로서 BL2를 이용하여 BL0상의 데이터가 /BLA로 전송되고, SA0에 의해 감지된다. WA0와 BL0의 커플링 때문에 BL0의 전위가 상승됨에 따라 셀 데이터에 부가적으로 WA0를 일으키는 결과로서 나타나고, SA0는 용이하게 "1"을 독출하지만 "0"을 독출하기는 어렵다.
그러나, 본 실시예에 있어서 Φ1은 제13도(a)에서 나타낸 바와 같이 상승하게 되기 때문에, C1의 캐패시턴스는 BLA의 전위를 상승시키도록 BLA측에 결합된다. 결과적으로, "1"이 용이하게 독출되고, "0"이 어렵게 독출되는 상황이 "1"과 "0" 양쪽을 독출하기 쉬운 동일한 레벨을 제공하도록 보상된다.
마찬가지로, 기준비트선으로서 BL5를 이용하여 BL1상의 데이터가 BLB로 전송되고, SA1에 의해 감지된다.
WA0및 BL1의 결합 때문에 BL1의 전위가 상승함에 따라 셀데이터에 부가해서 WA0가 상승되는 결과로서 나타나고, SA1은 "1"을 용이하게 독출하지만 "0"을 독출하기는 어렵다. 그러나, Φ2가 제13도(a)에 나타난 바와 같이 상승하게 되기 때문에, C2의 캐패시턴스는 /BLB의 전위가 상승하도록 /BLA측에 커플링된다. 결과적으로, "1"은 용이하게 독출되지만 "0"을 독출하기는 어려운 상황이 각 "0"과 "1"을 독출하기 쉬운 동일한 레벨을 제공하도록 보상된다.
SA0이 "1"을 독출하기 쉬운 레벨은 SA1이 "1"을 독출하는 레벨과는 다름을 주지해야 한다. 마찬가지로, SA0이 "0"을 독출하기 어려운 레벨은 SA1이 "0"을 독출하는 레벨과는 다르다. 예컨대, (위치된 메모리셀이 없음에도 불구하고 BL2와 WA0의 쿄차점에 존재하는 기생용량 때문에)WA0이 상승될 때 "1"을 독출하기 쉬운 SA0이 레벨이 "1"을 독출하기 쉬운 SA1이 레벨보다 낮다. 이것은 상기한 커플링 때문에 SA0에 대한 기준 비트선(BL2)이 약간 상승하는데 기인한다. 이러한 차이는 C1이 캐패시턴스값을 C2의 캐패시턴스값으로부터 구별하거나, C1의 캐패시턴스값 보다 작은 C2에 대한 캐패시턴스값을 선택함으로써 제거될 수 있다.
더욱이, 어레이 노이즈로 방향을 돌릴 수 있는 폴디드 독출을위한 SA0와 오픈 독출을 위한 SA1간에 "1"을 독출하기 쉬운 레벨과 "0"을 독출하기 어려운 레벨에서의 차이가 있을 수 있고, 이 차이는 C1=/C2를 안전하게 하는 C1과 C2를 위한 값을 선택함으로써 역시 보정할 수 있다.
제13도(b)는 커플링동작에 의하지 않고 반대로 대응한 메모리셀에서의 데이터가 "1"을 독출하기 쉽고 "0"을 독출하기 어려운 레벨을 보정하도록 독출하는 것에서 비트선의 커플링을 낮춤으로써 상승하게 되는 기준 비트선을 갖춘 타이밍 챠트를 나타낸다. 이런 경우, C1=/C2를 안전하게 하는 C1과 C2를 위한 값을 선택함으로써 역시 보정할 수 있다.
[제2실시예]
제14도는 예로서 2셀 에레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제2실시예의 회로도이다.
본 실시예는 제1실시예와는 다른 것으로, 감지 증폭기부에서 C1와, C2, C3, C4, C5및 C6은 다른 캐패시턴스값을 갖는다. 상기 기술한 바와 같이, "1"을 독출하기 쉬운 레벨과 "0"을 독출하기 어려운 레벨은 선택된 워드선(WA0, WA1, WA2)상에 매우 의존할 수 있는 폴디드 독출을 위한 동일한 SA0에 의해 독출된다. 이 위치는 C1=/C2와, C4=/C4및 C5=/C6를 안전하게 하는 캐패시턴스값을 선택함으로써 바람직하게 보정될 수 있다.
[제3실시예]
제15도는 예로서 2셀 에레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제3실시예의 회로도이다. 제16도(a) 및 제16도(b)는 본 실시예를 구동하기 위한 타이밍 챠트이다.
본 실시예에 관해서, 차이는 오픈 독출과 폴디드 독출간의 상승일 수 있고, WA0에서 WA2의 하나의 선택에서는 감지 증폭기부의 커플링 캐패시턴스(C1)를 유지하는 제어신호(Φ0에서 Φ5)의 진폭을 변화시킴으로써 보정될 수 있다.
예를들어, "1"의 독출과 "0"의 독출간의 차이는 오픈 BL 구성과 폴디드 BL 구성의 WA0에서 WA2의 모든 조합에 대해 수정하고, 이 위치는 VFA0=/VFA1=/VFA2=V0A0=/V0A1=/V0A2를 안전하게 하는 값을 선택함으로써 수정될 수 있다. 제13도(a)와 제13도(b)의 경우에서와 같이, 제16도(a)의 배치는 제16도(b)의 배치와는 다르고, 여기서 차이는 셀 독출쪽을 낮춤으로써 수정되는 동안 이전에 기준쪽을 상승시킴으로써 수정된다.
제17도(a)에서 제18도(d)는 제15도의 회로에 대해 이용된 제어신호(Φ0에서 Φ3)를 생성하기 위한 전형적인 구동회로의 회로도이다.
제17도(a)에서 제18도(d)를 기준해서, WA0가 선택될 때 ΦFA0는 레벨 "L"로 가고, Φ1의 전위는 VSS에서 VFA0로 변환된다. WA1이 선택될 때 ΦFA1은 레벨 "L"로 가고, Φ0의 전위는 VSS에서 VFA1로 변환된다. 이런 방법에서, 본 실시예의 동작은 기준전위(VFA0에서 VFA2및 V0A0에서 V0A2)를 조정함으로써 제어될 수 있다.
[제4실시예]
제18도(a)에서 제18도(d)는 본 실시예를 구동하기 위한 타이밍 챠트의 쉬운 레벨에서 위치를 처리하기 위한 조정을 설명한다.
본 실시예는 제4도에서 설명한 DRAM의 개선을 실제로 제공한다. 본 실시예는 제1실시예와 유사하고, 부가적으로 캐패시터(C1, C2)를 경유해서 대응하는 감지증폭기부의 각각의 비트선에 연결되는 제어클럭(Φ0, Φ1, Φ2, Φ3, Φ4, Φ5)을 구비한다.
제12도에서의 경우와 같이 SA0쪽(폴디드 독출 및 폴디드 재기록)에 대해 "1"을 독출하기 쉬운 레벨과 "0"을 독출하기 쉬운 레벨과 SA1쪽(폴디드 독출 및 폴디드 재기록)에 대해 "1"을 독출하기 쉬운 레벨과 "0"을 독출하기 쉬운 레벨의 각각의 차이는 C1=C2를 선택함으로써 보정될 수 있다.
제21도는 감지증폭기부를 커플림함으로써 독출쪽을 약간 낮추기 위한 조정을 나타낸다.
[제5실시예]
제22도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제5실시예의 회로도이다.
WA0와, WA1및 WA2에 대해 "1"과 "0"을 독출하기 쉬운 레벨이 서로 다르면, 제14도의 경우에서와 같이 C1=/C2,와 C3=/C4및, C5=/C6를 선택함으로써 보정될 수 있다.
[제6실시예]
제23도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제6실시예의 회로도이다. 제24도는 본 실시예를 구동하기 위한 타이밍 챠트이다.
제15도의 실시예의 경우와 같이, 수정은 제어신호(Φ0에서 Φ5)의 증폭을 변화시킴으로써 구성될 수 있다.
제25도는 제23도의 회로에 대한 제어신호(Φ0에서 Φ5)를 생성하기 위한 전형적인 구동회로의 회로도이다. 제19도의 경우에서와 같이 진폭을 변화시키기 위해 이용되는 기준전위는 없음을 주지해야 한다. 본 실시예의 Φ0의 전위는 VCC로부터 충전분배에 의해 낮아진다. 제25도의 회로는 역시 제16도(b)의 구동작용을 위해 이용될 수 있음을 역시 주지해야 한다.
[제7실시예]
제26도(a) 및 제26도(b)는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제7실시예의 회로도이다.
본 실시예에 관해서, "1"과 "0"을 독출하기 쉬운 레벨은 각 DWA0에서 DWA2및 DWB0에서 DWB2를 낮추거나 DWA0에서 DWA2중의 하나를 낮추기 위해 셀 어레이에서 더미 셀을 배치하고, 2 또는 그 이상을 선택함으로써 보정될 수 있다.
가정하면, 예를들어 WA0가 선택될 때, BL0는 다양한 커플링 동작의 결과로서 VX에 의해 BL2상승된다.
더미 워드선(/DWA0)와 VCC내지 VSS'로 낮아질 때, BL0와 BL1이 VY에 의해 낮아지면, /DWA1이 VCC에서 VSS로 낮아질 때, BL1과 BL2는 VY에 의해 낮아질 것이다. /DWA2가 VCC에서 VSS로 낮아질 때, BL0와 BL2가 VY에 의해 역시 낮아질 것이다. 이렇게, /DWA0에서 /DWA2가 전압(VA0/VCC', VA1/VCC및 VA2/VCC')에 의해 낮아지면, 더미 워드선 이동의 보정 후에 BL0와 BL2가의 차이는 다음의 방정식으로 표현될 것이다.
BL0-BL2
=(VA0×VY+VA2×VY)-(VA0×VY+VA2×VY)
=(VA0-VA1)VY
오픈 SA1측상에서 다음의 방정식은 사실을 유지한다.
BL1=BL4=(VA０＋VA１）VY
이렇게, 보정은 VA0=VA1을 위한 소정값을 선택함으로써 수행될 수 있다.
[제8실시예]
예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제8실시예의 회로도이다.
다시 본 실시예에 따르면, "1"과 "0"을 독출하기 쉬운 레벨은 각 DWA0에서 DWA2및 DWB0에서 DWB2를 낮추거나 DWA0에서 DWA2중의 하나를 낮추기 위해 셀어레이에서 더미 셀을 배치하고, 2 또는 그 이상을 선택함으로써 보정될 수 있다. 본 실시예는 상기 제7실시예와 본질적으로 동일하게 동작한다. WA0가 선택될 때, 다음의 방정식은 사실을 유지한다.
BL0-BL1=(VA0'+VA1')VY-(VA1'+VA2')VY
=(VA0'-VA2')VY
BL0-BL2=(VA0'+VA2')VY-(VA1'+VA2')VY
=(VA0'-VA2')VY
따라서, "1"을 독출하기 쉬운 레벨과 "0"을 독출하기 쉬운 레벨은 적당히 보정될 수 있다.
[제9실시예]
제28도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제9실시예의 회로도이다. 캐패시터는 제12도의 실시예에서 비트선에 연결되고, 상기 장치의 동작을 위한 셀 어레이와 감지증폭기간에 배치된 스위치의 게이트 길이와 게이트폭을 변경시킴으로써 동일한 효과가 달성된다. 스위치는 선택한 셀을 위해 스위치 "H" 및 "L"로 조정되기 때문에, 캐패시터의 효과는 부가적인 클럭을 이용하지 않은 커플링의 정도를 수정함으로써 간단히 달성될 수 있다.
[제10실시예]
제29도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제10실시예의 회로도이다.
제20도의 캐패시터가 실시예에서 비트선에 연결되는 동안, 상기 장치의 동작을 위한 셀 어레이와 감지증폭기간에 배치된 스위치의 게이트길이와 게이트 폭을 변경시킴으로써 본 실시예에서 동일한 효과가 달성된다.
[제11실시예]
제30도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제11실시예의 회로도이다. 제31도는 본 실시예를 구동하기 위한 타이밍 챠트이다.
제30도에 대해서, 여기서는 셀 어레이에 배치된 감지증폭기(SA0에서 SA5)와, 워드선(WA0에서 WA2및 WB0에서 WB2) 및 비트선(BL0에서 BL15)과, 감지증폭기부에 배치된 비트선(/BLA0, BLA0, /BLA1, BLA1, /BLB0, BLB0, /BLB1, BLB1, /BLC0, BLC0, /BLC1, BLC1)을 나타낸다. 여기서는 역시 메모리셀의 비트선과 한쌍의 감지증폭기의 비트선의 연결을 통하여 접속하도록 설계된 스위치를 위한 제어신호(PA0, PA12, PB11, PB1, PB020, PB022, PC11, PC1, PC020, PC022, PD0, PD12)를 나타낸다.
폴디드 BL 구성을 갖춘 감지증폭기는 셀 어레이(b)의 우측단과 셀 어레이(a)의 좌측단에 배치된다. 셀 어레이(b)의 우측단에서 SAS는 거기에서 분할된 SA시스템을 형성하도록 셀 어레이(b)의 우측에 위치된 셀 어레이에 의해 분할된다. 마찬가지로, 셀 어레이(a)의 좌측단에서 SAS는 거기에서 분할된 SA시스템을 형성하도록 역시 셀 어레이(a)의 좌측에 위치된 셀 어레이에 의해 분할된다.
셀 어레이(a)의 워드선에 관하여, 이제 WA0가 선택됨을 추측할 수 있다. 다음, SA0, SA2, SA3, SA0의 결과로서 BL1과, 폴디드 BL 구성을 갖춘 SA3의 한쌍의 BL3와, BL5의 어느 하나 및, SA를 동작하기 위한 폴디드 BLs로서 기준쪽상에 위치된 BL3로 가정한 메모리셀을 갖춘 3개의 비트선의 어느 하나를 선택하여 한쌍의 비트선을 형성한다. 유사하게, SAS는 SA를 동작하도록 폴디드 BLs로서 BL5와 BL3의 한쌍의 비트선을 형성하는 SA와 SA3를 동작하도록 폴디드 BLs로서 BL2와 BL0의 한쌍의 비트선을 형성한다. BL3는 SA0과 SA3에 대해 기준비트선이 공통적으로 이용될 수 있도록 이용된다.
메모리셀에 데이터를 재기록 하기 위해, 기준비트선의 분할된 상태는 정지하고, 감지증폭기에 연결된 비트선쌍(BL1, BL3)은 재기록 동작을 수행하도록 폴디드 BLs로서 이용되고, 어레이(b)의 3개의 비트선중 하나가 다음으로 어레이(a)의 BL2에 위치하는 동안 오픈 BL 구성을 갖추고 감지증폭기(SA2)에 연결된 비트선쌍에 대해 기준비트선이 이용될 수 있도록 이용된다.
다음으로, 다음으로 어레이(a)의 BL2에 위치하는 어레이(b)의 3개의 비트선중 하나는 오픈 BL 구성을 갖추고 감지증폭기(SA3)에 연결된 비트선쌍에 대해 기준비트선이 이용될 수 있도록 이용된다. 상기 배치에 관해서, 포괄적인 노이즈레벨을 필연적으로 줄이도록 비선택 워드선으로 생성된 노이즈를 상쇄하는 폴디드 BL 구성의 효과가 생기는 동작을 독출하는 동안 워드선으로 생성되는 오픈 BLs에 특정한 노이즈는 없다.
더욱이, 오픈 BL 구성과 폴디드 BL 구성은 데이터를 재기록 하기 위해 결합하기 때문에, 보통의 재기록동작과 야기되는 비트선의 균일함을 허용한다. 마찬가지로, 어레이(b)의 워드선이 선택될 때, 어레이의 비트선은 폴디드 BL 구성을 이루는 동작을 독출하기 위한 공통 기준으로서 이용된다. 다른 한편으로 재기록동작에 대해서, 기준 BLs를 분할하도록 다른 비트선쌍의 이용이 정지되고, 어레이(b)에서 메모리셀의 비트선이 독출되며 거기에 인접하게 위치한 어레이(a)의 비트선(기준 BL)은 동작을 재기록 하기 위한 한쌍의 오픈 BL 구성을 형성하도록 이용되는 동안 하나의 비트선쌍은 폴디드 BL 구성을 이루도록 이용된다.
메모리셀의 수의 비율에서 교점의 비율은 오픈 BL 구성의 셀 어레이의 비율보다 낮고, 단지 워드선과 비트선의 교점의 중간에 배치된 메모리셀상에 폴디드 BL 구성의 셀 어레이의 비율보다 높다. 다음, 본 발명에 따른 메모리장치는 폴디드 BL 구성을 갖춘 비교되는 메모리장치와 비교하면, 메모리셀의 면적을 줄일 수 있다. 부가적으로, 감지증폭기(SA)는 오픈 BL 구성을 갖춘 장치와 비교하면, SAs에 대한 설계요구를 변경하도록 3개의 비트선(BL)에 대해 배치된다.
폴디드 BL 구성을 갖춘 데이터를 독출하기 위해 이용될 때, 상기한 바와 같은 셀 어레이 배열을 갖춘 제30도의 실시예의 특정 비트선쌍을 고찰하고, 독출된 메모리셀에서 데이터를 통한 비트선은 메모리셀의 비트선과 선택된 워드선의 위치에의 구애받지 않고 대응하는 감지증폭기의 비트선간의 연결을 통하여 변화하도록 비트선쌍간에 위치됨을 알게 될 것이다.
예를들어, 워드선(WA0)이 선택되었다고 가정하면, 제31도에 나타낸 바와 같이 PA12와, PB11및 PB1이 "L"로 되고, pA0와, PB020및 PB022가 레벨 "H"로 유지한 후에 상승하게 된다. 다음, 메모리셀 데이터는 BL1과, BL2, BL3및 BL4상에 독출한다. 다음, PA0와, PB020및PB022가 레벨 "H"이기 때문에, 데이터는 BL1에서 독출한 대응하는 셀데이터와 폴디드 BL쌍과 같은 기준비트선(BL3)을 이용함으로써 SA0에 데이터가 넣어진다.
유사하게, 데이터는 BL4에서 독출한 대응하는 셀 데이터와 폴디드 BL쌍으로써 기준비트선을 이용함을 SA1에서 취해지고, BL5에서 독출한 셀 데이터와 폴디드 BL쌍으로써 기준비트선을 이용함으로써 SA2에서 취해진다. 기준비트선(BL3)이 SA0과 SA3의 비트선쌍에 의해 분할됨을 주지해야 한다.
4컬럼과 하나의 분할된 기준비트선이 제30도에 도시되어 있지만, 분할된 기준비트선이 모든 3개의 비트선에 대해 나타남이 이해될 것이다. 본 실시예에서, 비트선(BL1)에서 독출한 SA0의 셀 데이터가 SA2의 비트선쌍(BL0, BL2)간에 위치되고, 비트선(BL4)에서 독출한 SA1의 셀 데이터가 비트선쌍(BL3, BL5)간에 위치되는 한편, 비트선(BL2)에서 독출한 SA2의 셀 데이터가 SA0의 비트선쌍(BL1, BL3)간에 위치되고, 비트선(BL5)에서 독출한 SA3의 셀 데이터가 SA3의 비트선쌍(BL4, BL6)간에 위치된다.
워드선(WA0)이 선택되었을때 야기되는 상기 데이터 독출 동작은 제32도에 뚜렷하게 나타낸 굵은 선으로 언급함으로써 더욱 확실히 이해될 수 있다.
SA2에 인가된 메모리셀 데이터가 BL2를 통해 독출됨에 따라 비트선간의 커플링 캐패시턴스(CBB)를 통해 인접한 비트선에 적용된 노이즈를 일으키게 하는 독출신호의 량과 같은 변화를 받게된다(제32도). 이제, SA0의 비트선쌍(BL1, BL3)은 BL2의 각 변상에 위치되기 때문에, 동일한 파형을 갖춘 동일한 량의 노이즈를 받게된다. SA0로부터 보면, BL1과 BL3간의 전위차는 비트선쌍이 변화하지 않고, BL2의 어레이 노이즈가 상쇄되는 효과를 형성한다.
이렇게, BL1과 BL3의 비트선쌍이 받게되는 네트(net) 노이즈는 BL4에서 SA1에 대해 독출한 메모리셀에 의해 생성된 CBBVS(BL4의 독출신호의 량을 나타내는 VS)의 내부-비트선 노이즈이다. 즉, 네트 노이즈는 제4도의 CBBVS의 내부-비트선 노이즈의 1/3로 줄일 수 있고, 노이즈레벨이 꼬인 비트선을 이용하지 않고 낮아질 수 있기 때문에, 전체 칩의 크기는 함축적으로 줄어들 수 있다.
이와 같은 것에 대해, SA1과 SA2및 SA의 비트선쌍간에 위치한 비트선으로부터 독출한 신호에 돌릴 수 있는 내부-비트선 노이즈는 제4도의 CBBVS의 내부-비트선 노이즈의 1/3으로 줄일 수 있다.
메모리셀의 데이터가 대응하는 감지증폭기에서 독출한 후에, PA0와, PB020및 PB022는 미소신호를 증폭하도록 감지증폭기를 활성화 하도록 제31도에 나타낸 바와 같이 "L"레벨로 제시된다.
이제, 처음의 메모리셀상에 데이터를 되돌리고, 재기록하는 동작상태를 조사해 본다. PA0는 SA0와 SA1에 대해 "H"레벨을 초래하고, 데이터는 폴디드 BL 구성을 갖춘 비트선쌍으로써 BL1과 BL3및 BL3와 BL6를 이용함으로써 대응하는 메모리셀상태로 재기록 된다.
이런 상태 하에서, BL3는 SA0에 대해 이용되고, SA3의 재기록 동작에 대해 이용될 수 없기 때문에, SA2와 SA3상에 재기록 동작에 대해 PB020는 "H"레벨을 초래하고, PB022는 "L"레벨을 유지하며, 인접한 어레이(b)에 연결된 PC022는 "H"레벨을 초래한다. 즉, SA2는 오픈 BL 구성을 갖춘 비트선쌍에 대해 BL2와 BL8을 이용하고, SA3는 오픈 BL 구성을 역시 갖춘 비트선쌍에 대해 BL5와 BL11을 이용한다.
마찬가지로, 재기록 동작을 위해 제35도에 나타낸 바와 같이 접속되는 동안, WA1이 선택될 때, 메모리셀의 데이터를 독출하기 위한 비트선과 대응하는 감지증폭기의 비트선간의 연결이 제34도에 나타낸 바와 같이 접속되도록, 워드선(WA1, WA2)이 선택될 때, 제어신호(PA0, PA12, PB1, PB11, PB020, PB022, PC11, PC1, PC020, PC022)는 제31도에 나타낸 바와 같이 바람직하게 제어된다.
유사하게, 재기록 동작을 위해 제35도에 나타낸 바와 같이 접속되는 동안, WA2가 선택될 때, 메모리셀의 데이터를 독출하기 위한 비트선과 대응하는 감지증폭기의 비트선간의 연결은 제36도에 나타낸 바와 같이 접속된다.
다른 경우에, 비트선에서 메모리셀을 독출하는 데이터는 항상 CBBVS로 줄어들 수 있는 최대 어레이 노이즈를 줄이도록 전체 데이터 독출 동작에 대한 비트선쌍간에 접속되고 위치하게 된다.
제36도에 있어서, BL1과 BL6은 가장 밖의 감지증폭기(SA2)의 비트선쌍(BL0, BL2)과 감지증폭기(SA1)의 비트선쌍(BL5, BL7)간에 각각 위치하게 된다. 이들 비트선은 WA2가 선택되고, 독출 노이즈를 갖춘 BL0와, BL2및 BL5와 BL7의 비트선쌍에 효과를 줄 수 없을 때, 소정 감지증폭기상에 메모리셀을 독출하기 위해 이용될 수 없다.
제32, 34, 36도를 비교함으로써, WA0에서 WA1까지의 워드선을 스위칭하는 것에 의해 선택된 메모리셀이 메모리셀의 비트선에 의해 아랴방향으로 이동하고, 대응되게 메모리셀 어레이의 비트선의 연결과 감지증폭기의 연결된 WA1이 선택될 때, 비트선에 의해 아래방향으로 스위칭됨을 알 수 있다.
그러나, 비록 WA0이 SA2와 SA3의 사이드상에서 선택될 때와 같이 동일하게 만들어진다고 해도, WA2가 선택될 때, 비트선의 연결은 SA0와 SA1의 사이드상에 비트선에 의해 억제된다. 셀 어레이의 비트선의 연결과, 선택한 워드선에 따른 감지증폭기의 연결을 접속하는 이런 배열에 관해서, 노이즈 레벨은 상당히 감소될 수 있다.
[제12실시예]
제38도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제12실시예의 회로도이다.
동등한 회로에 의해 제30도에 나타낸 제10실시예와 동일하고, 감지증폭기를 연결하기 위한 스위치와는 다르며, 메모리셀은 브로큰 사이클(broken circle)내에 워드선의 감지에서 제30도의 그들의 미러 이미지(mirror image)를 나타낸다. 즉, 스위치는 동등한 회로를 변화하지 않고, 다르게 위치될 수 있다. 제38도의 회로의 동작은 제30도의 회로동작과 정확하게 같기 때문에, 여기서는 더욱 상세히 기술되지 않을 것이다.
[제13실시예]
제39도는 예로서 2셀 어레이(A, B)를 나타내는 본 발명에 따른 DRAM의 제13실시예의 회로도이다. 제40도는 본 실시예를 구동하기 위한 타이밍 챠트이다.
본 실시예는 제11실시예에 따르는 문제로부터 자유롭다. 워드선(WA0)이 제32도에서 선택할 때의 동작을 조사함으로써, 워드선이 데이터를 독출하기 위해 상승하게 되기 전에 PA12와, PB11및 PB1은 "H"에서 "L"로 떨어짐을 초래할 수 있음을 이해할 수 있을 것이다. 이런 상태 하에서, 소스 및 드레인에 연결된 비트선은 셀 어레이와 감지증폭기간에 스위치의 트랜지스터의 게이트와 소스, 또는 게이트와 드레인의 용량 결합에 의해 약간 낮아진다. 이것은 제32도에서, "·"에 의해 나타내어진다. 더욱이, 셀 데이터는 워드선이 상승하고, SA0'로 이동한 후에, 셀 데이터가 SA0로 래치되기 때문에, PA0, PB020및 PB022는 낮아진다. 커플링에 의해 영향을 받은 위치는 "x"에 의해 나타내어진다. 비트선(/BLA0)에서 독출된 SA0의 메모리셀 데이터는 3개의 "·"와 하나의 "x"를 갖고, 기준비트선(BLA0) 역시 3개의 "·"와 하나의 "x"를 갖는 것을 주지 해야 한다.
다른 한편으로, 기준쪽상에 비트선(BLA0)이 3개의 "·"과 하나의 "X"를 갖는 반면, 제34도에 나타낸 바와 같이 WA1이 선택될 때, SA0의 셀 데이터쪽상에 비트선(/BLA0)은 두개의 "·"과 하나의 "X"를 갖는다. 기준쪽상에 비트선(BLA0)이 2개의 "·"과 "X"를 싣는 동안 제34도에 나타낸 바와 같이 WA2가 선택될 때, SA0의 셀 데이터쪽상에 비트선(/BLA0)은 3개의 "·"과 "X"를 싣는다. 이렇게, 커플링의 영향은 비트선(WA0에서 WA2)중에서 선택한 하나에 의존하는 것과는 다르고, 차후에 데이터("1")를 독출하기 쉬운 레벨은 데이터("0")을 독출하기 쉬운 레벨과는 다르다.
예를들면, 비트선에서 독출한 메모리 셀 데이터는 커플링에 의해 영향을 미치도록 낮아지고, "1"은 독출되기 쉽지 않으며, "0"은 독출되기가 더 쉬워진다. 부가적으로 스위치가 제30도 및 제38도의 경우에서와 같이 달리 배열되는 것과 같이 데이터("1")를 독출하기 쉬운 레벨은 데이터("0")를 독출하기 쉬운 레벨과는 다를 수 있다.
제39도의 배열은 상기 문제를 해결할 수 있다. 제39도에서, C1의 커플링하는 캐패시턴스를 갖춘 캐패시터는 감지증폭기의 비트선쌍에 연결되고, 제어신호(Φ0에서 Φ5)는 상기한 비트선쌍의 불균형이 셀 데이터가 메모리셀로부터 독출될 때, Φ0에서, Φ5을 이용함으로써 보상되도록, 각 캐패시터의 마주한 터미널에 연결된다. 상기 개념은 상기한 제1실시예의 개념과 같음이 이해될 것이다.
비트선쌍의 불균형의 척도는 워드선(WA0에서 WA2)중에서 선택한 하나에 매우 의존할 수 있기 때문에, Φ0에서 Φ5의 증폭은 제40도에 나타낸 바와 같이 워드선(WA0에서 WA2)중의 선택한 어느 하나에 의존함이 구별된다. 이렇게, 본 실시예에서 이용된 기술은 알려진 더미 셀 기술 또는 동일하게 만들어진 제어신호의 모든 진폭을 갖춘 신호 수정형의 커플링기술과는 다르다.
제40도에 관해서, 제어신호는 독출한 메모리셀의 데이터와 같이 낮아진 독출한 데이터로부터 메모리셀의 비트선쪽상에 위치된 감지증폭기의 비트선의 C1에 연결된다. 예를들어, WA0가 선택될 때, 메모리셀 데이터는 Φ0이 VFFA0로 낮아지도록 /BLA0상에서 독출된다. 제41도(a)에서 제41도(d)는 가변 증폭으로서 실현할 수 있는 전형적인 회로를 설명한다.
신호(Φ0)는 ΦFFA0와 ΦFFA1이 레벨("L")이기 때문에, VCC로 프리차지된다. WA0가 선택될 때, 단지 VFFA0는 레벨("H")로 상승하게 되고, Φ0는 VFFA0의 소스전압으로 낮아지게 된다.
VFFA0, VFFA1, VFFA2, VF0A0, VF0A2의 다른 소스전압은 제41도(a) 내지 제41도(d)에서 칩에서 생성되고, 제42도의 회로는 단순한 방법에서 VCC와 VSS로부터의 소정 원하는 전압을 생성할 수 있다.
제42도에 관해서 , ΦFFA0와 ΦFFA1이 레빌("L")이기 때문에, Φ는 VCC로 프리차지 되는 동안, 프리차지하는 시간에, /ΦPRE는 "H"레벨에서, CX0와 CX2는 VSS'로 프리차지된다. 그 후, /ΦPRE가 레벨("L")로 되고, ΦFFA0은 레벨("H")로 상승하도록, WA0의 선택의 결과로서 캐패시턴스(CX0)와 네가티브 캐패시턴스(CY)의 차지 분배의 결과로서 출력(Φ0)이 떨어진다.
Φ0의 진폭은 CX0와 CX2의 값을 변화함으로서 자유롭게 바꿀 수 있다. 이런 기술은 제38도의 배열에 적용될 수 있다.
독립적으로 바꿀 수 있는 Φ0에서 Φ2의 진폭 뿐만 아니라, 감지증폭기의 캐패시턴스(C1)의 값을 선택하도록 이용될 수 있는 워드선의 위치와, Φ0과 Φ1을 받기 위한 감지증폭기의 위치(Φ2, Φ3, Φ4, Φ5)를 받기 위한 감지증폭기의 캐패시턴스 및, 원하지 않는 불균일을 수정하도록 외부의 데이터기록의 형태의 것인 경우의 더미 워드선의 진폭과 더미 셀의 전위도 주지해야 한다.
상기 실시예는 본 발명의 목적내에서 변경될 수 있다.
다음의 실시예는 3개의 워드선의 어드레스의 분할의 나머지를 결정하기 위한 로직회로를 개선하도록 설계되고, 로직회로의 출력은 본 발명의 목적에 대해 메모리셀 어레이를 구동하기 위한 신호로서 이용될 수 있다. 상기 로직회로는 제1실시예에서 제13실시예에 대해 역시 이용될 수 있다.
[제14실시예]
제43도는, 본 발명에 따른 DRAM의 제14실시예의 회로도이다. 본 실시예는 오픈/폴디드 BL 구성을 갖춘 다이나믹 반도체 메모리장치에 있어서, 각각의 셀 어레이는 총 256워드선으로 구성되어 있다. 이 장치의 기본적인 구성은 소정 호환적인 종래의 장치의 구성과 특별히 다르지 않다.
A0에서 A7의 A 8-비트 어드레스는 워드선에 대해 이용된다. 제44도는 3개의 선택한 워드선의 어드레스를 구동함으로써 생산된 나머지를 결정하기 위한 여분회로의 회로도이다.
본 실시예에서, 3개의 신호선(Z0, Z1, Z2)은 앞서 기술한 알려진 여분회로의 경우처럼, 여분회로의 출력에 대해 이용된다. 특히, 어드레스의 3개의 분할의 나머지가 0과 같으면, 이용되는 Z0="1"과, 어드레스의 3개의 분할의 나머지가 1과 같으면, 이용되는 Z1="1"에 있어서, 어드레스의 3개의 분할의 나머지가 2와 같으면, Z2="1"이 이용된다. 부가적으로, 대기상태에서인 칩은 Z0=Z1=Z2="0"으로 표현된다.
여분회로와 입력 어드레스간의 관계는 다음의 표(2)에서 나타나게 된다.
[표 2]
본 실시예의 여분회로는 회로(A, B)로 구성된다. 4개의 2비트로 분할된 각 어드레스의 8비트와, 3로 분할된 각각의 것, 회로(a)에 의해 결정된 나머지에 있어서, 회로(b)는 2개의 3-파형 신호를 어하고, 나머지를 생산하도록 3개의 합계를 나눈다. 제45도(a)와 제45도(b)는 각각 회로(a)와 회로(b)의 여분의 회로구성을 나타낸다.
어드레스신호(A5)와 이들의 상보신호(/Ai)는 여분의 회로에 입력함으로써 이용된다. 이들 어드레스신호는 칩이 대기상태에서 일 때 "L"을 유지하고, 칩이 활성화 될 때 Ai또는 /Ai중 어느 하나가 "H"로 된다.
칩이 대기상태이고, 따라서 Ai및 /Ai이 "L"로 유지될 때, 회로(a)로부터 소정 출력은 "L"에서 머무르는 여분의 회로의 Z0, Z1, Z2의 모든 출력을 필연적으로 만들도록 역시 "L"인 회로(a)의 출력을 이용하는 회로(b)로부터 소정 출력을 만들기 우해 "L"레벨이다. 칩이 활성화 되고, Ai또는 /Ai중 어느 하나가 "H"로 될 때, 회로(a)의 3개의 출력의 하나는 "H"레벨로 된다. 그 후, 결과는 회로(b)로 운반되고, 결국 여분의 회로의 3개의 출력의 하나가 "L"에서 "H"로 변화한다.
제46도는 상기 서술을 설명한다. Z0와, Z1및 Z2가 대기상태에서 "L"레벨이기 때문에, 칩이 항상 안정하게 동작하도록 칩이 활성화될 때, 제11도에 설명한 바와 같이 발생하는 다중 선택의 문제가 없다.
[제15실시예]
제47도는 입력으로서 4비트 어드레스를 이용하는 회로(a)를 갖춘 여분회로인 본 발명의 제15실시예를 설명한다. 제48도(a)에서 제48도(S)는 제47도의 여분회로의 회로(C)의 전형적인 회로도를 설명한다.
본 실시예의 여분회로는 4-비트 어드레스 신호와 이를 조합한 신호를 받기 위한, 또한 각각의 3개로 그들을 분할함으로써 얻어지는 나머지를 생산하는 회로(C)와, 2개의 회로(C)의 출력을 받기 위한, 또한 3개에 의한 총합을 분할함으로써 얻어지는 나머지를 생산하는 회로(b)로 이루어진다. 회로(b)는 제14실시예에서 이용된 것과 동일한 것임을 주지해야 한다.
본 실시예에서, 어드레서 신호(A0에서 A3)를 받는 제1회로(c)의 3개의 출력(Y0, Y1, Y2)과, 그들의 상보신호(A4에서 A7)를 받는 제2회로(c)의 3개의 출력(Y10, Y11, Y12)은 제14실시예의 그것과 동일한 회로(b)에 적용되고, 회로(b)의 출력(Z0, Z1, Z2)은 3개로 어드레스(A0에서 A7)를 분할함으로써 얻어진 나머지를 표시한다.
상기한 실시예의 경우와 같이, 칩이 대기상태임과 더불어 어드레스신호(Ai)와 그 상보신호(/Ai)가 "L"로 유지될 때, 회로(c)에서의 소정 출력은 "L"로 유지되고, 따라서, 회로(C)의 모든 출력(Z0, Z1, Z2)은 "L"로 유지된다. 여분회로의 입력 어드레스와 출력간의 관계는 상기한 실시예의 관계와 동일하다.
각 어드레스는 제14실시예에서 2-비트로 분할되고, 3으로 분할함으로써 얻어진 나머지는 회로(b)의 부가회로에 의해 얻어지며, 여기서 각 어드레스는 4-비트로 분할되고, 이는 제15실시예에서 부가된다.
마찬가지로, 어드레스는 3개의 어드레스에 의한 분할의 나머지를 결정하기 위해 2-비트, 4-비트, 6-비트, 등과 같은 각-비트로 분할될 수 있다.
다른 한편으로, 전형적인 워드선의 수는 얻어진 나머지로부터의 어드레스는 메모리셀 어레이에서 구비한다. 즉, 어드레스의 비트의 수는 전형적으로 8(256 워드선)에서 10(1024 워드선)이다. 이렇게, 어드레스는 2-비트 또는 4-비트로 바람직하게 분할된다.
[제16실시예]
제49도는 본 발명에 따른 DRAM의 제16실시예의 회로도이다. 본 실시예에서, 각 메모리셀 어레이는 비록 제14 및 제15실시예와 유사한 오픈/폴디드 하이브리드 BL 구성을 갖춘 다이나믹 반도체메모리장치 일지라도, 512 워드선을 구비한다.
워드선의 어드레스(A0에서 A8)는 9-비트 어드레스이다. 제50도는 3개의 선택한 워드선의 어드레스를 분할함으로써 얻은 나머지를 결정하기 위한 여분 회로의 회로도를 나타낸다.
여분회로의 출력과 입력 어드레스간의 관계는 다음의 표(3)에 나타낸다.
[표 3]
[제17실시예]
제51도는 본 발명에 따른 DRAM의 제17실시예의 회로도이다. 본 실시예에서, 각 메모리셀 어레이는 비록 제14 및 제15실시예와 유사한 오픈/폴디드 하이브리드 BL 구성을 갖춘 다이나믹 반도체메모리장치 일지라도, 1024 워드선을 구비한다.
워드선의 어드레스(A0에서 A9)는 10-비트 어드레스이다. 제52도는 3개의 선택한 워드선의 어드레스를 분할함으로써 얻은 나머지를 결정하기 위한 여분회로의 회로도를 나타낸다.
여분회로의 출려과 입력 어드레스간의 관계는 다음의 표(4)에 나타낸다.
[표 4]
[제18실시예]
제53도와 제54도(a)에서 제54도(c)는 제2입력의 값에 의존하는 첫번째 3개의 입력(X0, X2, X2)과 3개의 출력(Y0, Y1, Y2)를 접속하기 위한 패스 트랜지스터 로직을 이용하는 배럴 쉬프터를 구성하는 여분의 회로인 본 발명의 제18실시예를 설명한다.
제53도는 배럴 쉬프터의 연결과 배럴 쉬프터의 출력노드에 연결된 프리차지회로를 설명하는 회로도로서, 제54도(a)에서 제54도(c)는 각각의 단일 배럴 쉬프터를 설명한다. 제54도(a)에서 제54도(c)의 배럴 쉬프터는 2-비트 어드레스신호(Ai및 Aj)와 그들의 상보신호(/Ai및 /Aj)의 제2입력으로 제1입력(X0, X2, X2)과 출력(Y0, Y1, Y2)의 연결을 제어한다.
본 실시예에서, X0, X2, X2및 Y0, Y1, Y2는 nMOS 및 pMOS 트랜지스터로 연결된다. nMOS 트랜지스터는 LN의 게이트길이와 WN의 게이트폭을 갖추고, 여기서 pMOS 트랜지스터는 LP의 게이트길이와 WP의 게이트폭을 갖춘다. nMOS와 pMOS를 구비하는 COMS가 임계치를 이용하는 구별없이 모든 입력전압을 전달하기 위해 유효인 동안, 동일한 효과는 nMOS 또는 pMOS의 어느 하나로 간단히 유사한 출력을 생산하도록 달성할 수 있다.
입력(X0, X2, X2)및 출력(Y0, Y1, Y2)간에 관계는 다음의 표(5)에서 나타낸다.
[표 5]
칩이 대기상태일 때, 모든 어드레스신호(Ai, Aj, /Ai, /Aj)는 회로(a)의 제1입력과 출력이 다른 것과 전기적으로 절연되도록 "L"이다. 제53도에서 제4배럴 쉬프터가 이런 조건하에서 전기적으로 부유상태로 되기 때문에, 출력(Z0, Z1, Z2)의 전위는 상비의 프리차지회로로 유지된다. 특히, 어드레스신호(A0)와 이것의 상보신호(/A0)가 대기상태에서 "L"로 유지되기 때문에, 출력(Z0, Z1, Z2)은 이런 조건 하에서 접지전위를 나타내도록 단락된다.
칩이 활성화 될 때, A0또는 /A0의 어느 하나는 "H"로 되며, 따라서, Z1, Z2, Z3는 프리차지회로에 의한 접지로부터 절연된다. 그러나, 그들 출력노드는 활성화 조건하에서 연속적으로 그에 연결된 배럴 쉬프터에 의해 입력전위에 연결되어 출력전위는 불안정하게 되지 않는다. 여분회로의 어드레스신호(A0에서 A7)와 출력(Z0, Z1, Z2)간에 관계는 다음의 표(6)에 나타낸다.
[표 6]
[제19실시예]
제55도와 제56도(a)에서 제56도(d)는 본 발명의 제19실시예를 나타낸다. 제55도는 배럴 쉬프터의 연결을 나타내고, 제56도(a)에서 제56도(d)는 개개의 배럴쉬프터의 회로도이다.
본 실시예에서, 각각의 배럴쉬프터는 대기상태에서 출력전압을 고정된 레벨로 유지하기 위한 프리차지회로에 제공된다. 특히, 모든 신호(Ai, Aj, /Ai, /Aj)는 "L"레벨이고, X0, X2, X2및 Y0, Y1, Y2는 다른것과 전기적으로 절연되고, 출력은 접지전위로 유지된다. 어드레스와 출력간의 관계는 제14실시예에서 제16실시예의 그것과 정확히 동일하다.
본 실시예의 회로 구성에 관해서, 각 배럴 쉬프터의 게이트 길이와 게이트 폭은 상수를 유지함에 필요하도록 연속적으로 연결된다. 게이트 폭(W)에서 게이트 길이(L)의 비율 또는 β=W/L는 일반적으로 여분회로의 입력에서 출력으로의 지연시간이 약간의 각각의 그들에 대해 연속적으로 연결된 4개의 배럴 쉬프터의 비율을 변화시킴으로써 감소될 수 있도록, 트랜지스터의 장치용량을 위한 비율이다.
특히, 지연시간은 다음의 관계를 안전하게 하도록 연속적으로 연결된 4개의 배럴 쉬프터(A, B, C, D)의 pMOS 트랜지스터의 β 값을 선택함으로써 최소화 할 수 있다.
βPA＞βPB＞βPC＞βPD
이것은 각각의 배럴 쉬프터가 그것이 가진 전기 캐패시턴스를 갖추기 때문에, 따라서 전기차지는 출력(Z0, Z1, Z2)으로부터 거리로 증가하는 선택한 조건에 대해 프리차지 레벨에서 "L"에서 "H"로 전기 차지에 대해 그것을 통해 통과하도록 허용하게 한다.
nMOS 트랜지스터의 동작속도는 β에 관하여 이 실시에와 연관되지 않는다. 따라서, 다음의 관계는 상당히 안정화 될 수 있다.
βNA=βNB=βNC=βND
[제20실시예]
제57도는 본 발명의 제20실시예를 나타낸다.
본 실시예에서, 제14실시예의 회로(a)의 출력은 실시예(18)의 배럴 쉬프터에 입력함으로써 적용된다. 어드레스와 출력간의 관계는 제14실시예에서 제17실시예의 그것과 정확히 동일하다.
[제21실시예]
제58도와 제59도(a)에서 제59도(b)는 본 발명의 제21실시예를 나타낸다.
제18실시예에서 제20실시예와 유사하지 않고, 여기서 2-비트 어드레스는 배럴 쉬프터에 적용되며,어드레스에 일대일 대응을 나타내는 배럴 쉬프터를 갖춘다.
그러나, 2가지 형태의 배럴 쉬프터는 본 실시예에서 제공된다. 제1쉬프터(S1)는 어드레스(Ai="1"; Y2=X2, Y1=X0, Y0=X2)에 대한 입력에 관하여 +1에 의해 출력을 변환하지만, 어드레스(Ai="0"; Y2=X2, Y1=X2, Y0=X0)에 대한 입력에 관하여 출력을 변환해서는 않되고, 제2쉬프터(S2)는 어드레스(Ai="1"; Y2=X0, Y1=X2, Y0=X2)에 대한 입력에 관하여 -1에 의해 출력을 변환하지만 어드레스(Ai="0")에 대한 입력에 관하여 출력을 변환해서는 않된다.
짝수 어드레스(A0, A2, A4, A6)는 제1쉬프터(S1)을 이용하고, 홀수 어드레스(A1, A3, A5, A7)는 제2쉬프터(S2)를 이용한다. 제59도(a)에서 제59도(b)는 쉬프터(S1, S2)의 회로도이다.
제18실시예의 경우에서와 같이, 프리차지 회로는 여분회로의 출력의 최종 레벨에서 제공된다. 칩이 대기상태일 때, Z2=Z1=Z0="L"의 관계는 고정된다. 그러나, 물론 제19도의 경우와 동일한 각각의 프리차지회로에 의해 신호 프리차지회로가 대치될 수 있다.
그의 다른 본 발명의 요지를 이탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면,
(1) "0"을 독출하기 위해 필요한 셀 기록전압과 "1"을 기록하기 위한 셀 기록전압간에 차이를 보정하기 위한 보정회로를 배열함으로써, 셀 어레이에서 독출한 "1"과 독출한 "0"간에 존재할 수 있는 전압의 2 이상의 차이는 칩으로 부터 데이트를 독출하는 안전한 마진을 개선하도록 보정될 수 있다.
(2) 더 큰 칩영역을 야기하는 상기 트위스트 비트선과 같은 기술에 의존하지 않고 선택된 워드선의 일부에 관계없이 비트선쌍간에 위치되도록 메모리셀을 독출하기 위해 선택된 비트선을 만들도록 메모리셀 내의 비트선과 감지증폭기간에 연결을 통하여 변화시키기 위한 스위칭회로를 배열함으로써, 비트선간의 간섭 노이즈의 레벨이 감소된다. 더욱이, "0"과 "1"을 독출하기 쉬운 2레벨 이상을 커플링함으로써 상승하고 하락하는 비트선의 전위를 변화시키기 위한 회로를 배열함으로써, 비트선 중에 존재할 수 있는 "1"과 "0"을 독출하기 쉬운 소정 불균형도 보정될 수 있다.
(3) 3개의 워드선의 어드레스의 순환에 기초해서 감지증폭기와 비트선 및 더미 워드선을 연결하는 게이트를 선택하는 동작을 제어하기 위해 여분회로를 갖춘 오픈/폴디드 하이브리드 BL 구성을 갖춘 다이나믹 반도체 메모리장치를 제공하거나, 메모리셀 어레이가 대기상태일 때, 제1입력신호의 상태에 관계없이 여분회로의 출력을 각각 소정 고정된 전위레벨로 유지하기 위한 회로를 제공함으로써, 칩이 활성화 될 때 제어회로의 잠재적 위험이 효과적으로 회피될 수 있고, 안정된 동작이 상기 장치에 대해 확실하게 될 수 있다.

Claims (25)

  1. 복수의 워드선과 복수의 비트선의 각 교차점에 선택적으로 배열된 복수의 메모리셀을 갖춘 적어도 제1 및 제2메모리셀 어레이와;
    제1셀 어레이의 상기 복수의 비트선의 부분에 의해 형성된 폴디드 비트선 구성을 갖춘 제1 복수의 비트선쌍에 대해 제1셀 어레이의 종단에서 연결된 제1감지증폭기부;
    상기 제1셀 어레이의 비트선중 나머지 하나와 제2셀 어레이의 복수의 비트선중 하나의 비트선에 의해 형성된 오픈 비트선 구성을 갖춘 제1비트선쌍의 세트에 연결된 제2감지증폭기부 및;
    독출 레벨 또는 다른 2진 데이터 레벨을 나타내는 독출되어진 데이터의 노이즈 레벨의 불균형을 보정하기 위한 보정수단을 구비하여 구성된 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  2. 제1항에 있어서, 폴디드 비트선구성을 갖춘 비트선과 오픈 비트선 구성을 갖춘 비트선은 선택된 워드선의 위치에 따라 위치가 변화되는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  3. 제1항에 있어서, 비트선의 2/3가 폴디드 비트선 구성을 갖추고, 나머지 1/3이 오픈 비트선 구성을 갖추는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  4. 제1항에 있어서, 오픈 비트선 구성을 갖춘 비트선이 폴디드 비트선 구성을 갖춘 각 비트선쌍 사이에 위치하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  5. 제1항에 있어서, 선의 세트가 모든 3개의 비트선에 의해 형성되고, 2개가 폴디드 비트선 구성을 갖춘 비트선쌍을 형성하며, 나머지 비트선이 인접하는 셀 어레이의 비트선을 갖춘 오픈 비트선쌍을 형성하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  6. 제1항에 있어서, 상기 보정수단이 비트선 또는 그로부터 데이터를 독출하기 위해 선택된 메모리셀의 기준비트선을 위해 캐패시터 커플링 동작이나 전기적 전하 분배동작중 적어도 하나를 수행하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  7. 제1항에 있어서, 상기 보정수단이 데이터를 용이하게 독출하는 2 레벨 보다 2 이상이 제공되는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  8. 제1항에 있어서, 상기 보정수단에 의해 보정된 보정량이 오픈비트선 구조와 폴디드 비트선 구조 사이에서 다른 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  9. 제1항에 있어서, 상기 보정수단에 의해 보정된 보정량이 선택된 워드선의 형태에 따라 다른 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  10. 제1항에 있어서, 복수의 워드선과 복수의 비트선의 교차점의 2/3가 각각 메모리셀을 갖는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  11. 복수의 워드선과 복수의 비트선의 각 교차점에 선택적으로 배열된 복수의 메모리셀을 갖춘 적어도 제1 및 제2메모리셀 어레이와; 제1셀 어레이의 상기 복수의 비트선의 부분에 의해 형성된 제1 복수의 비트선쌍에 대해 제1셀 어레이의 종단에서 연결된 감지증폭기부 및; 독출되는 데이터의 독출레벨이나 노이즈 레벨에서의 불균형을 보정하고, 상기 불균형이 다른 2진 데이터 레벨을 나타내는 도달 데이터와 관련하여 야기되는 보정수단을 구비하고; 상기 제1 복수의 비트선쌍이 폴디드 비트선 구성을 갖추며, 감지증폭기가 동작을 개시하기 까지 폴디드 비트선 구성을 갖춘 비트선쌍의 제2세트의 기준측 비트선을 갖는 비트선쌍의 제2세트를 형성하고, 상기 셀어레이 사이에 위치한 다른 감지증폭기부를 갖춘 상기 제1셀 어레이에 인접하게 위치한 제2셀 어레이로부터 복수의 비트선의 부분을 갖춘 오픈 비트선 구성을 갖춘 비트선쌍을 형성하도록 상기 제1셀 어레이의 나머지 비트선을 제어하고, 상기 오픈 비트선 구성은 감지증폭기의 동작 후 메모리셀로 데이터를 재기록하기 위한 동작을 연속적으로 재저장하는 동안 형성되는 콘트롤러를 갖춘 것을 특징으로 하는 다이나믹 반도체 기억장치.
  12. 제11항에 있어서, 폴디드 비트선구성을 갖춘 비트선과 오픈 비트선 구성을 갖춘 비트선은 선택된 워드선의 위치에 따라 위치가 변화되는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  13. 제11항에 있어서, 비트선의 2/3가 폴디드 비트선 구성을 갖추고, 나머지 1/3이 오픈 비트선 구성을 갖추는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  14. 제11항에 있어서, 오픈 비트선 구성을 갖춘 비트선이 폴디드 비트선 구성을 갖춘 각 비트선쌍 사이에 위치하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  15. 제11항에 있어서, 선의 세트가 모든 3개의 비트선에 의해 형성되고, 2개가 폴디드 비트선 구성을 갖춘 비트선쌍을 형성하며, 나머지 비트선이 인접하는 셀 어레이의 비트선을 갖춘 오픈 비트선쌍을 형성하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  16. 제11항에 있어서, 상기 보정수단이 비트선 또는 그로부터 데이터를 독출하기 위해 선택된 메모리셀의 기준비트선을 위해 캐패시터 커플링 동작이나 전기적 전하 분배동작중 적어도 하나를 수행하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  17. 제11항에 있어서, 상기 보정수단이 데이터를 보정하는 2 레벨보다 2 이상이 제공되는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  18. 제11항에 있어서, 복수의 워드선과 복수의 비트선의 교차점의 2/3가 각각 메모리셀을 갖는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  19. 복수의 워드선과 복수의 비트선의 각 교차점에 선택적으로 배열된 복수의 메모리셀을 갖춘 복수의 메모리셀 어레이와;
    제1셀 어레이의 복수의 비트선의 2/3에 의해 형성된 제1 복수의 비트선쌍에 대해 제1셀 어레이의 종단에 연결되고, 상기 복수의 제1비트선쌍이 폴디드 비트선 구성을 갖춘 감지증폭기부 및;
    선택된 워드선의 위치에 관계없이 폴디드 비트선 사이에 위치되어지는 메모리셀을 독출하기 위해 선택된 비트선을 만들도록 제1셀 어레이의 비트선과 상기 감지증폭기 사이의 연결을 변화시키기 위한 스위치 및 콘트롤러를 구비하여 구성되고;
    상기 폴디드 비트선쌍 사이에서 셀 데이터가 독출되도록 인접하는 비트선에 가까이 하도록 감지증폭기가 개시동작을 할때까지 폴디드 비트선구성을 갖춘 상기 제2비트선쌍의 기준측 비트선에 따라 상기 제1셀 어레이의 상기 복수의 비트선의 비트선중 나머지 1/3이 제2비트선쌍을 형성하고, 상기 셀 어레이 사이에 위치하는 다른 감지증폭기부를 갖는 상기 제1셀 어레이에 인접하게 위치된 제2셀어레이의 복수의 비트선의 1/3에 따라 각각 오픈 비트선 구성을 갖춘 비트선쌍을 형성하며, 상기 오픈 비트선 구성은 감지증폭기의 동작 후 메모리셀로 데이터를 재기록하기 위한 동작을 연속적으로 재저장하는 동안 형성되는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  20. 제19항에 있어서, 하나의 2진 데이터값을 나타내는 독출데이터와 반대의 2진 데이터값을 나타내는 독출데이터 사이의 전압차를 보정하기 위한 보정수단을 더 구비하여 구성된 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  21. 제19항에 있어서, 상기 보정수단이 비트선 또는 그로부터 데이터를 독출하기 위해 선택된 메모리셀의 기준비트선을 위해 캐패시터 커플링 동작이나 전기적 전하 분배동작중 적어도 하나를 수행하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  22. 제19항에 있어서, 상기 보정수단이 데이터를 용이하게 독출하는 2 레벨 보다 2 이상이 제공되는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  23. 제19항에 있어서, 복수의 워드선과 복수의 비트선의 교차점의 2/3가 각각 메모리셀을 갖는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  24. 입력으로서 복수의 디지트를 갖추고, 3으로 나눔과 더불어 메모리셀을 구동하기 위한 다른 상태를 나타내는 신호로서 이용되어지는 출력으로 "0", "1" 또는 "2"의 나머지를 나타내는 신호를 발생시키는 2진수를 수신하기 위한 논리회로를 구비하여 구성되고;
    상기 논리회로가 "0", "1" 또는 "2"의 상태 외에 제4상태를 제공하는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
  25. 제24항에 있어서, 상기 논리회로의 출력이 3으로 입력을 나눔으로써 얻어진 나머지가 0일때 (1, 0, 0)과 동일하고, 3으로 입력을 나눔으로써 얻어진 나머지가 1일때 (0, 1, 0)과 동일하며, 3으로 입력을 나눔으로써 얻어진 나머지가 2일때 (0, 0, 1)이고, 메모리셀의 대기상태에서 (0, 0, 0)인 3개의 신호선으로 이루어지는 것을 특징으로 하는 다이나믹 반도체 메모리장치.
KR1019960007096A 1995-03-16 1996-03-16 반도체 메모리장치 KR100236215B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP8345495 1995-03-16
JP95-083454 1995-03-16
JP08717095A JP3281215B2 (ja) 1995-03-16 1995-04-12 ダイナミック型半導体記憶装置
JP95-087170 1995-04-12

Publications (2)

Publication Number Publication Date
KR960035632A KR960035632A (ko) 1996-10-24
KR100236215B1 true KR100236215B1 (ko) 1999-12-15

Family

ID=26424470

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960007096A KR100236215B1 (ko) 1995-03-16 1996-03-16 반도체 메모리장치

Country Status (5)

Country Link
US (1) US5761109A (ko)
EP (1) EP0732700B1 (ko)
JP (1) JP3281215B2 (ko)
KR (1) KR100236215B1 (ko)
DE (1) DE69629068T2 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
US5870335A (en) 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US6487116B2 (en) 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
JPH11110967A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体メモリ装置
US5917744A (en) * 1997-12-18 1999-06-29 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
JP2001084785A (ja) * 1999-09-17 2001-03-30 Nec Corp センスアンプ回路及び半導体記憶装置
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
US6327169B1 (en) * 2000-10-31 2001-12-04 Lsi Logic Corporation Multiple bit line memory architecture
JP2002216471A (ja) 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
US6456521B1 (en) * 2001-03-21 2002-09-24 International Business Machines Corporation Hierarchical bitline DRAM architecture system
FR2830365B1 (fr) * 2001-09-28 2004-12-24 St Microelectronics Sa Memoire vive dynamique
JP3696144B2 (ja) 2001-10-17 2005-09-14 株式会社東芝 半導体記憶装置
US6836427B2 (en) * 2002-06-05 2004-12-28 Micron Technology, Inc. System and method to counteract voltage disturbances in open digitline array dynamic random access memory systems
JP3806084B2 (ja) 2002-12-25 2006-08-09 株式会社東芝 強誘電体メモリ及びそのデータ読み出し方法
TWI281159B (en) * 2003-03-21 2007-05-11 Mediatek Inc Sense out circuit for single-bitline semiconductor memory device
US7254074B2 (en) * 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
KR100780954B1 (ko) * 2006-08-04 2007-12-03 삼성전자주식회사 감지증폭기 및 이를 구비하는 반도체 메모리 장치, 그리고데이터 센싱 방법
US20080056041A1 (en) * 2006-09-01 2008-03-06 Corvin Liaw Memory circuit
DE102007012902B3 (de) * 2007-03-19 2008-07-10 Qimonda Ag Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern
US8085611B2 (en) * 2009-01-22 2011-12-27 Macronix International Co., Ltd. Twisted data lines to avoid over-erase cell result coupling to normal cell result
JP2011048885A (ja) * 2009-08-28 2011-03-10 Renesas Electronics Corp 半導体記憶装置
WO2013049920A1 (en) 2011-10-04 2013-04-11 Mosaid Technologies Incorporated Reduced noise dram sensing
CN116206648B (zh) * 2022-01-27 2024-02-20 北京超弦存储器研究院 动态存储器及其读写方法、存储装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656613A (en) * 1984-08-29 1987-04-07 Texas Instruments Incorporated Semiconductor dynamic memory device with decoded active loads
JPS62202397A (ja) * 1986-02-28 1987-09-07 Fujitsu Ltd 半導体記憶装置
US5214601A (en) * 1986-12-11 1993-05-25 Mitsubishi Denki Kabushiki Kaisha Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers
JP3076606B2 (ja) * 1990-12-14 2000-08-14 富士通株式会社 半導体記憶装置およびその検査方法
JP3302796B2 (ja) * 1992-09-22 2002-07-15 株式会社東芝 半導体記憶装置
JP3440335B2 (ja) * 1993-08-18 2003-08-25 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置
KR100215595B1 (ko) * 1993-09-21 1999-08-16 니시무로 타이죠 다이나믹형 반도체 기억장치

Also Published As

Publication number Publication date
KR960035632A (ko) 1996-10-24
EP0732700B1 (en) 2003-07-16
US5761109A (en) 1998-06-02
JP3281215B2 (ja) 2002-05-13
DE69629068T2 (de) 2004-04-22
JPH08315577A (ja) 1996-11-29
EP0732700A2 (en) 1996-09-18
EP0732700A3 (de) 1996-10-30
DE69629068D1 (de) 2003-08-21

Similar Documents

Publication Publication Date Title
KR100236215B1 (ko) 반도체 메모리장치
JP4997316B2 (ja) 半導体メモリ装置
US6044008A (en) Ferroelectric RAM device
US4841483A (en) Semiconductor memory
KR100314491B1 (ko) 반도체 기억 장치
US5418750A (en) Semiconductor memory device for suppressing noises occurring on bit and word lines
US6590815B2 (en) Semiconductor memory device and method for its test
US5590080A (en) Dynamic random access memory with variable sense-amplifier drive capacity
US7196945B2 (en) Semiconductor memory
US7471589B2 (en) Semiconductor memory devices, block select decoding circuits and method thereof
US6775177B2 (en) Semiconductor memory device switchable to twin memory cell configuration
EP0172112B1 (en) Semiconductor memory device
US5383160A (en) Dynamic random access memory
US6404693B1 (en) Integrated circuit memory devices that select sub-array blocks and input/output line pairs based on input/output bandwidth, and methods of controlling same
CN101241669A (zh) 具有嵌入式dram的显示驱动器ic
US6560159B2 (en) Block arrangement for semiconductor memory apparatus
US6160751A (en) Semiconductor memory device allowing efficient column selection
JPH1145570A (ja) 半導体記憶装置
JP3817409B2 (ja) 集積化メモリ
US6704229B2 (en) Semiconductor test circuit for testing a semiconductor memory device having a write mask function
JP3772113B2 (ja) ダイナミック型半導体記憶装置
KR100351690B1 (ko) 다중값 메모리셀들을 갖는 반도체메모리장치
KR20230032455A (ko) 펌핑 캐패시터 및 이를 포함하는 반도체 메모리 장치
JPH1173781A (ja) 半導体記憶装置
JP2003297073A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080813

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee