KR100351690B1

KR100351690B1 - 다중값 메모리셀들을 갖는 반도체메모리장치

Info

Publication number: KR100351690B1
Application number: KR1020000021281A
Authority: KR
Inventors: 나리타케이사오
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1999-04-22
Filing date: 2000-04-21
Publication date: 2002-09-11
Also published as: JP2000306387A; KR20000071771A; JP3327330B2

Abstract

반도체메모리장치는 각각이 다중값데이터를 저장하는 메모리셀들을 갖는다. 이 반도체메모리장치는 메모리셀들에 쓰여진 데이터를 읽기 위한 감지증폭기, 메모리셀에 쓰여진 데이터가 읽혀지는 비트라인, 비트라인으로 읽혀진 데이터가 전송되는 데이터라인, 및 비트라인에 삽입된 전송게이트들을 구비한다. 메모리셀어레이는 전송게이트들에 의해 복수개의 영역들로 분리된다. 감지증폭기는 비트라인 및 데이터라인에 삽입되어 기준전위들을 발생하기 위한 복수개의 커패시터들, 그리고 각각의 커패시터를 위해 제공되어 커패시터들과 데이터라인 및 비트라인 사이의 연결들을 제어하기 위한 전환소자들을 구비한다. 각각의 읽은 비트를 위한 비트라인의 전위는 데이터라인으로 전송된 데이터를 각각의 읽은 비트를 위해 다른 커패시터를 통하여 비트라인에 전송함으로써 변화되고, 이러한 변화된 비트라인 전위는 다음의 읽기동작에서 기준전압으로서 사용된다.

Description

다중값 메모리셀들을 갖는 반도체메모리장치{Semiconductor memory device having multi-valued memory cells}

본 발명은 반도체메모리장치에 관한 것으로, 특히 각각의 메모리셀에 한 비트를 초과하는 데이터를 저장할 수 있는 반도체메모리장치에 관한 것이다.

정전용량을 사용하여 메모리셀들에 정보를 저장하는 동적 반도체메모리장치에서 취급하려는 데이터 량의 증가로, 다양한 방법들이 복수개 비트들의 데이터를 단일의 메모리셀에 저장하기 위해 제안되어 왔다. 단일의 메모리셀에 저장하려는 한 비트를 초과하는 데이터는 "다중값데이터(multi-valued data)"라 불린다. 하나의 메모리셀에 다중값데이터의 저장을 허용하는 반도체메모리장치의 한 예로서, 일본특허출원공개번호 제97-282891호는 한 벌(set)의 용량소자들과 두 개의 감지증폭기들을 사용하여 하나의 메모리셀에 2비트의 정보를 저장하는 반도체메모리장치를 개시한다. 도 1은 출원공개번호 제97-282891호에 개시된 반도체메모리장치에서의 메모리부 및 감지증폭기부를 보여주는 회로도이고, 도 2는 도 1에 보여진 비트라인들(A1 및 A2)상의 동작파형들을 보여준다.

도 1에 보여진 반도체메모리장치에서, 메모리셀들(101 및 102)은 도면의 수직방향으로 늘어서 있는 비트라인들(BL1, BL1_B, BL2 및 BL2_B) 및 도면의 수평방향으로 늘어서 있는 워드라인들(WL1, ..., WL2n, WL2n+1)의 교차점들에 배치된다. 각각의 비트라인은 전송게이트신호(TG)에 의해 제어되는 전환소자(즉, 트랜지스터(T1))에 의해 2개로 분리되어, 반도체메모리장치는 영역 #1 및 영역 #2로 분리된다. 비트라인(BL1)은 비트라인들(A1 및 B1)로 분리되고, 비슷하게 비트라인(BL1_B)은 비트라인들(A2 및 B2)로 분리된다. 감지증폭기들(SA11, SA12, SA21 및 SA22)은 트랜지스터들(T1)에 의해 분리되는 비트라인쌍들상에 제공된다. 게다가, 더미워드라인들(DWL1 내지 DWL4), 데이터라인들(D1, D1_B, D2, D2_B) 및 감지증폭기제어신호라인들(SA1, SA2)은 각각의 영역을 위해 제공된다. 데이터라인쌍(D1/D1_B)은 트랜지스터들(T2)을 통하여 영역 #2의 각각의 비트라인쌍에 연결되고, 데이터라인쌍(D2/D2_B)은 트랜지스터들(T2)을 통하여 영역 #1의 각각의 비트라인쌍에 연결된다. 더욱이, 트랜지스터들(T2)을 제어하기 위한 비트라인선택라인(CSL1)은 비트라인쌍(BL1/BL1_B)을 위해 제공되고, 트랜지스터들(T2)을 제어하기 위한 비트라인선택라인(CSL2)은 비트라인쌍(BL2/BL2_B)을 위해 제공된다.

워드라인이 활성상태로 전이되고 순간적인 전위차가 메모리셀로부터 이 반도체메모리장치의 비트라인쌍(BL1/BL1_B)으로 읽혀지는 경우, 전송게이트신호(TG)는 먼저 떨어져, 비트라인(BL1)이 비트라인(A1) 및 비트라인(B1)으로 분리되게 하고 비트라인(BL1_B)이 비트라인(A2) 및 비트라인(B2)으로 분리되게 한다.

그 후 감지증폭기제어신호(SA1)는 활성상태로 전이되고 감지증폭기(SA11)는 활성화되어, 비트라인들(A1 및 A2)로 읽혀지는 상위 비트의 데이터가 증폭된다. 비트라인(A1) 및 비트라인(B2)뿐 아니라 비트라인(A2) 및 비트라인(B1)은 용량소자들(CC)을 통하여 연결되므로, 비트라인들(A1 및 A2)상의 전기전위의 변화는 비트라인들(B1 및 B2)상의 전기전위 또한 변화되게 한다. 뒤이어 감지증폭기제어신호(SA2)는 활성상태로 전이되고 감지증폭기(SA12)는 활성화되어, 비트라인들(B1 및 B2)상에서 발생되는 하위 비트의 데이터는 순간적인 전위차로 증폭된다.

전술한 동작 순서는 2비트의 데이터가 2개의 감지증폭기들(SA11 및 SA12)에 의해 단일의 메모리셀로부터 읽어내어지는 것을 가능하게 만든다.

전술의 공보 제97-282891호는, m-1벌의 용량소자들 및 m개의 감지증폭기들을 사용하여 하나의 메모리셀에 m비트의 정보를 저장하기 위한 기술을 추가로 개시한다.

그러나, 종래기술의 전술한 반도체메모리장치의 한 메모리셀에 저장된 복수개 비트들의 데이터가 비트수와 동일한 갯수의 감지증폭기들을 사용하여 읽혀지므로, 감지증폭기들의 갯수는 하나의 메모리셀에 저장된 데이터들의 비트수 증가에의해 증가되고, 그래서 반도체칩의 사이즈의 증가를 수반된다는 문제가 있다. 이러한 문제는 반도체메모리장치의 하나의 메모리셀에 복수개 비트들의 데이터를 저장하는 원래의 목적인 칩사이즈의 소형화에 역행하는 것이다.

종래기술의 전술한 문제를 고려하여, 본 발명의 목적은 복수개 비트들의 데이터를 하나의 메모리셀에 저장하면서도 칩사이즈를 줄일 수 있는 반도체메모리장치를 제공함에 있다.

도 1은 종래기술의 반도체메모리장치의 메모리부 및 감지증폭기부의 구조를 보여주는 회로도,

도 2는 도 1에 보여진 반도체메모리장치의 비트라인들의 동작파형을 보여주는 파형도,

도 3은 본 발명의 바람직한 실시예에 따른 반도체메모리장치의 구조를 보여주는 회로도,

도 4는 도 3에 보여진 반도체메모리장치의 데이터증폭기의 구조를 보여주는 회로도,

도 5는 도 3에 보여진 반도체메모리장치의 비트라인쌍의 구조의 일 예를 보여주는 회로도,

도 6은 도 3에 보여진 반도체메모리장치의 데이터 읽기동작을 설명하기 위한 타이밍도,

도 7은 도 6에 보여진 읽기동작 동안의 비트라인(BLT) 전위의 변화를 보여주는 파형도,

도 8은 m비트의 데이터를 각각의 메모리셀에 쓰는 반도체메모리장치의 구조를 보여주는 회로도,

도 9는 본 발명의 다른 실시예의 반도체메모리장치의 구조를 보여주는 회로도,

도 10은 도 9에 보여진 반도체메모리장치의 데이터 읽기동작을 설명하기 위한 타이밍도,

도 11은 도 10에 보여진 읽기동작 동안의 비트라인(BLT) 전위의 변화들을 보여주는 파형도.

*도면의 주요부분에 대한 부호의 설명

1 : 감지증폭기 2, 12, 22 : 데이터증폭기

3, 3a-3d : 메모리셀 4 : 프리챠지회로

본 발명의 목적을 달성하기 위하여, 기준전위들을 발생하는 복수개의 커패시터들이 다중값데이터를 저장하는 메모리셀을 갖는 반도체메모리장치의 감지증폭기에서의 비트라인들 및 데이터라인들 사이에 제공되고, 비트라인의 전위는 데이터라인들로 전송된 데이터 및 커패시터들의 커패시턴스 둘 다에 근거하여 변화된다.

전술한 바와 같이 구성된 본 발명의 반도체메모리장치에서는, 비트라인들의 전위는 데이터라인들로 전송된 데이터 및 커패시터들의 커패시턴스에 근거하여 변화하고, 그래서 낮은 차수의 비트들의 데이터가 변화된 비트라인전위를 기준전압으로서 사용하여 순차적으로 읽어내어지는 것이 가능하게 된다.

본 발명의 전술한 및 다른 목적들, 특징들 및 이점들은 본 발명의 바람직한 실시예들의 예들을 도시하는 첨부한 도면들에 근거한 다음의 설명으로부터 명확하게 될 것이다.

본 발명의 바람직한 실시예에 따른 도 3에 보여진 반도체메모리장치는, 데이터가 저장되고 데이터가 제1배선층에 형성된 두 벌의 비트라인들(BLUT, BLUN, BLTL 및 BLTN)로 읽혀지는 복수개의 메모리셀들(3a 내지 3d), 메모리셀들(3a 내지 3d)에 저장된 데이터를 읽기 위한 감지증폭기(1), 그리고 감지증폭기(1)에 의해 읽혀진 데이터를 증폭하기 위한 데이터증폭기(2)를 구비한다.

비트라인들(BLTL 및 BLTU)은 각각 트랜지스터들(T8 및 T9)을 통해 감지증폭기(1)의 비트라인(BLT)에 연결되고, 전송게이트신호들(TGL 및 TGU) 각각에 의해 구동된다. 비트라인들(BLNL 및 BLNU)은 각각 트랜지스터들(T8 및 T9)을 통해 감지증폭기(1)의 비트라인(BLN)에 연결된다. 도 3은 워드라인들(WL8n-2 내지 WL8n+1)에 의해 선택되고 활성화되는 4개의 메모리셀들(3a 내지 3d)만을 보여주나, 이 도면에 보여지지 않은 메모리셀들 또한 워드라인들(WL0 내지 WL16n-1)에 연결된다.

이 반도체메모리장치에서의 복수개의 메모리셀들 중에서 어떤 메모리셀들이라도 워드라인들(WL0 내지 WL16n-1)에 의해 선택되고 활성화될 수 있으며, 선택된 메모리셀들에 저장된 데이터는 비트라인쌍(BLTL/BLNL) 또는 비트라인쌍(BLTU/BLNU)에서의 순간적인 전위차로서 읽혀진다.

비트라인들(BLTL 및 BLNL)은, 쓰기전환신호(WSL)에 의해 제어되는 트랜지스터(T6)를 통해 한 벌의 데이터라인들(DLT 및 DLN)에 각각 연결되며, 이러한 데이터라인들(DLT 및 DLN)은 제2배선층에 형성되고 비트라인들(BLTL, BLNL, BLTU 및 BLNU)에 평행하다. 이에 더하여, 비트라인들(BLTU 및 BLNU)은 또한 쓰기전환신호(WSU)에 의해 제어되는 트랜지스터(T7)를 통해 데이터라인들(DLT 및 DLN)에 각각 연결된다. 데이터라인들(DLT 및 DLN)상의 파워공급전위(VCC) 또는 접지전위(GND)에 의해 증폭되는 쓰여진 데이터(wirte data)는, 쓰기전환신호(WSL) 또는 쓰기전환신호(WSU)를 활성화시킴으로써, 비트라인쌍(BLTL/BLNL) 또는 비트라인쌍(BLTU/BLNU)중의 어느 한쪽에 상보데이터(complementary data)로서 쓰여진다. 감지증폭기(1)의 비트라인(BLT)은 접지된 전원을 갖는 트랜지스터(T5)의 게이트에 연결되고, 이 트랜지스터(T5)의 드레인은 읽기전환신호(RS)에 의해 제어되는 트랜지스터(T4)를 통해 데이터라인(DLN)에 연결된다. 비슷하게, 감지증폭기(1)의 비트라인(BLN)은 접지된 전원을 갖는 개개의 트랜지스터(T5)의 게이트에 연결되고, 이 트랜지스터(T5)의 드레인은 읽기전환신호(RS)에 의해 제어되는 트랜지스터(T4)를 통해 데이터라인(DLT)에 연결된다.

비트라인쌍(BLTL/BLNL) 및 비트라인쌍(BLTU/BLNU)중의 어느 하나로 읽혀지는 순간적인 전위차는 트랜지스터들(T8) 또는 트랜지스터(T9)를 통하여 감지증폭기(1)의 비트라인쌍(BLT/BLN)으로 전송된다. 읽기전환신호(RS)를 활성화시킴으로써, 감지증폭기(1)의 비트라인쌍(BLT/BLN)상의 순간적인 전위차는, 파워공급전위의 1/2로 프리챠지된 데이터라인쌍(DLT/DLN)으로 전송된다.

감지증폭기(1)의 비트라인(BLT)은 추가로 용량소자들(C1 내지 C3) 및 제어신호들(CPS1 내지 CPS3)에 의해 각각 제어되는 전환소자들(즉, 트랜지스터들(T1 내지 T3)을 통해 데이터라인(DLN)에 연결된다. 비슷하게, 감지증폭기(1)의 비트라인(BLN)은 용량소자들(C1 내지 C3) 및 트랜지스터들(T1 내지 T3)을 통해 데이터라인(DLT)에 연결된다. 한 쌍의 데이터라인들(DLT 및 DLN)은 하나의 데이터증폭기(2)에 추가로 연결된다. 도 3에서, 단일의 감지증폭기(1)가 한 쌍의 데이터라인들(DLT 및 DLN)에 연결되나, 현실적으로는, 복수개의 감지증폭기들이 연결될 것이다.

다음으로, 데이터증폭기(2)의 구조를 상세히 설명한다.

데이터증폭기(2)는 예를 들면, 읽은 데이터를 증폭하기 위한 플립플롭회로, 프리챠지회로, 및 레지스터로 구성된다. 도 4는 도 3에 보여진 반도체메모리장치에 사용되는 데이터증폭기(2)의 구조의 일 예를 보여주는 회로도이다.

도 4에 보여진 데이터증폭기(2)는, 프리챠지신호(DLP)가 활성화되는 때에 데이터라인쌍(DLT/DLN)을 (1/2)VCC의 전위로 프리챠지하기 위한 프리챠지회로(4), 플립플롭(5), 그리고 데이터증폭기활성화신호(DAE)를 활성화시킴으로써 증폭된 데이터라인쌍(DLT/DLN)의 데이터를 일시적으로 유지하기 위한 레지스터(6)를 구비한다.

프리챠지신호(DLP)가 비활성화되고 워드라인이 활성상태로 전이되는 경우, 워드라인에 의해 선택된 메모리셀(3)의 데이터는 감지증폭기(1)의 비트라인쌍(BLT/BLN)으로 순간적인 전위차로서 읽혀진다. 그후, 읽기전환신호(RS)가 활성화되면, 트랜지스터들(T4)은 온(ON)상태로 되고, 따라서 비트라인쌍(BLT/BLN)으로 읽혀진 데이터는 데이터라인쌍(DLT/DLN)으로 전송된다. 그러므로 순간적인 전위차가 데이터라인쌍(DLT/DLN)에서 발생하게 된다. 다음으로, 데이터증폭기활성화신호(DAE)가 활성화되는 경우, 데이터라인쌍(DLT/DLN)에서 발생하는 순간적인 전위차는 VCC레벨 또는 GND레벨에 의해 증폭된다. 다음에, 열선택신호(CAS)가 활성화되는 경우, 증폭된 읽은 데이터는 입력/출력(I/O)라인들(IO 및 IO_B)로 전송되어 칩으로부터 출력되어진다.

다음으로, 비트라인들(BLTL, BLNL, BLTU 및 BLNU)의 구조를 상세히 설명한다. 도 5는 도 3에 보여진 반도체메모리장치의 비트라인들(BLTL, BLNL, BLTU 및 BLNU)의 구조의 한 예를 보여준다.

도 5에 보인 것처럼, 이 반도체메모리장치의 16n개의 메모리셀들(3)은 개개의 워드라인들(WL0 내지 WL16n-1)에 연결되고, 워드라인(WL8n-1) 및 워드라인(WL8n) 사이에 감지증폭기(1)를 연결하는 것은 반도체메모리장치를 워드라인들(WL0 내지 WL8n-1)의 어레이 및 워드라인들(WL8n 내지 WL16n-1)의 어레이로 분리시킨다. 워드라인들(WL0 내지 WL8n-1)의 어레이에서, 메모리셀들(3)은 비트라인들(BLTU 및 BLNU)에 교번적으로 연결되고, 워드라인들(WL8n 내지 WL16n-1)의 어레이에서의 메모리셀들(3)은 비트라인들(BLTL 및 BLNL)에 교번적으로 연결된다. 달리 말하면, 4n개의 메모리셀들(3)이 비트라인들(BLTL, BLNL, BLTU 및 BLNU)의 각각에 연결된다.

비트라인쌍(BLTL/BLNL)은 전송게이트신호들(TG21 내지 TG23)에 의해 제어되는 트랜지스터들(T21 내지 T23)에 의해 4개의 영역들(#21 내지 #24)로 분리되고, 비트라인쌍(BLTU/BLNU)은 전송게이트신호들(TG11 내지 TG13)에 의해 제어되는 트랜지스터들(T11 내지 T13)에 의해 4개의 영역들(#11 내지 #14)로 분리된다. 트랜지스터들(T11 내지 T13 및 T21 내지 T23)은 각각 전송게이트들로서 기능을 한다.

영역들(#21 내지 #24)은, 영역 #21이 n개의 워드라인들로 구성되며, 영역 #22이 2n개의 워드라인들로 구성되며, 영역 #23이 4n개의 워드라인들로 구성되고, 영역 #24가 n개의 워드라인들로 구성되도록, 분리된다. 따라서, Cb를 n개의 워드라인들에 의해 구성되는 비트라인 당 기생용량이라고 가정하면, 영역들의 각각의 기생용량은 영역 #21의 경우 Cb, 영역 #22의 경우 2Cb, 영역 #23의 경우 4Cb, 그리고 영역 #24의 경우 Cb가 된다. 게다가, 영역들(#11 내지 #14)은 이와 유사하게 나누어지고 그래서, 영역 #11은 n개의 워드라인들로 구성되며, 영역 #12는 2n개의 워드라인들로 구성되며, 영역 #13은 4n개의 워드라인들로 구성되고, 영역 #14는 n개의 워드라인들로 구성된다. 그리고 Cb를 n개의 워드라인들에 의해 구성되는 비트라인 당 기생용량이라고 가정하면, 기생용량은 영역 #11의 경우 Cb이며, 영역 #12의 경우 2Cb이며, 영역 #13의 경우 4Cb이고, 영역 #14의 경우 Cb이다. 전송게이트부분의 기생용량이 Cb보다 충분히 작은 것이라고 가정하여 무시할 만하다고 하면, 비트라인들(BLTU 및 BLNU)의 모두, 즉 영역 #1에 대한 기생용량은 8Cb가 된다.

전술의 설명에 따라 나누어진 비트라인들의 영역들 각각은 메모리셀들(3)을 위해 다중값으로 된 쓰기레벨들을 생성하는데 사용된다. 최대유효비트(MSB)의 데이터는 영역 #1에서 VCC레벨 또는 GND레벨로 일시적으로 유지되며, 제2비트의 데이터는 영역 #23에서 유지되며, 제3비트의 데이터는 영역 #22에서 유지되고, 최소유효비트(LSB)의 데이터는 영역 #21에서 유지된다. 예를 들어, 4비트의 데이터 "1010"(이진법)이 메모셀에 쓰여진다면, VCC레벨은 영역 #1에서 유지되며, GND레벨은 영역 #23에서 유지되며, VCC레벨은 영역 #23에서 유지되고, GND레벨은 영역 #21에서 유지된다.

후속하는 모든 전송게이트신호들(TG21, TG22, TGL 및 TGU)의 활성화는 영역 #1 및 영역들(#21 내지 #23) 사이의 전하의 재분배를 초래한다. 데이터 "1010"이그에 따라 쓰여진다면, (VCC ×8Cb + 0 ×4Cb + VCC ×2Cb + 0 ×Cb)/15Cb = (10/15)Cb의 전압레벨이 발생된다.

그 후, 이 전압레벨은, 워드라인들이 비활성상태로 전이함에 의해 메모리셀(3)에 저장된다. 이 경우, 감지증폭기(1)의 비트라인들(BLT 및 BLN)의 기생용량(Csa)은, n개의 워드라인들로 구성되는 비트라인 당 기생용량(Cb)에 비해 충분히 작아서 무시할만하게 되는 것으로 가정된다. 기생용량(Csa)이 무시될 수 없는 경우에는, 각 영역의 커패시턴스비는 전송게이트들(T21 및 T23)의 위치들을 이동시킴으로써 조절될 수 있다.

따라서 VCC 또는 GND 레벨은 4비트의 쓰기데이터에 따라 영역(#1) 및 영역들(#21 내지 #23)로 된 4개의 영역들의 각각에 쓰여지고, 이어서 전하 재분배는 GND레벨에서부터 VCC레벨까지 (1/15)VCC의 증분을 갖는 16개 유형들의 레벨들의 데이터가 메모리셀에 저장되는 것을 허용한다. 이러한 16유형의 레벨들을 "0000"(이진법)에서 "1111"(이진법)까지의 4비트 데이터에 대응하게 배치하면, 16개의 메모리값들로 동작하는 것이 가능하게 된다.

다음으로 전술의 설명에 따라 구성된 반도체메모리장치의 동작을 설명한다.

전술한 바와 같이 메모리셀(3)에 데이터를 쓰는 동작에서, 예를 들어, 16개의 값들 즉, 4비트의 데이터를 메모리셀에 쓰는 경우, 0_H("0000")에서 F_H("1111")까지의 16개 유형들의 데이터는, (1/15)VCC의 증분으로 GND(0V)에서 VCC레벨까지의 16개 전압레벨들로 메모리셀에 쓰여진다. 이 경우의 아래첨자 "H"는 그 숫자가 16진법으로 표시됨을 나타낸다.

다음의 설명은 메모리셀(3)에 쓰여진 데이터를 읽는 동작에 관련된다. 도 6은 도 3에 보여진 반도체메모리장치로부터 데이터를 읽는 경우의 각 신호의 타이밍을 보여주고, 도 7은 이 타이밍에서의 비트라인(BLT) 전위의 변화를 보여준다.

데이터라인(DLT 및 DLN)이 (1/2)VCC레벨로 프리챠지가 완료되면, 시간 T1에, 프리챠지신호(DLP)는 로우레벨로 떨어지고 전송게이트신호들(TGL 및 TG23)은 로우레벨로 떨어진다. 도 6에 보여진 이 기간 동안에, 전송게이트신호들(TGU 및 TG11 내지 TG13)은 항상 하이레벨로 있다.

다음에 워드라인(WL0)은 로우레벨에서 하이레벨로 상승하여, 시간 T2에, 메모리셀(3)에 쓰여진 전위는 비트라인(BLNU)에 대한 순간적인 전위차로서 비트라인(BLTU)으로 읽혀진다. 워드라인(WL0)이 상승하기 이전에 비트라인들(BLTU 및 BLNU)이 프리챠지되므로, 워드라인(WL0)의 상승 하에서, 비트라인(BLTU)의 전위는 메모리셀에 쓰여진 데이터에 근거하여 도 7에 보인 것처럼 변화된다.

도 7에서, 8_H의 데이터("1000")가 메모리셀(3)에 쓰여진다면, 즉, 메모리셀(3)에 쓰여진 전압레벨이 (8/15)VCC라고 하면, 비트라인의 전위차의 변화량은 △V이다. 따라서, 0_H에서 F_H까지의 데이터가 메모리셀(3)에 쓰여진다면, 워드라인의 상승을 뒤따르는 비트라인(BLTU)의 전위들은, 도 7에 보인 것처럼, 2△V의 증분으로 (1/2)VCC - 15△V부터 (1/2)VCC + 15△V까지의 16개 전압레벨들이 존재한다.

다음으로, 읽기전환신호(RS)가 하이레벨로의 전이가 일어나게 하는 경우, 트랜지스터들(T4)은 온상태로 되어, 비트라인(BLTU) 및 비트라인(BLNU) 사이의 전위차는, (1/2)VCC로 프리챠지된 데이터라인들(DLT 및 DLN)에 유사한 전위차로 트랜지스터들(T5)을 통해 시간 T3에 전송된다. 그 후, 데이터증폭기활성화신호(DAE)는 활성상태로 전이가 일어나게 하여, 데이터증폭기(2)가 활성화되고, 그러므로 데이터라인들(DLT 및 DLN)로 읽혀진 전위차는 시간 t4에 VCC 또는 GND 레벨에 의해 증폭된다.

메모리셀(3)로부터 읽은 데이터가 이 시간에 0_H내지 7_H중의 하나이면, 비트라인(BLTU)의 레벨은 기준측의 비트라인(BLNU)의 레벨인 (1/2)VCC레벨 보다 낮아지게 될 것이고, 그 결과, 시간 t3에서 시간 t4까지의 간격 동안의 데이터라인(DLT)의 전위는 데이터라인(DLN)의 전위보다 낮아지게 될 것이며, 그래서 데이터증폭기(2)의 활성화 하에서 데이터라인(DLT)은 GND레벨에 의해 증폭될 것이고 데이터라인(DLN)은 VCC레벨에 의해 증폭될 것이다. 한편, 메모리셀(3)로부터 읽은 데이터가 8_H내지 F_H중의 하나라면, 비트라인(BLTU)의 레벨은 (1/2)VCC보다 높게될 것이고, 그러므로 데이터증폭기(2)의 활성화 하에서 데이터라인(DLT)은 VCC레벨에 의해 증폭될 것이고 데이터라인(DLN)은 GND레벨에 의해 증폭될 것이다.

열선택신호(CSL)가 이 시간에 활성상태로 전이가 일어난다면, 로우레벨 데이터는 메모리셀(3)로부터 읽은 데이터가 0_H내지 7_H중의 하나라면 최대유효비트의 읽은 데이터로서 I/O라인으로 읽혀지고, 하이레벨 데이터는 메모리셀(3)로부터 읽은 데이터가 8_H내지 F_H중의 하나라면 최대유효비트의 읽은 데이터로서 I/O라인으로 읽혀진다. 예를 들어, 메모리셀(3)로터 읽은 데이터가 A_H("1010")라고 하면, 하이레벨 데이터는 I/O라인으로 최대유효비트의 읽은 데이터로서 읽혀진다.

여기서, 데이터라인들(DLT 및 DLN) 상의 데이터가 증폭되어지는 동안에 제어신호(CPS1)는 하이레벨이고, 그러므로 트랜지스터들(T1)은 온상태로 되고 정전용량(C1)은 데이터라인(DLT)이 비트라인(BLNU)과 결합(couple)되어지게 하고 데이터라인(DLN)이 비트라인(BLTU)과 결합되어지게 한다. 따라서, 데이터라인들(DLT 및 DLN)의 전위가 변하는 경우, 비트라인들(BLNU 및 BLTU) 각각의 전위 또한 커패시턴스소자들(C1)에 의해 변한다.

이 시간에 메모리셀(3)로부터 읽은 데이터가 0_H내지 7_H중의 하나라면, 데이터라인(DLN)의 전위는 VCC레벨이고 데이터라인(DLT)의 전위는 GND레벨이며, 그 결과, 비트라인(BLTU)의 전위는 데이터라인(DLN)의 영향으로 풀업되고 비트라인(BLNU)의 전위는 데이터라인(DLT)의 영향으로 풀다운된다. 반면에, 메모리셀(3)로부터 읽은 데이터가 8_H내지 F_H중의 하나라면, 데이터라인(DLN)의 전위는 GND레벨이고 데이터라인(DLT)의 전위는 VCC레벨이며, 그래서 비트라인(BLTU)의 전위는 데이터라인(DLN)의 영향으로 풀다운되고 비트라인(BLNU)의 전위는 데이터라인(DLT)의 영향으로 풀업된다. 이 시간에 비트라인들의 전위의 변화량은 바람직하게는 4△V이고, 정전용량(C1)은 이 변화량이 일어나도록 하기 위해 바람직하게 조절된다.

데이터라인들(DLT 및 DLN)상의 데이터가 증폭되고 비트라인쌍(BLTU/BLNU)의 전위들이 데이터라인들(DLT 및 DLN)의 영향을 받은 이후에, 제어신호(CPS1)는 로우레벨로 전이가 일어나게 되고 레지스터인에이블신호(REGE)는 활성화되어, 최대유효비트를 증폭한 결과는 시간 t5에 레지스터(6)에 유지된다. 이어서, 레지스터인에이블신호(REGE) 및 데이터증폭기활성화신호(DAE)는 시간 t6에 비활성상태로 전이가 일어나게 되고, 프리챠지신호(DLP)는 활성화되고, 데이터라인들(DLT 및 DLN)은 (1/2)VCC로 프리챠지된다. 프리챠지신호(DLP)는 다시 데이터라인들(DLT 및 DLN)의 프리챠지의 완료하에서 비활성화되고, 이 때문에 읽기전환신호(RS)는 시간 t7에 활성화되고 비트라인쌍(BLTU/BLNU)의 전위차는 트랜지스터들(T5)를 통해 데이터라인쌍(DLT/DLN)으로 전송된다. 이 시간에 메모리셀(3)로부터 읽은 데이터가 도 7에 보인 것처럼 0_H내지 0_H및 8_H내지 B_H중의 하나라면, 비트라인(BLTU)의 전위는 제1읽기동작시의 데이터라인증폭에서 받게된 영향의 결과로 비트라인(BLNU)의 전위보다 더 낮게되고, 그러므로 로우레벨 데이터는 데이터의 제2비트로서 읽혀진다. 한편, 메모리셀(3)로부터 읽은 데이터가 4_H내지 7_H및 C_H내지 F_H중의 하나라면, 비트라인(BLTU)의 전위는 제1읽기동작에서 받게된 영향의 결과로 비트라인(BLNU)의 전위보다 더 높게되고, 그러므로 하이레벨 데이터는 데이터의 제2비트로서 읽혀진다. 예를 들어, 메모리셀로부터 읽혀지는 데이터가 A_H("1010")이라면, 도 7에서 굵은 실선 및 굵은 점선으로 보여진 비트라인(BLNU)의 전위보다 더 낮게 되고, 그러므로 로우레벨 데이터는 데이터의 제2비트로서 읽혀진다.

다음으로, 데이터라인쌍(DLT/DLN)으로 읽혀진 데이터는 데이터증폭기활성화신호(DAE)가 시간 t8에 하이레벨로 전이하는 때에 증폭되고, 또 제어신호들(CPS2)의 활성화 하에서, 데이터라인쌍(DLT/DLN)의 전위의 변화는 커패시턴스소자(C2)를 통해 비트라인쌍(BLTU/BLNU)으로 전송되고, 비트라인쌍(BLTU/BLNU)의 전위는 다시 도 7에 보인 것처럼 변화한다. 이 시간에 메모리셀(3)로부터 읽은 데이터가 0_H내지 3_H및 8_H내지 B_H중의 하나라면, 비트라인(BLTU)의 전위는 데이터라인(DLN)의 영향으로 풀업되고, 비트라인(BLNU)의 전위는 데이터라인(DLT)의 영향으로 풀다운된다. 한편, 메모리셀(3)로부터 읽은 데이터가 4_H내지 7_H및 C_H내지 F_H중의 하나라면, 비트라인(BLTU)의 전위는 데이터라인(DLN)의 영향으로 풀다운되고, 비트라인(BLNU)의 전위는 데이터라인(DLT)의 영향으로 풀업된다. 이 시간에 비트라인들의 전위의 변화량은 바람직하게는 2△V이고, 커패시턴스(C2)는 전위의 이러한 변화량을 생성하도록 바람직하게 조절된다.

데이터라인쌍(DLT/DLN)상의 데이터가 증폭되고 비트라인쌍(BLTU/BLNU)의 전위는 이 증폭된 데이터의 영향하에서 변경된 이후에, 제어신호(CPS2)는 시간 t9에 비활성상태로 이동하게 되며, 쓰기전환신호(WSL)는 활성화되고 상승하며, 그리고 제2비트를 증폭한 결과는 비트라인쌍(BLTL/BLNL)에 쓰여진다. 이 시간에 전송게이트신호들(TGL 및 TG23)이 로우레벨이고 전송게이트신호들(TG21 및 TG22)은 하이레벨이므로, 제2비트를 증폭한 결과는 도 5에 보여진 비트라인쌍(BLTL/BLNL)의 영역들(#21 내지 #23)에 쓰여진다.

이어서, 시간 t10에, 쓰기전환신호(WSL), 전송게이트신호(TG22) 및 데이터증폭기활성화신호(DAE)는 로우레벨로 설정되고 비활성상태에 놓여지며, 그리고 프리챠지신호(DLP)는 하이레벨로 설정되고 활성화된 상태로 놓여져 데이터라인들(DLT 및 DLN)을 (1/2)VCC로 프리챠지시킨다.

데이터라인들(DLT 및 DLN)을 (1/2)VCC로 프리챠지하는 것이 완료된 경우, 시간 t11에 프리챠지신호(DLP)는 로우레벨로 설정되고 읽기전환신호(RS)는 하이레벨로 설정되며, 그리고 비트라인쌍(BLTU/BLNU)의 전위차는 트랜지스터들(T5)을 통해 데이터라인쌍(DLT/DLN)으로 전송된다. 이 시간에 메모리셀(3)로부터 읽은 데이터가 도 7에 보인 것처럼 0_H, 1_H, 4_H, 5_H, 8_H, 9_H, C_H및 D_H중의 하나라면, 비트라인(BLTU)의 전위는 제1 및 제2읽기동작들에서의 데이터라인증폭의 영향의 결과로 비트라인(BLNU)의 전위보다 더 낮아질 것이고, 그러므로 로우레벨 데이터는 데이터의 제3비트로서 읽혀진다. 한편, 메모리셀(3)로부터 읽은 데이터가 2_H, 3_H, 6_H, 7_H, A_H, B_H, E_H및 F_H중의 하나라면, 비트라인(BLTU)의 전위는 비트라인(BLNU)의 전위보다 더 높아질 것이고, 그러므로 하이레벨 데이터는 데이터의 제3비트로서 읽혀진다. 예를 들어, 메모리셀로부터 읽은 데이터가 A_H("1010")라면, 비트라인(BLTU)의 전위는 도 7에서 굵은 실선 및 굵은 점선으로 보인 것처럼 비트라인(BLNU)의 전위보다 더 높아질 것이고, 그러므로 하이레벨 데이터는 데이터의 제3비트로서 읽혀진다.

다음에, 시간 t12에서, 데이터라인쌍(DLT/DLN)으로 읽혀진 데이터는 데이터증폭기활성화신호(DAE)가 활성화되는 경우에 증폭되고, 게다가 데이터라인쌍(DLT/DLN)의 전위의 변화는 제어신호(CPS3)가 활성화되는 때의 커패시턴스(C3)에 의하여 비트라인쌍(BLTU/BLNU)으로 전송되고, 비트라인쌍(BLTU/BLNU)의 전위는 도 7에 보인 것처럼 다시 변화한다. 메모리셀(3)로부터 읽은 데이터가 0_H, 1_H, 4_H, 5_H, 8_H, 9_H, C_H및 D_H중의 하나라면, 비트라인(BLTU)의 전위는 데이터라인(DLN)의 영향하에서 풀업되고, 비트라인(BLNU)의 전위는 데이터라인(DLT)의 영향하에서 풀다운된다. 한편, 메모리셀(3)로부터 읽은 데이터가 2_H, 3_H, 6_H, 7_H, A_H, B_H, E_H및 F_H중의 하나라면, 비트라인(BLTU)의 전위는 데이터라인(DLN)의 영향으로 풀다운되고 비트라인(BLUN)의 전위는 데이터라인(DLT)의 영향으로 풀업된다. 이 시간에 비트라인들의 전위의 변화량은 바람직하게는 △V이고, 커패시턴스(C3)는 이 변화량을 실현하도록 바람직하게 조절된다.

데이터라인쌍(DLT/DLN)의 데이터가 증폭되고 비트라인들(BLTU 및 BLNU)의 전위는 증폭된 데이터의 영향하에서 변화된 후에, 시간 t13에 제어신호(CPS3)는 비활성화되고 쓰기전환신호(WSL)는 활성화되며, 제3비트를 증폭한 결과는 비트라인쌍(BLTL/BLNL)에 쓰여진다. 이 시간에 전송게이트신호들(TGL, TG22 및 TG23)이 로우레벨이고 전송게이트신호(TG21)는 하이레벨이므로, 제3비트를 증폭한 결과는 비트라인들(BLTL 및 BLNL)에서의 도 5에 보여진 영역들(#21 및 #22)에 쓰여진다. 전송게이트신호(TG22)가 변화없이 로우레벨로 남아있게 되므로, 데이터의 제2비트는 영역 #23에 변화없이 유지된다.

그 후, 쓰기전환신호(WSL), 전송게이트신호(TG21) 및 데이터증폭기활성화신호(DAE)는 시간 t14에 로우레벨에 위치하게 되고, 프리챠지신호(DLP)는 하이레벨에 위치하여 데이터라인들(DLT 및 DLN)을 (1/2)VCC로 프리챠지시킨다.

데이터라인들(DLT 및 DLN)의 프리챠지가 완료된 경우, 시간 t15에 프리챠지신호(DLP)는 로우레벨에 위치하고 읽기전환신호(RS)는 하이레벨에 위치하며, 그리고 비트라인쌍(BLTU/BLNU)의 전위차는 트랜지스터들(T5)을 통해 데이터라인쌍(DLT/DLN)으로 전송된다. 이 시간에 메모리셀(3)로부터 읽은 데이터가 도 7에 보인 것처럼 0_H, 2_H, 4_H, 6_H, 8_H, A_H, C_H및 E_H중의 하나라면, 비트라인(BLTU)의 전위는 제1 내지 제3읽기동작들에서 데이터라인들을 증폭한 결과로 비트라인(BLUN)의 전위보다 더 낮게 될 것이고, 그러므로 로우레벨 데이터는 최소유효비트의 데이터로서 읽혀진다. 한편, 메모리셀(3)로부터 읽은 데이터가 1_H, 3_H, 5_H, 7_H, 9_H, B_H, D_H및 F_H중의 하나라면, 비트라인(BLTU)의 전위는 비트라인(BLUN)의 전위보다 더 높게 될 것이고, 그러므로 하이레벨 데이터가 최소유효비트의 데이터로서 읽혀진다. 예를 들어, 메모리셀(3)로부터 읽은 데이터가 A_H("1010")라면, 비트라인(BLTU)의 전위는 도 7에서 굵은 실선 및 굵은 점선으로 보여진 비트라인(BLUN)의 전위보다 더 낮게 될 것이고, 그러므로 로우레벨 데이터는 최소유효비트의 데이터로서 읽혀진다.

다음에, 데이터증폭기활성화신호(DAE)는 시간 t16에 하이레벨로 전이되고 데이터라인쌍(DLT/DLN)으로 읽혀진 데이터는 증폭된다. 데이터라인쌍(DLT/DLN)상의데이터가 증폭된 이후에, 쓰기전환신호(WSL)는 시간 t17에 하이레벨로 위치하게 되고 최소유효비트를 증폭한 결과는 비트라인쌍(BLTL/BLNL)에 쓰여진다. 이 시간에 전송게이트신호들(TGL 및 TG21 내지 TG23)이 로우레벨이므로, 최소유효비트를 증폭한 결과는 비트라인쌍(BLTL/BLNL)의 도 5에 보여진 영역 #21에만 쓰여진다. 전송게이트신호들(TG21 및 TG22)은 변화없이 로우레벨로 남아있고, 그러므로 영역 #23에서의 제2비트의 데이터 및 영역 #22에서의 제3비트의 데이터는 변화없이 유지된다.

그 후 쓰기전환신호(WSL) 및 데이터증폭기활성화신호(DAE)는 시간 t18에 로우레벨로 위치하게 되고, 프리챠지신호(DLP)는 하이레벨로 설정되어 데이터라인쌍(DLT/DLN)을 (1/2)VCC로 프리챠지시킨다.

데이터라인들(DLT 및 DLN)의 프리챠지가 완료된 경우, 시간 t19에 프리챠지신호(DLP)는 로우레벨로 위치되고 레지스터인에이블신호(REGE)는 하이레벨로 위치되며, 따라서 레지스터(6)에 유지된 최대유효비트의 데이터는 데이터라인쌍(DLT/DLN)으로 읽혀진다. 시간 t20에, 레지스터인에이블신호(REGE)는 로우레벨로 설정되고 데이터증폭기활성화신호(DAE)는 하이레벨로 설정되어, 데이터라인쌍(DLT/DLN)으로 읽혀진 최대유효비트의 데이터는 증폭된다. 다음에 쓰기전환신호(WSU)는 시간 t21에서 하이레벨로 설정되고 최대유효비트를 증폭한 결과는 비트라인쌍(BLTU/BLNU)에 쓰여진다. 전송게이트신호들(TG11 내지 TG13)이 이 시간에 모두 하이레벨이므로, 최대유효비트를 증폭한 결과는 비트라인쌍(BLTU/BLNU)의 영역 #1의 모두에 쓰여진다.

이어서, 쓰기전환신호(WSU) 및 데이터증폭기활성화신호(DAE)는 시간 t22에로우레벨에 위치되고, 프리챠지신호(DLP)는 하이레벨로 설정되어 데이터라인들(DLT 및 DLN)을 (1/2)VCC로 프리챠지시킨다. 다음에, 전송게이트신호들(TGL, TG21 및 TG22)은 시간 t23에 하이레벨로 위치하고 활성화되며, 그래서 비트라인쌍들(BLTL/BLNL)의 영역들(#21 내지 #23) 및 비트라인쌍들(BLTU/BLNU)의 영역 #1은 모두 전기적으로 연결되고 전하는 재분배된다.

시간 t23의 바로 이전에 즉, 전기전하의 재분배 바로 이전에, 영역 #1, 영역 #23, 영역 #22 및 영역 #21의 비트라인(BLTU) 또는 비트라인(BLTL)의 전위들은 각각 V1, V2, V3 및 V4가 되면, 전기전하의 재분배 이후의 전위는 (V1 ×8Cb + V2 ×4Cb + V3 ×2Cb + V4 ×Cb)/15Cb가 될 것이다. 전위들(V1 내지 V4)이 모두 VCC 또는 GND 레벨이므로, 전기전하의 재분배 이후의 비트라인들의 전위들은 그 영역들의 각각에 유지되는 4비트의 데이터에 따라 (1/15)VCC의 증분으로 GND레벨에서 VCC레벨까지의 16유형들의 레벨들 중의 하나가 될 것이다. 예를 들어, 4비트의 데이터가 A_H("1010")이라면, V1=V3=VCC이고 V2=V4=0V이고, 그래서 전기전하의 재분배 이후의 비트라인쌍(BLTU/BLTL)의 전위는 (VCC ×8Cb + 0 ×4Cb + VCC ×2Cb + 0 ×Cb)/15Cb = (10/15)VCC이다.

전하재분배가 완료되고 워드라인(WL0)이 시간 t24에 로우레벨로 떨어지는 경우, 전하재분배 이후의 비트라인쌍(BLTU/BLTL)의 전위는 메모리셀(3)에 유지되고, 하나의 읽기사이클이 완료된다.

다음으로 커패시터들(C1 내지 C3)의 커패시턴스값들을 상세히 설명한다.

커패시턴스(C3)가 데이터라인쌍(DLT/DLN)상의 제3비트를 증폭한 결과에 근거하여 제4비트를 위한 기준전위를 발생하는데 사용되는 상황을 고려한다면, 데이터라인(DLT)은 (1/2)VCC의 프리챠지된 상태에서 VCC 또는 GND 레벨로 변화하여, 메모리셀(3)의 누적된 커패시턴스가 Cs라는 가정하에서 다음의 수학식이 생성된다.

(Cs + 8Cb + Csa) ×△V = C3 ×(1/2)VCC

한편, △V는 (8/15)VCC레벨이 메모리셀에 유지되는 때의 순간적인 전위차이므로,

△V = Cs ×{(8/15)VCC - (1/2)VCC}/(Cs + 8Cb + Csa)

이러한 두 수학식들에 근거하여,

C3 = (1/15)Cs.

그리고 그에 따라서,

C1 = (4/15)Cs,

C2 = (2/15)Cs

C3 = (1/15)Cs.

따라서, C1 내지 C3은 메모리셀(3)의 누적된 커패시턴스(Cs)에만 의존하는 값들이 되고, 이러한 커패시턴스소자들이 예를 들면 메모리셀들과 동일한 누적된 커패시턴스의 커패시턴스막을 사용하여 제조된다면, 반도체메모리장치의 제조공정에서의 변화들(variations)과 같은 요인들에 기인한 용량막의 막두께의 요동(fluctuation)에도 불구하고, 커패시턴스(C1 내지 C3)에 대한 커패시턴스(Cs)의 커패시턴스비율은 변화하지 않을 것이고, 그 결과, 감지증폭기 당 면적의 증가뿐 아니라 동작마진이 열화하는 경향 둘 다를 억제할 수 있다.

전술한 반도체메모리장치에서는, 16개 값들 즉, 4비트의 데이터가 하나의 메모리셀에 쓰여진 예에 관련한 설명이 제시되었다. 그러나, 본 발명은 2^m개의 값들, 즉 m비트(m ≥ 2)의 데이터가 메모리셀에 쓰여지는 회로로 확장 가능하다. 도 8은, 도 3에 보여진 반도체메모리장치가 m비트의 데이터가 쓰여지는 메모리장치에 적용되는 경우를 위한 회로도의 예를 보여준다.

도 3에 보여진 감지증폭기(1)와 같이, 도 8에 보여진 반도체메모리장치의 감지증폭기(11)는 트랜지스터들(T4 내지 T9)로 구성된 감지읽기쓰기(sense-read-write)회로, 그리고 트랜지스터들(T11 내지 T1m-1) 및 커패시터들(C11 내지 C1m-1)로 구성된 m-1벌(set)의 기준발생용량소자들로 구성된다. 커패시터(C11)는, 최대유효비트를 증폭한 결과로부터, 데이터의 제2비트를 읽기 위한 비트라인의 기준전위를 발생하기 위해 사용되고, 커패시터(C1m-1)는, (m-1)-번째 비트를 증폭한 결과로부터, 최소유효비트의 데이터를 읽기 위한 비트라인의 기준전위를 발생하기 위해 사용된다.

다양한 커패시턴스값들이 도 3에 보여진 회로에서와 동일한 방식으로 만들어지고, 이러한 값들은 다음과 같다.

C11 = {2^m-2/(2^m- 1)}Cs,

C12 = {2^m-3/(2^m- 1)}Cs,

...,

C1m-1 = {1/(2^m- 1)}Cs.

이 반도체메모리장치에서는, 데이터가 감지증폭기에 제공된 복수개 벌(set)들의 기준전위발생용량소자들을 사용하여 최대유효비트로부터 연속적으로 읽혀진다. 그러므로, 이 반도체메모리장치는 칩사이즈의 감소와 n비트의 데이터를 읽을 때의 n회 감지동작들로 데이터읽기 둘 다를 가능하게 한다.

도 9는 본 발명의 다른 실시예의 반도체메모리장치의 구조를 보여준다. 도 9에 보여진 반도체메모리장치는, 4비트의 데이터가 단일의 메모리셀에 쓰여질 수 있고 도 3에 보여진 반도체메모리장치와 동일한 구조를 가지나, 감지증폭기의 데이터라인쌍(DLT/DLN) 및 비트라인쌍(BLT/BLN)을 연결하기 위한 커패시터들 및 트랜지스터들의 조합들의 갯수가 절반으로 감소된다는 점에서 도 3에 보여진 반도체메모리장치와는 다르게 되는 장치이다. 도 9에 보여진 반도체메모리장치는, 비트라인(BLT)에 연결된 한 끝단을 갖는 커패시터(C21), 제어신호(CPS1)의 제어 하에 커패시터(C21) 및 데이터라인(DLN)을 연결하기 위한 트랜지스터(T21), 비트라인(BLN)에 연결된 한 끝단을 갖는 커패시터(C22), 제어신호(CPS2)의 제어 하에 커패시터(C22) 및 데이터라인(DLT)을 연결하기 위한 트랜지스터(T22), 비트라인(BLN)에 연결된 한 끝단을 갖는 커패시터(C23), 그리고 제어신호(CPS3)의 제어 하에 커패시터(C23) 및 데이터라인(DLT)을 연결하기 위한 트랜지스터(T23)를 구비한다. 용량소자들(C21 내지 C23)의 커패시턴스값들은 다음과 같이 설정된다.

C21 = (4/15)Cs,

C22 = C23 = (2/15)Cs.

도 10은 도 9에 보여진 반도체메모리장치로부터 데이터를 읽을 때의 각 신호의 타이밍을 보여주고, 도 11은 이 타이밍으로 비트라인(BLT)의 전위의 변화를 보여준다. 도 10에 보인 것처럼, 반도체메모리장치로부터 데이터를 읽는 경우, 제어신호들(CPS1 내지 CPS3)은 시간 t4에 하이레벨로 상승하며, 제어신호(CPS1)는 시간 t8에 하이레벨로 상승하고, 제어신호(CPS2)는 시간 t12에 하이레벨로 상승한다. 다른 상황으로는, 이 동작들은 도 6을 사용하여 설명된 동작들과 동일하다. 전술한 읽기동작의 경우, 도 11에 보인 것 같은 비트라인(BLT)의 전위의 변화는 시간 t8까지는 도 7에 보인 것과 동일하나, 제어신호(CPS1)가 시간 t8에 하이레벨로 상승하는 경우, 비트라인(BLT) 단독의 전위는 정확히 4△V만큼 변화하고, 비트라인(BLN)의 전위는 변화하지 않는다. 달리 말하면, 비트라인(BLT) 단독의 전위는 도 3에 보인 반도체메모리장치에서의 두 배로 변화하고, 그 결과 비트라인(BLT) 및 비트라인(BLN) 사이의 전위의 차이는 도 3에 보여진 반도체메모리장치에서와 동일하다. 제어신호(CPS2)가 시간 t12에 상승하는 경우, 비트라인(BLN) 단독의 전위는 도 3에 보여진 반도체메모리장치에서 나타내었던 변화의 두 배인 2△V만큼 변화하고, 비트라인(BLT)의 전위는 변화하지 않는다.

도 9에 보여진 반도체메모리장치에 의하면, 감지증폭기의 용량소자들의 갯수는 도 1에 보여진 반도체메모리장치에서의 갯수의 절반으로 감소되어, 감지증폭기의 사이즈의 증가를 더욱 제한한다.

본 발명의 바람직한 실시예들은 특정 술어들을 사용하여 설명되었으나, 그러한 설명은 예시적인 목적만을 위한 것이며, 변경들 및 변형들이 다음의 청구범위의 정신 및 범위로부터 벗어남 없이 만들어질 수 있음이 이해될 것이다.

본 발명의 반도체메모리장치의 전술한 실시예들의 각각에서는, n비트의 데이터가 읽혀지는 경우에 n-1벌의 기준전위발생용량소자들을 사용하여 최대유효비트로부터 연속적으로 데이터가 읽혀질 수 있다. 따라서, 본 발명에 따른 반도체메모리장치는 종래기술과 동일한 갯수의 감지증폭기들로 n배의 저장용량을 실현할 수 있고, 더욱이, 칩사이즈의 감소를 실현할 수 있다.

Claims

각각이 다중값데이터를 저장하기 위한 복수개의 메모리셀들;

상기 복수개의 메모리셀들에 연결되어, 상기 복수개의 메모리셀들에 쓰여진 데이터가 비트라인으로 선택적으로 읽혀지게 하는 비트라인;

상기 비트라인상의 데이터를 검출 및 증폭하는 감지증폭기;

상기 비트라인상의 읽혀진 데이터가 전송되는 데이터라인; 및

상기 비트라인에 삽입되어, 상기 비트라인을 복수개의 영역들로 분리하기 위한 전송게이트들을 포함하고,

상기 감지증폭기는 상기 비트라인 및 상기 데이터라인을 연결하기 위한 복수개의 커패시터들을 포함하며,

상기 비트라인의 전위는 상기 데이터라인으로 전송되어진 데이터 및 상기 커패시터들의 커패시턴스에 의해 근거하여 변화되어지는 반도체메모리장치.
제1항에 있어서, 상기 데이터라인으로 전송되는 데이터를 증폭 및 출력하기 위한 데이터증폭기를 더 포함하는 반도체메모리장치.
제1항에 있어서, 상기 감지증폭기는 상기 비트라인들의 변화된 전위를 다음 읽기동작의 기준전압으로 사용하는 반도체메모리장치.
제1항에 있어서, 각각이 상기 메모리셀에 연결되는 복수개의 워드라인들을 더 포함하고, 상기 복수개의 영역들은 상기 워드라인들의 개개의 수들에 대응하는 반도체메모리장치.
각각이 다중값데이터를 저장하기 위한 복수개의 메모리셀들;

상기 복수개의 메모리셀들에 연결되어, 상기 복수개의 메모리셀들에 쓰여진 데이터가 비트라인으로 선택적으로 읽혀지게 하는 비트라인;

상기 비트라인상의 데이터를 검출 및 증폭하기 위한 감지증폭기;

상기 비트라인상의 읽혀진 데이터가 전송되는 데이터라인;

상기 비트라인에 삽입되어, 상기 비트라인을 복수개의 영역들로 분리하기 위한 전송게이트들을 포함하고,

상기 감지증폭기는,

상기 비트라인 및 상기 데이터라인 사이에 삽입되며, 기준전위를 발생하는 복수개의 커패시터들; 및

상기 커패시터들의 각각을 위해 제공되어, 상기 커패시터들과 상기 비트라인 및 상기 데이터라인 사이의 연결을 제어하기 위한 스위칭소자들을 포함하는 반도체메모리장치.
제5항에 있어서, 상기 데이터라인으로 전송되는 데이터를 증폭 및 출력하기 위한 데이터증폭기를 더 포함하는 반도체메모리장치.
제5항에 있어서, 각각이 상기 메모리셀에 연결되는 복수개의 워드라인들을 더 포함하고, 상기 복수개의 영역들은 상기 워드라인들의 개개의 수들에 대응하는 반도체메모리장치.
제5항에 있어서, 제공되는 상기 커패시터들의 갯수는, 상기 다중값데이터가 m비트의 데이터인 경우, m-1인 반도체메모리장치.
제5항에 있어서, 상기 다중값데이터가 4비트의 데이터인 경우 3개의 상기 커패시터들이 제공되고, 상기 커패시터들의 각각의 커패시턴스값은 (4/15)Cs, (2/15)Cs 및 (2/15)Cs이고, 여기서 Cs는 상기 메모리셀의 누적된 커패시턴스인 반도체메모리장치.
제5항에 있어서, 상기 다중값데이터가 m비트의 데이터인 경우, 2(m-1)개의 상기 커패시터들이 제공되는 반도체메모리장치.
제10항에 있어서, j-번째 및 (j+1)-번째 커패시터들의 커패시턴스는, 1≤j≤m-1이고 Cs는 상기 메모리셀의 누적된 커패시턴스인, {2^m-j-1/2^m-1}Cs로 표현되는 반도체메모리장치.
제8항에 있어서, 상기 데이터라인으로 전송된 데이터를 각각의 읽은 비트(read bit)를 위한 다른 커패시턴스를 통해 상기 비트라인으로 전송함으로써, 상기 비트라인의 전위는 상기 읽은 비트들의 각각을 위해 변화되는 반도체메모리장치.
제10항에 있어서, 상기 데이터라인으로 전송된 데이터를 각각의 읽은 비트를 위한 다른 커패시터를 통해 상기 비트라인으로 전송함으로써, 상기 비트라인의 전위는 상기 읽기비트들의 각각을 위해 변화되는 반도체메모리장치.
제1항에 있어서, 상기 복수개의 커패시터들은 상기 복수개의 메모리셀들과 동일한 누적된 커패시턴스의 용량막(capacitive film)을 사용하여 제작되는 반도체메모리장치.
제5항에 있어서, 상기 복수개의 커패시터들은 상기 복수개의 메모리셀들과 동일한 누적된 커패시턴스의 용량막을 사용하여 제작되는 반도체메모리장치.