JP3327330B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3327330B2 JP3327330B2 JP11506099A JP11506099A JP3327330B2 JP 3327330 B2 JP3327330 B2 JP 3327330B2 JP 11506099 A JP11506099 A JP 11506099A JP 11506099 A JP11506099 A JP 11506099A JP 3327330 B2 JP3327330 B2 JP 3327330B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、複数のキャパシタを用いて多値データを記
憶することができる半導体記憶装置に関する。
関し、特に、複数のキャパシタを用いて多値データを記
憶することができる半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、静電容量を利用して情報を記
憶するダイナミック型半導体記憶装置においては、デー
タ量の増大に伴い１つのメモリセルに複数ビットのデー
タを記憶させる方法が提案されており、その一例とし
て、１組の容量素子と２つのセンスアンプを用いること
により１つのメモリセルに２ビットの情報を記憶させる
技術が特開平９−２８２８９１号公報に開示されてい
る。
憶するダイナミック型半導体記憶装置においては、デー
タ量の増大に伴い１つのメモリセルに複数ビットのデー
タを記憶させる方法が提案されており、その一例とし
て、１組の容量素子と２つのセンスアンプを用いること
により１つのメモリセルに２ビットの情報を記憶させる
技術が特開平９−２８２８９１号公報に開示されてい
る。
【０００３】図１０は、特開平９−２８２８９１号公報
に開示された半導体記憶装置のメモリ部及びセンスアン
プ部を示す回路図であり、図１１は、図１０に示すビッ
ト線Ａ１，Ａ２の動作波形を示す図である。
に開示された半導体記憶装置のメモリ部及びセンスアン
プ部を示す回路図であり、図１１は、図１０に示すビッ
ト線Ａ１，Ａ２の動作波形を示す図である。
【０００４】本従来例においては、ワード線が立ち上が
り、メモリセルからビット線ＢＬ１，ＢＬＢ１に微小電
位差が読み出されると、まず、トランスファゲート信号
ＴＧが立ち下げられ、それにより、ビット線ＢＬ１がＡ
１とＢ１とに、ビット線ＢＬＢ１がＡ２とＢ２とにそれ
ぞれ分割される。
り、メモリセルからビット線ＢＬ１，ＢＬＢ１に微小電
位差が読み出されると、まず、トランスファゲート信号
ＴＧが立ち下げられ、それにより、ビット線ＢＬ１がＡ
１とＢ１とに、ビット線ＢＬＢ１がＡ２とＢ２とにそれ
ぞれ分割される。
【０００５】次に、センスアンプ制御信号ＳＡ１が立ち
上がり、センスアンプＳＡ１１が活性化され、それによ
り、ビット線Ａ１，Ａ２上に読み出された上位ビットの
データが増幅される。
上がり、センスアンプＳＡ１１が活性化され、それによ
り、ビット線Ａ１，Ａ２上に読み出された上位ビットの
データが増幅される。
【０００６】ここで、ビット線Ａ１とビット線Ｂ２、ビ
ット線Ａ２とビット線Ｂ１とはそれぞれ容量素子ＣＣを
介して接続されているため、ビット線Ａ１，Ａ２におけ
る電位が変動すると、それに伴って、ビット線Ｂ１，Ｂ
２における電位も変動する。
ット線Ａ２とビット線Ｂ１とはそれぞれ容量素子ＣＣを
介して接続されているため、ビット線Ａ１，Ａ２におけ
る電位が変動すると、それに伴って、ビット線Ｂ１，Ｂ
２における電位も変動する。
【０００７】その後、センスアンプ制御信号ＳＡ２が立
ち上がり、センスアンプＳＡ１２が活性化され、それに
より、ビット線Ｂ１，Ｂ２上に微小電位差として表れ
た、下位ビットのデータが増幅される。
ち上がり、センスアンプＳＡ１２が活性化され、それに
より、ビット線Ｂ１，Ｂ２上に微小電位差として表れ
た、下位ビットのデータが増幅される。
【０００８】上述した一連の動作によって、２ビットの
データが２つのセンスアンプＳＡ１１，ＳＡ１２により
１つのメモリセルから読み出される。
データが２つのセンスアンプＳＡ１１，ＳＡ１２により
１つのメモリセルから読み出される。
【０００９】また、特開平９−２８２８９１号公報にお
いては、（ｍ−１）組の容量素子とｍ個のセンスアンプ
とを用いて１つのメモリセルにｍビットの情報を記憶さ
せる技術が開示されている。
いては、（ｍ−１）組の容量素子とｍ個のセンスアンプ
とを用いて１つのメモリセルにｍビットの情報を記憶さ
せる技術が開示されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体記憶装置においては、１つのメモ
リセルに記憶された複数ビットのデータの読み出しがビ
ット数分のセンスアンプを用いて行われているため、１
つのメモリセルに記憶されるビット数が増加した場合、
センスアンプの数も増加し、それにより、チップ面積が
増大してしまうという問題点がある。
たような従来の半導体記憶装置においては、１つのメモ
リセルに記憶された複数ビットのデータの読み出しがビ
ット数分のセンスアンプを用いて行われているため、１
つのメモリセルに記憶されるビット数が増加した場合、
センスアンプの数も増加し、それにより、チップ面積が
増大してしまうという問題点がある。
【００１１】上述したような問題点は、半導体記憶装置
内の１つのメモリセルに複数ビットのデータを記憶させ
ることの本来の目的であるチップ面積の縮小化に反する
ものである。
内の１つのメモリセルに複数ビットのデータを記憶させ
ることの本来の目的であるチップ面積の縮小化に反する
ものである。
【００１２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、チップ面積
の縮小化を図りながらも１つのメモリセルに複数ビット
のデータを記憶させることができる半導体記憶装置を提
供することを目的とする。
する問題点に鑑みてなされたものであって、チップ面積
の縮小化を図りながらも１つのメモリセルに複数ビット
のデータを記憶させることができる半導体記憶装置を提
供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のメモリセルと該複数のメモリセルに
書き込まれたデータを読み出すためのセンスアンプと、
前記複数のメモリセルに書き込まれたデータが読み出さ
れるビット線と、該ビット線上に読み出されたデータが
伝達されるデータ線と、該データ線に伝達されたデータ
を増幅して出力するデータアンプとを有し、前記ビット
線を複数の領域に分割して多値データを記憶する半導体
記憶装置において、前記センスアンプは、前記ビット線
と前記データ線とを接続するための[（読み出しビット
数）−１]個のキャパシタを有し、前記データ線に伝達
されたデータと前記キャパシタの容量とに基づいて前記
ビット線の電位を変動させることを特徴とする。
に本発明は、複数のメモリセルと該複数のメモリセルに
書き込まれたデータを読み出すためのセンスアンプと、
前記複数のメモリセルに書き込まれたデータが読み出さ
れるビット線と、該ビット線上に読み出されたデータが
伝達されるデータ線と、該データ線に伝達されたデータ
を増幅して出力するデータアンプとを有し、前記ビット
線を複数の領域に分割して多値データを記憶する半導体
記憶装置において、前記センスアンプは、前記ビット線
と前記データ線とを接続するための[（読み出しビット
数）−１]個のキャパシタを有し、前記データ線に伝達
されたデータと前記キャパシタの容量とに基づいて前記
ビット線の電位を変動させることを特徴とする。
【００１４】また、前記センスアンプは、前記変動した
ビット線の電位を次の読み出し動作における参照電圧と
して用いることを特徴とする。
ビット線の電位を次の読み出し動作における参照電圧と
して用いることを特徴とする。
【００１５】
【００１６】
【００１７】また、前記データ線に伝達されたデータを
読み出しビット毎に異なるキャパシタを介して前記ビッ
ト線に伝達することにより、前記読み出しビット毎に前
記ビット線の電位を変動させることを特徴とする。
読み出しビット毎に異なるキャパシタを介して前記ビッ
ト線に伝達することにより、前記読み出しビット毎に前
記ビット線の電位を変動させることを特徴とする。
【００１８】また、前記センスアンプは、前記複数のキ
ャパシタにそれぞれ直列に接続された複数のトランジス
タを有し、該トランジスタのＯＮ／ＯＦＦ制御によっ
て、前記データ線の電位を前記ビット線に伝達するため
のキャパシタが選択されることを特徴とする。
ャパシタにそれぞれ直列に接続された複数のトランジス
タを有し、該トランジスタのＯＮ／ＯＦＦ制御によっ
て、前記データ線の電位を前記ビット線に伝達するため
のキャパシタが選択されることを特徴とする。
【００１９】
【００２０】（作用）上記のように構成された本発明に
おいては、センスアンプ内にビット線とデータ線とを接
続するための複数のキャパシタが設けられており、デー
タ線に伝達されたデータとキャパシタの容量とに基づい
てビット線の電位が変動し、この変動したビット線の電
位を参照電圧として下位ビットのデータが順次読み出さ
れる。
おいては、センスアンプ内にビット線とデータ線とを接
続するための複数のキャパシタが設けられており、デー
タ線に伝達されたデータとキャパシタの容量とに基づい
てビット線の電位が変動し、この変動したビット線の電
位を参照電圧として下位ビットのデータが順次読み出さ
れる。
【００２１】このように、センスアンプ内に設けられた
複数組のリファレンス電位生成用容量素子を利用して上
位ビットからシリアルにデータが読み出されるので、チ
ップ面積の縮小化が図られるとともに、ｎビットのデー
タを読み出す場合にｎ回のセンス動作でデータの読み出
しが可能となる。
複数組のリファレンス電位生成用容量素子を利用して上
位ビットからシリアルにデータが読み出されるので、チ
ップ面積の縮小化が図られるとともに、ｎビットのデー
タを読み出す場合にｎ回のセンス動作でデータの読み出
しが可能となる。
【００２２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２３】図１は、本発明の半導体記憶装置の参考例
の一形態を示す回路図である。
の一形態を示す回路図である。
【００２４】本形態は図１に示すように、データが記憶
され、第１の配線層で形成された２組のビット線ＢＬＴ
Ｕ，ＢＬＮＵ及びＢＬＴＬ，ＢＬＮＬ上にそれぞれデー
タが読み出される複数のメモリセル３ａ〜３ｄと、メモ
リセル３ａ〜３ｄに記憶されたデータを読み出すための
センスアンプ１と、データ線ＤＬＴ，ＤＬＮを介してセ
ンスアンプ１と接続され、センスアンプ１にて読み出さ
れたデータを増幅して出力するデータアンプ２とから構
成されており、ビット線ＢＬＴＬ，ＢＬＴＵはそれぞ
れ、トランスファゲート信号ＴＧＬ，ＴＧＵによって駆
動するトランジスタＴ８，Ｔ９を介してセンスアンプ１
内のビット線ＢＬＴに接続され、また、ビット線ＢＬＮ
Ｌ，ＢＬＮＵはそれぞれ、トランジスタＴ８，Ｔ９を介
してセンスアンプ１内のビット線ＢＬＮにそれぞれ接続
されている。なお、本形態においては、ワード線ＷＬ８
ｎ−２〜ＷＬ８ｎ＋１によって選択及び活性化される４
つのセンスアンプ３ａ〜３ｄのみ図示しているが、ワー
ド線ＷＬ０〜ＷＬ１６ｎ−１のそれぞれにも不図示のセ
ンスアンプが接続されているものとする。
され、第１の配線層で形成された２組のビット線ＢＬＴ
Ｕ，ＢＬＮＵ及びＢＬＴＬ，ＢＬＮＬ上にそれぞれデー
タが読み出される複数のメモリセル３ａ〜３ｄと、メモ
リセル３ａ〜３ｄに記憶されたデータを読み出すための
センスアンプ１と、データ線ＤＬＴ，ＤＬＮを介してセ
ンスアンプ１と接続され、センスアンプ１にて読み出さ
れたデータを増幅して出力するデータアンプ２とから構
成されており、ビット線ＢＬＴＬ，ＢＬＴＵはそれぞ
れ、トランスファゲート信号ＴＧＬ，ＴＧＵによって駆
動するトランジスタＴ８，Ｔ９を介してセンスアンプ１
内のビット線ＢＬＴに接続され、また、ビット線ＢＬＮ
Ｌ，ＢＬＮＵはそれぞれ、トランジスタＴ８，Ｔ９を介
してセンスアンプ１内のビット線ＢＬＮにそれぞれ接続
されている。なお、本形態においては、ワード線ＷＬ８
ｎ−２〜ＷＬ８ｎ＋１によって選択及び活性化される４
つのセンスアンプ３ａ〜３ｄのみ図示しているが、ワー
ド線ＷＬ０〜ＷＬ１６ｎ−１のそれぞれにも不図示のセ
ンスアンプが接続されているものとする。
【００２５】上記のように構成された半導体記憶装置に
おいては、ワード線ＷＬ０〜ＷＬ１６ｎ−１によって複
数のメモリセルのうち任意のメモリセルが選択及び活性
化され、該メモリセル内に記憶されたデータがビット線
ＢＬＴＬ，ＢＬＮＬ及びＢＬＴＵ，ＢＬＮＵのいずれか
に微小な電位差として読み出される。
おいては、ワード線ＷＬ０〜ＷＬ１６ｎ−１によって複
数のメモリセルのうち任意のメモリセルが選択及び活性
化され、該メモリセル内に記憶されたデータがビット線
ＢＬＴＬ，ＢＬＮＬ及びＢＬＴＵ，ＢＬＮＵのいずれか
に微小な電位差として読み出される。
【００２６】また、ビット線ＢＬＴＬ，ＢＬＮＬは、書
き込みスイッチ信号ＷＳＬにより制御されるトランジス
タＴ６を介して、また、ビット線ＢＬＴＵ，ＢＬＮＵ
は、書き込みスイッチ信号ＷＳＵにより制御されるトラ
ンジスタＴ７を介して、それぞれ、ビット線ＢＬＴＬ，
ＢＬＮＬ及びＢＬＴＵ，ＢＬＮＵと平行に第２の配線層
で形成された１組のデータ線ＤＬＴ，ＤＬＮに接続され
ており、データ線ＤＬＴ，ＤＬＮ上に電源電位ＶＣＣま
たは接地電位ＧＮＤに増幅された書き込みデータは、書
き込みスイッチ信号ＷＳＬまたはスイッチ信号ＷＳＵを
活性化させることにより、ビット線ＢＬＴＬ，ＢＬＮ
Ｌ、または、ＢＬＴＵ，ＢＬＮＵのいずれかに相補のデ
ータとして書き込まれる。
き込みスイッチ信号ＷＳＬにより制御されるトランジス
タＴ６を介して、また、ビット線ＢＬＴＵ，ＢＬＮＵ
は、書き込みスイッチ信号ＷＳＵにより制御されるトラ
ンジスタＴ７を介して、それぞれ、ビット線ＢＬＴＬ，
ＢＬＮＬ及びＢＬＴＵ，ＢＬＮＵと平行に第２の配線層
で形成された１組のデータ線ＤＬＴ，ＤＬＮに接続され
ており、データ線ＤＬＴ，ＤＬＮ上に電源電位ＶＣＣま
たは接地電位ＧＮＤに増幅された書き込みデータは、書
き込みスイッチ信号ＷＳＬまたはスイッチ信号ＷＳＵを
活性化させることにより、ビット線ＢＬＴＬ，ＢＬＮ
Ｌ、または、ＢＬＴＵ，ＢＬＮＵのいずれかに相補のデ
ータとして書き込まれる。
【００２７】また、センスアンプ１内のビット線ＢＬ
Ｔ，ＢＬＮは、ソースが接地されたトランジスタＴ５の
ゲートにそれぞれ接続されており、トランジスタＴ５の
ドレインは、読み出しスイッチ信号ＲＳにより制御され
るトランジスタＴ４を介して、それぞれデータ線ＤＬ
Ｔ，ＤＬＮに接続されている。
Ｔ，ＢＬＮは、ソースが接地されたトランジスタＴ５の
ゲートにそれぞれ接続されており、トランジスタＴ５の
ドレインは、読み出しスイッチ信号ＲＳにより制御され
るトランジスタＴ４を介して、それぞれデータ線ＤＬ
Ｔ，ＤＬＮに接続されている。
【００２８】ビット線ＢＬＴＬ，ＢＬＮＬ及びＢＬＴ
Ｕ，ＢＬＮＵのいずれかに読み出された微小電位差は、
トランジスタＴ８またはトランジスタＴ９を介してセン
スアンプ１内のビット線ＢＬＴ，ＢＬＮに伝達され、そ
の後、読み出しスイッチＲＳを活性化させることによ
り、センスアンプ１内のビット線ＢＬＴ，ＢＬＮ上の微
小電位差は、電源電位の１／２にプリチャージされたデ
ータ線ＤＬＴ，ＤＬＮに伝達される。
Ｕ，ＢＬＮＵのいずれかに読み出された微小電位差は、
トランジスタＴ８またはトランジスタＴ９を介してセン
スアンプ１内のビット線ＢＬＴ，ＢＬＮに伝達され、そ
の後、読み出しスイッチＲＳを活性化させることによ
り、センスアンプ１内のビット線ＢＬＴ，ＢＬＮ上の微
小電位差は、電源電位の１／２にプリチャージされたデ
ータ線ＤＬＴ，ＤＬＮに伝達される。
【００２９】また、センスアンプ１内のビット線ＢＬＴ
は、容量素子Ｃ１〜Ｃ３及び制御信号ＣＰＳ１〜ＣＰＳ
３によりそれぞれ制御されるトランジスタＴ１〜Ｔ３を
介して、データ線ＤＬＮに接続されており、また、セン
スアンプ１内のビット線ＢＬＮは、容量素子Ｃ１〜Ｃ３
及びトランジスタＴ１〜Ｔ３を介して、データ線ＤＬＴ
に接続されている。
は、容量素子Ｃ１〜Ｃ３及び制御信号ＣＰＳ１〜ＣＰＳ
３によりそれぞれ制御されるトランジスタＴ１〜Ｔ３を
介して、データ線ＤＬＮに接続されており、また、セン
スアンプ１内のビット線ＢＬＮは、容量素子Ｃ１〜Ｃ３
及びトランジスタＴ１〜Ｔ３を介して、データ線ＤＬＴ
に接続されている。
【００３０】また、１組のデータ線ＤＬＴ，ＤＬＮに
は、１つのデータアンプ２が接続されている。なお、図
１に示したものにおいては、１組のデータ線ＤＬＴ，Ｄ
ＬＮに１つのセンスアンプ１が接続されているが、実際
には、複数のセンスアンプが接続されている。
は、１つのデータアンプ２が接続されている。なお、図
１に示したものにおいては、１組のデータ線ＤＬＴ，Ｄ
ＬＮに１つのセンスアンプ１が接続されているが、実際
には、複数のセンスアンプが接続されている。
【００３１】次に、データアンプ２の詳細な構成につい
て説明する。
て説明する。
【００３２】データアンプ２は、例えば、読み出しデー
タを増幅するフリップフロップ回路、プリチャージ回路
及びレジスタにより構成される。
タを増幅するフリップフロップ回路、プリチャージ回路
及びレジスタにより構成される。
【００３３】図２は、図１に示したデータアンプ２の構
成例を示す回路図である。
成例を示す回路図である。
【００３４】本形態におけるデータアンプ２は図２に示
すように、プリチャージ信号ＤＬＰが活性化された場合
にデータ線ＤＬＴ，ＤＬＮを１／２ＶＣＣの電位にプリ
チャージするプリチャージ回路４と、フリップフロップ
５と、データアンプ活性化信号ＤＡＥが活性化すること
により増幅されたデータ線ＤＬＴ，ＤＬＮのデータを一
時的に保持するレジスタ６とから構成されている。
すように、プリチャージ信号ＤＬＰが活性化された場合
にデータ線ＤＬＴ，ＤＬＮを１／２ＶＣＣの電位にプリ
チャージするプリチャージ回路４と、フリップフロップ
５と、データアンプ活性化信号ＤＡＥが活性化すること
により増幅されたデータ線ＤＬＴ，ＤＬＮのデータを一
時的に保持するレジスタ６とから構成されている。
【００３５】プリチャージ信号ＤＬＰが非活性化され、
ワード線が立ち上がると、ワード線によって選択された
メモリセル３内のデータがセンスアンプ１内のビット線
ＢＬＴ，ＢＬＮに微小電位差として読み出される。
ワード線が立ち上がると、ワード線によって選択された
メモリセル３内のデータがセンスアンプ１内のビット線
ＢＬＴ，ＢＬＮに微小電位差として読み出される。
【００３６】次に、リードスイッチＲＳが活性化される
と、トランジスタＴ４がＯＮ状態となり、それにより、
ビット線ＢＬＴ，ＢＬＮに読み出されたデータがデータ
線ＤＬＴ，ＤＬＮに伝達される。これにより、データ線
ＤＬＴ，ＤＬＮに微小電位差が生じる。
と、トランジスタＴ４がＯＮ状態となり、それにより、
ビット線ＢＬＴ，ＢＬＮに読み出されたデータがデータ
線ＤＬＴ，ＤＬＮに伝達される。これにより、データ線
ＤＬＴ，ＤＬＮに微小電位差が生じる。
【００３７】次に、データアンプ活性化信号ＤＡＥを活
性化させると、データ線ＤＬＴ，ＤＬＮに生じた微小電
位差が、ＶＣＣレベルまたはＧＮＤレベルに増幅され
る。
性化させると、データ線ＤＬＴ，ＤＬＮに生じた微小電
位差が、ＶＣＣレベルまたはＧＮＤレベルに増幅され
る。
【００３８】その後、カラム選択信号ＣＳＬを活性化さ
せると、増幅された読み出しデータがＩ／Ｏ線ＩＯ，Ｉ
ＯＢに伝達され、チップ外部へと出力される。
せると、増幅された読み出しデータがＩ／Ｏ線ＩＯ，Ｉ
ＯＢに伝達され、チップ外部へと出力される。
【００３９】次に、ビット線ＢＬＴＬ，ＢＬＮＬ，ＢＬ
ＴＵ，ＢＬＮＵの構成について詳細に説明する。
ＴＵ，ＢＬＮＵの構成について詳細に説明する。
【００４０】図３は、図１に示したビット線ＢＬＴＬ，
ＢＬＮＬ，ＢＬＴＵ，ＢＬＮＵの構成例を示すブロック
図である。
ＢＬＮＬ，ＢＬＴＵ，ＢＬＮＵの構成例を示すブロック
図である。
【００４１】図３に示すように本形態においては、１６
ｎ個のメモリセル３がワード線ＷＬ０〜ＷＬ１６ｎ−１
のそれぞれに１つずつ接続されており、センスアンプ１
がワード線８ｎ−１とワード線８ｎとの間に接続され、
それにより、ワード線ＷＬ０〜ＷＬ８ｎ−１によるアレ
イとワード線ＷＬ８ｎ〜ＷＬ１６ｎ−１によるアレイと
に分割されている。
ｎ個のメモリセル３がワード線ＷＬ０〜ＷＬ１６ｎ−１
のそれぞれに１つずつ接続されており、センスアンプ１
がワード線８ｎ−１とワード線８ｎとの間に接続され、
それにより、ワード線ＷＬ０〜ＷＬ８ｎ−１によるアレ
イとワード線ＷＬ８ｎ〜ＷＬ１６ｎ−１によるアレイと
に分割されている。
【００４２】ここで、ワード線ＷＬ０〜ＷＬ８ｎ−１に
よるアレイにおいては、メモリセル３が１つおきにビッ
ト線ＢＬＴＵ，ＢＬＮＵに接続されており、また、ワー
ド線ＷＬ８ｎ〜ＷＬ１６ｎ−１によるアレイにおいて
は、メモリセル３が１つおきにビット線ＢＬＴＬ，ＢＬ
ＮＬに接続されている。すなわち、ビット線ＢＬＴＬ，
ＢＬＮＬ及びＢＬＴＵ，ＢＬＮＵにはそれぞれ４ｎ個の
メモリセル３が接続されていることになる。
よるアレイにおいては、メモリセル３が１つおきにビッ
ト線ＢＬＴＵ，ＢＬＮＵに接続されており、また、ワー
ド線ＷＬ８ｎ〜ＷＬ１６ｎ−１によるアレイにおいて
は、メモリセル３が１つおきにビット線ＢＬＴＬ，ＢＬ
ＮＬに接続されている。すなわち、ビット線ＢＬＴＬ，
ＢＬＮＬ及びＢＬＴＵ，ＢＬＮＵにはそれぞれ４ｎ個の
メモリセル３が接続されていることになる。
【００４３】さらに、ビット線ＢＬＴＬ，ＢＬＮＬは、
トランスファゲート信号ＴＧ２１〜ＴＧ２３により制御
されるトランジスタＴ２１〜Ｔ２３により、４つの領域
２１〜２４に分割されており、また、ビット線ＢＬＴ
Ｕ，ＢＬＮＵも、トランスファゲート信号ＴＧ１１〜Ｔ
Ｇ１３により制御されるトランジスタＴ１１〜Ｔ１３に
より、４つの領域１１〜１４に分割されている。
トランスファゲート信号ＴＧ２１〜ＴＧ２３により制御
されるトランジスタＴ２１〜Ｔ２３により、４つの領域
２１〜２４に分割されており、また、ビット線ＢＬＴ
Ｕ，ＢＬＮＵも、トランスファゲート信号ＴＧ１１〜Ｔ
Ｇ１３により制御されるトランジスタＴ１１〜Ｔ１３に
より、４つの領域１１〜１４に分割されている。
【００４４】ここで、領域２１〜２４においては、領域
２１はｎ本、領域２２は２ｎ本、領域２３は４ｎ本、領
域２４はｎ本のワード線でそれぞれ構成されるように分
割されている。従って、ワード線ｎ本で構成されるビッ
ト線当たりの寄生容量をＣｂとすると、それぞれの領域
の寄生容量は、領域２１はＣｂ、領域２２は２Ｃｂ、領
域２３は４Ｃｂ、領域２４はＣｂとなる。
２１はｎ本、領域２２は２ｎ本、領域２３は４ｎ本、領
域２４はｎ本のワード線でそれぞれ構成されるように分
割されている。従って、ワード線ｎ本で構成されるビッ
ト線当たりの寄生容量をＣｂとすると、それぞれの領域
の寄生容量は、領域２１はＣｂ、領域２２は２Ｃｂ、領
域２３は４Ｃｂ、領域２４はＣｂとなる。
【００４５】また、領域１１〜１４においても同様に、
領域１１はｎ本、領域１２は２ｎ本、領域１３は４ｎ
本、領域１４はｎ本のワード線でそれぞれ構成されるよ
うに分割されており、ワード線ｎ本で構成されるビット
線当たりの寄生容量をＣｂとすると、それぞれの領域の
寄生容量は、領域１１はＣｂ、領域１２は２Ｃｂ、領域
１３は４Ｃｂ、領域１４はＣｂとなり、ビット線ＢＬＴ
Ｕ，ＢＬＮＵ全体、すなわち、領域１の寄生容量は、ト
ランスファゲート部分の寄生容量をＣｂと比べて十分小
さいと仮定して無視すると、８Ｃｂとなる。
領域１１はｎ本、領域１２は２ｎ本、領域１３は４ｎ
本、領域１４はｎ本のワード線でそれぞれ構成されるよ
うに分割されており、ワード線ｎ本で構成されるビット
線当たりの寄生容量をＣｂとすると、それぞれの領域の
寄生容量は、領域１１はＣｂ、領域１２は２Ｃｂ、領域
１３は４Ｃｂ、領域１４はＣｂとなり、ビット線ＢＬＴ
Ｕ，ＢＬＮＵ全体、すなわち、領域１の寄生容量は、ト
ランスファゲート部分の寄生容量をＣｂと比べて十分小
さいと仮定して無視すると、８Ｃｂとなる。
【００４６】上記のように分割されたビット線の領域
は、メモリセル３に対する多値の書き込みレベルを作成
するために使用される。
は、メモリセル３に対する多値の書き込みレベルを作成
するために使用される。
【００４７】領域１は最上位ビット、領域２３は第２ビ
ット、領域２２は第３ビット、領域２１は最下位ビット
のデータが、ＶＣＣレベルまたはＧＮＤレベルとして一
時的にそれぞれ保持される。
ット、領域２２は第３ビット、領域２１は最下位ビット
のデータが、ＶＣＣレベルまたはＧＮＤレベルとして一
時的にそれぞれ保持される。
【００４８】例えば、４ビットのデータ“１０１０”を
メモリセルに書き込む場合、領域１にはＶＣＣレベル、
領域２３にはＧＮＤレベル、領域２２にはＶＣＣレベ
ル、領域２１にはＧＮＤレベルがそれぞれ保持される。
メモリセルに書き込む場合、領域１にはＶＣＣレベル、
領域２３にはＧＮＤレベル、領域２２にはＶＣＣレベ
ル、領域２１にはＧＮＤレベルがそれぞれ保持される。
【００４９】その後、トランスファゲート信号ＴＧ２
１，ＴＧ２２，ＴＧＬ，ＴＧＵを全て活性化させると、
領域１、領域２１〜２３の４つの領域間で電荷の再配分
が発生する。それにより、データ“１０１０”を書き込
む場合は、（ＶＣＣ×８Ｃｂ＋０×４Ｃｂ＋ＶＣＣ×２
Ｃｂ＋０×Ｃｂ）／１５Ｃｂ＝（１０／１５）・Ｃｂの
レベルが生成される。
１，ＴＧ２２，ＴＧＬ，ＴＧＵを全て活性化させると、
領域１、領域２１〜２３の４つの領域間で電荷の再配分
が発生する。それにより、データ“１０１０”を書き込
む場合は、（ＶＣＣ×８Ｃｂ＋０×４Ｃｂ＋ＶＣＣ×２
Ｃｂ＋０×Ｃｂ）／１５Ｃｂ＝（１０／１５）・Ｃｂの
レベルが生成される。
【００５０】その後、ワード線を立ち下げることによ
り、このレベルがメモリセル３に蓄積される。ここで、
センスアンプ１内のビット線ＢＬＴ、ＢＬＮの寄生容量
Ｃｓａは、ワード線ｎ本で構成されるビット線当たりの
寄生容量Ｃｂに比べて十分に小さいと仮定して無視して
いる。Ｃｓａが無視できないような場合は、ＴＧ２１〜
ＴＧ２３を設ける位置を移動することにより、各領域の
容量比を調整する。
り、このレベルがメモリセル３に蓄積される。ここで、
センスアンプ１内のビット線ＢＬＴ、ＢＬＮの寄生容量
Ｃｓａは、ワード線ｎ本で構成されるビット線当たりの
寄生容量Ｃｂに比べて十分に小さいと仮定して無視して
いる。Ｃｓａが無視できないような場合は、ＴＧ２１〜
ＴＧ２３を設ける位置を移動することにより、各領域の
容量比を調整する。
【００５１】このように、４ビットの書き込みデータに
応じて、領域１、領域２１〜２３の４つの領域にそれぞ
れＶＣＣまたはＧＮＤレベルを書き込み、その後、電荷
の再配分を行うことにより、ＧＮＤレベルからＶＣＣレ
ベルまで（１／１５）ＶＣＣ刻みで１６通りのレベルの
データをメモリセルに蓄積することができる。この１６
通りのレベルを、４ビットのデータ“００００”から
“１１１１”までの１６通りのデータに対応させること
により、１６値のメモリとして動作させることができ
る。
応じて、領域１、領域２１〜２３の４つの領域にそれぞ
れＶＣＣまたはＧＮＤレベルを書き込み、その後、電荷
の再配分を行うことにより、ＧＮＤレベルからＶＣＣレ
ベルまで（１／１５）ＶＣＣ刻みで１６通りのレベルの
データをメモリセルに蓄積することができる。この１６
通りのレベルを、４ビットのデータ“００００”から
“１１１１”までの１６通りのデータに対応させること
により、１６値のメモリとして動作させることができ
る。
【００５２】以下に、上記のように構成された半導体記
憶装置の動作について説明する。
憶装置の動作について説明する。
【００５３】メモリセル３へのデータの書き込み動作に
おいては上述したように、例えば、１６値、すなわち、
４ビットのデータをメモリセルに書き込む場合は、０
（００００）からＦ（１１１１）までの１６通りのデー
タを、ＧＮＤ（０Ｖ）レベルからＶＣＣレベルまでの
（１／１５）ＶＣＣ刻みの１６通りの電圧レベルとして
メモリセルに書き込まれる。
おいては上述したように、例えば、１６値、すなわち、
４ビットのデータをメモリセルに書き込む場合は、０
（００００）からＦ（１１１１）までの１６通りのデー
タを、ＧＮＤ（０Ｖ）レベルからＶＣＣレベルまでの
（１／１５）ＶＣＣ刻みの１６通りの電圧レベルとして
メモリセルに書き込まれる。
【００５４】次に、本発明の主題となるメモリセル３に
書き込まれたデータを読み出す場合の動作について説明
する。
書き込まれたデータを読み出す場合の動作について説明
する。
【００５５】図４は、図１〜図３に示した半導体記憶装
置におけるデータの読み出し動作を説明するためのタイ
ミングチャートである。また、図５は、図４に示したタ
イミングにおけるビット線ＢＬＴの電位の変化を示す図
である。
置におけるデータの読み出し動作を説明するためのタイ
ミングチャートである。また、図５は、図４に示したタ
イミングにおけるビット線ＢＬＴの電位の変化を示す図
である。
【００５６】データ線ＤＬＴ，ＤＬＮの（１／２）ＶＣ
Ｃレベルへのプリチャージが終了すると、プリチャージ
信号ＤＬＰがＬレベルに立ち下がり、また、トランスフ
ァゲート信号ＴＧＬ，ＴＧ２３がＬレベルに立ち下がる
（ｔ１）。なお、トランスファゲート信号ＴＧＵ，ＴＧ
１１〜ＴＧ１３は図４に示す期間中常にＨレベルであ
る。
Ｃレベルへのプリチャージが終了すると、プリチャージ
信号ＤＬＰがＬレベルに立ち下がり、また、トランスフ
ァゲート信号ＴＧＬ，ＴＧ２３がＬレベルに立ち下がる
（ｔ１）。なお、トランスファゲート信号ＴＧＵ，ＴＧ
１１〜ＴＧ１３は図４に示す期間中常にＨレベルであ
る。
【００５７】次に、ワード線ＷＬ０が立ち上がり、それ
により、メモリセル３に書き込まれた電位がビット線Ｂ
ＬＴＵにビット線ＢＬＮＵの電位に対する微小な電位差
として読み出される（ｔ２）。ここで、ビット線ＢＬＴ
Ｕ，ＢＬＮＵにおいては、ワード線ＷＬ０が立ち上がる
前に（１／２）ＶＣＣにプリチャージされているため、
ワード線ＷＬ０が立ち上がると、ビット線ＢＬＴＵの電
位はメモリセルに書き込まれているデータに基づいて図
５に示すように変化する。
により、メモリセル３に書き込まれた電位がビット線Ｂ
ＬＴＵにビット線ＢＬＮＵの電位に対する微小な電位差
として読み出される（ｔ２）。ここで、ビット線ＢＬＴ
Ｕ，ＢＬＮＵにおいては、ワード線ＷＬ０が立ち上がる
前に（１／２）ＶＣＣにプリチャージされているため、
ワード線ＷＬ０が立ち上がると、ビット線ＢＬＴＵの電
位はメモリセルに書き込まれているデータに基づいて図
５に示すように変化する。
【００５８】図５において、メモリセル３にデータ８
（１０００）が書き込まれている場合、すなわち、メモ
リセル３に書き込まれた電圧レベルが（８／１５）ＶＣ
Ｃの場合に変化するビット線の電位差をΔＶとすると、
メモリセル３に０〜Ｆのデータが書き込まれているとき
に、ワード線が立ち上がった後のビット線ＢＬＴＵの電
位は図５に示すように、（１／２）ＶＣＣ−１５ΔＶ〜
（１／２）ＶＣＣ＋１５ΔＶまで、２ΔＶ刻みで１６通
りの電圧レベルとなる。
（１０００）が書き込まれている場合、すなわち、メモ
リセル３に書き込まれた電圧レベルが（８／１５）ＶＣ
Ｃの場合に変化するビット線の電位差をΔＶとすると、
メモリセル３に０〜Ｆのデータが書き込まれているとき
に、ワード線が立ち上がった後のビット線ＢＬＴＵの電
位は図５に示すように、（１／２）ＶＣＣ−１５ΔＶ〜
（１／２）ＶＣＣ＋１５ΔＶまで、２ΔＶ刻みで１６通
りの電圧レベルとなる。
【００５９】次に、読み出しスイッチ信号ＲＳを立ち上
げると、トランジスタＴ４がＯＮ状態となり、それによ
り、ビット線ＢＬＴＵとビット線ＢＬＮＵとの電位差
が、トランジスタＴ５を介して、（１／２）ＶＣＣにプ
リチャージされたデータ線ＤＬＴ，ＤＬＮに、同じく電
位差として伝達される（ｔ３）。
げると、トランジスタＴ４がＯＮ状態となり、それによ
り、ビット線ＢＬＴＵとビット線ＢＬＮＵとの電位差
が、トランジスタＴ５を介して、（１／２）ＶＣＣにプ
リチャージされたデータ線ＤＬＴ，ＤＬＮに、同じく電
位差として伝達される（ｔ３）。
【００６０】次に、データアンプ活性化信号ＤＡＥが立
ち上がり、それにより、データアンプ２が活性化される
と、データ線ＤＬＴ，ＤＬＮに読み出された電位差は、
ＶＣＣまたはＧＮＤレベルに増幅される（ｔ４）。
ち上がり、それにより、データアンプ２が活性化される
と、データ線ＤＬＴ，ＤＬＮに読み出された電位差は、
ＶＣＣまたはＧＮＤレベルに増幅される（ｔ４）。
【００６１】このとき、メモリセル３から読み出された
データが０〜７の場合は、ビット線ＢＬＴＵのレベル
は、（１／２）ＶＣＣレベルであるリファレンス側のビ
ット線ＢＬＮＵのレベルよりも低いため、ｔ３からｔ４
までの期間におけるデータ線ＤＬＴの電位はデータ線Ｄ
ＬＮの電位よりも低くなり、それにより、データアンプ
２が活性化されると、データ線ＤＬＴはＧＮＤレベル、
データ線ＤＬＮはＶＣＣレベルにそれぞれ増幅される。
データが０〜７の場合は、ビット線ＢＬＴＵのレベル
は、（１／２）ＶＣＣレベルであるリファレンス側のビ
ット線ＢＬＮＵのレベルよりも低いため、ｔ３からｔ４
までの期間におけるデータ線ＤＬＴの電位はデータ線Ｄ
ＬＮの電位よりも低くなり、それにより、データアンプ
２が活性化されると、データ線ＤＬＴはＧＮＤレベル、
データ線ＤＬＮはＶＣＣレベルにそれぞれ増幅される。
【００６２】一方、メモリセル３から読み出されたデー
タが８〜Ｆの場合は、ビット線ＢＬＴＵのレベルは（１
／２）ＶＣＣよりも高くなるため、データアンプ２が活
性化されると、データ線ＤＬＴはＶＣＣレベル、データ
線ＤＬＮはＧＮＤレベルにそれぞれ増幅される。
タが８〜Ｆの場合は、ビット線ＢＬＴＵのレベルは（１
／２）ＶＣＣよりも高くなるため、データアンプ２が活
性化されると、データ線ＤＬＴはＶＣＣレベル、データ
線ＤＬＮはＧＮＤレベルにそれぞれ増幅される。
【００６３】このとき、カラムセレクト信号ＣＳＬを立
ち上げれば、メモリセル３から読み出されたデータが０
〜７の場合はＬデータ、８〜Ｆの場合はＨデータが、最
上位ビットの読み出しデータとしてＩ／Ｏ線にそれぞれ
読み出される。例えば、メモリセル３から読み出された
データがＡ（１０１０）の場合は、最上位ビットの読み
出しデータとしてＨデータがＩ／Ｏ線に読み出される。
ち上げれば、メモリセル３から読み出されたデータが０
〜７の場合はＬデータ、８〜Ｆの場合はＨデータが、最
上位ビットの読み出しデータとしてＩ／Ｏ線にそれぞれ
読み出される。例えば、メモリセル３から読み出された
データがＡ（１０１０）の場合は、最上位ビットの読み
出しデータとしてＨデータがＩ／Ｏ線に読み出される。
【００６４】ここで、データ線ＤＬＴ，ＤＬＮ上のデー
タが増幅されている間、制御信号ＣＰＳ１はＨレベルで
あるので、トランジスタＴ１がＯＮ状態にあり、データ
線ＤＬＴとビット線ＢＬＮＵ、データ線ＤＬＮとビット
線ＢＬＴＵとがそれぞれ互いに容量Ｃ１によりカップリ
ングされている。
タが増幅されている間、制御信号ＣＰＳ１はＨレベルで
あるので、トランジスタＴ１がＯＮ状態にあり、データ
線ＤＬＴとビット線ＢＬＮＵ、データ線ＤＬＮとビット
線ＢＬＴＵとがそれぞれ互いに容量Ｃ１によりカップリ
ングされている。
【００６５】従って、データ線ＤＬＴ，ＤＬＮの電位が
変動した場合、それに伴い、容量Ｃ１を介してビット線
ＢＬＮＵ，ＢＬＴＵの電位がそれぞれ変動する。
変動した場合、それに伴い、容量Ｃ１を介してビット線
ＢＬＮＵ，ＢＬＴＵの電位がそれぞれ変動する。
【００６６】このとき、メモリセル３から読み出された
データが０〜７の場合は、データ線ＤＬＮの電位がＶＣ
Ｃレベルであり、かつ、データ線ＤＬＴの電位がＧＮＤ
レベルであるため、ビット線ＢＬＴＵの電位はデータ線
ＤＬＮの影響で引き上げられ、ビット線ＢＬＮＵの電位
はデータ線ＤＬＴの影響で引き下げられる。
データが０〜７の場合は、データ線ＤＬＮの電位がＶＣ
Ｃレベルであり、かつ、データ線ＤＬＴの電位がＧＮＤ
レベルであるため、ビット線ＢＬＴＵの電位はデータ線
ＤＬＮの影響で引き上げられ、ビット線ＢＬＮＵの電位
はデータ線ＤＬＴの影響で引き下げられる。
【００６７】一方、メモリセル３から読み出されたデー
タが８〜Ｆの場合は、データ線ＤＬＮの電位がＧＮＤレ
ベルであり、かつ、データ線ＤＬＴの電位がＶＣＣレベ
ルであるため、ビット線ＢＬＴＵの電位はデータ線ＤＬ
Ｎの影響で引き下げられ、ビット線ＢＬＮＵの電位はデ
ータ線ＤＬＴの影響で引き上げられる。なお、このとき
のビット線の電位変動量は、４ΔＶであることが望まし
く、容量Ｃ１をそのように調整する必要がある。
タが８〜Ｆの場合は、データ線ＤＬＮの電位がＧＮＤレ
ベルであり、かつ、データ線ＤＬＴの電位がＶＣＣレベ
ルであるため、ビット線ＢＬＴＵの電位はデータ線ＤＬ
Ｎの影響で引き下げられ、ビット線ＢＬＮＵの電位はデ
ータ線ＤＬＴの影響で引き上げられる。なお、このとき
のビット線の電位変動量は、４ΔＶであることが望まし
く、容量Ｃ１をそのように調整する必要がある。
【００６８】データ線ＤＬＴ，ＤＬＮ上のデータが増幅
され、ビット線ＢＬＴＵ，ＢＬＮＵの電位がその影響を
受けて変動した後、制御信号ＣＰＳ１を立ち下げ、ＲＥ
ＧＥを立ち上げ、それにより、最上位ビットの増幅結果
をレジスタ６に保持する（ｔ５）。
され、ビット線ＢＬＴＵ，ＢＬＮＵの電位がその影響を
受けて変動した後、制御信号ＣＰＳ１を立ち下げ、ＲＥ
ＧＥを立ち上げ、それにより、最上位ビットの増幅結果
をレジスタ６に保持する（ｔ５）。
【００６９】その後、ＲＥＧＥ及びデータアンプ活性化
信号ＤＡＥを立ち下げ、プリチャージ信号ＤＬＰを立ち
上げてデータ線ＤＬＴ，ＤＬＮを（１／２）ＶＣＣにプ
リチャージする（ｔ６）。
信号ＤＡＥを立ち下げ、プリチャージ信号ＤＬＰを立ち
上げてデータ線ＤＬＴ，ＤＬＮを（１／２）ＶＣＣにプ
リチャージする（ｔ６）。
【００７０】データ線ＤＬＴ，ＤＬＮのプリチャージが
完了したら、再びプリチャージ信号ＤＬＰを立ち下げ、
読み出しスイッチ信号ＲＳを立ち上げて、ビット線ＢＬ
ＴＵ，ＢＬＮＵの電位差を、トランジスタＴ５を介して
データ線ＤＬＴ，ＤＬＮにそれぞれ伝達する（ｔ７）。
完了したら、再びプリチャージ信号ＤＬＰを立ち下げ、
読み出しスイッチ信号ＲＳを立ち上げて、ビット線ＢＬ
ＴＵ，ＢＬＮＵの電位差を、トランジスタＴ５を介して
データ線ＤＬＴ，ＤＬＮにそれぞれ伝達する（ｔ７）。
【００７１】このとき、図５に示すように、メモリセル
３から読み出されたデータが０〜３、８〜Ｂの場合は、
１回目の読み出し動作においてデータ線の増幅の影響を
受けた結果、ビット線ＢＬＴＵの電位がビット線ＢＬＮ
Ｕの電位よりも低くなっているため、Ｌデータが２番目
のビットのデータとして読み出される。
３から読み出されたデータが０〜３、８〜Ｂの場合は、
１回目の読み出し動作においてデータ線の増幅の影響を
受けた結果、ビット線ＢＬＴＵの電位がビット線ＢＬＮ
Ｕの電位よりも低くなっているため、Ｌデータが２番目
のビットのデータとして読み出される。
【００７２】一方、メモリセル３から読み出されたデー
タが４〜７、Ｃ〜Ｆの場合は、ビット線ＢＬＴＵの電位
がビット線ＢＬＮＵの電位よりも高くなっているため、
Ｈデータが２番目のビットのデータとして読み出され
る。
タが４〜７、Ｃ〜Ｆの場合は、ビット線ＢＬＴＵの電位
がビット線ＢＬＮＵの電位よりも高くなっているため、
Ｈデータが２番目のビットのデータとして読み出され
る。
【００７３】例えば、メモリセルから読み出されたデー
タがＡ（１０１０）の場合は、図５の太実線及び太破線
で示すように、ビット線ＢＬＴＵの電位がビット線ＢＬ
ＮＵの電位よりも低くなっているので、Ｌデータが２番
目のビットのデータとして読み出される。
タがＡ（１０１０）の場合は、図５の太実線及び太破線
で示すように、ビット線ＢＬＴＵの電位がビット線ＢＬ
ＮＵの電位よりも低くなっているので、Ｌデータが２番
目のビットのデータとして読み出される。
【００７４】次に、データアンプ活性化信号ＤＡＥを立
ち上げると、データ線ＤＬＴ，ＤＬＮに読み出されたデ
ータが増幅され、また、制御信号ＣＰＳ２を立ち上げる
と、データ線ＤＬＴ，ＤＬＮの電位の変動が容量Ｃ２を
介してビット線ＢＬＴＵ，ＢＬＮＵに伝達され、ビット
線ＢＬＴＵ，ＢＬＮＵの電位が再度図５に示すように変
動する（ｔ８）。
ち上げると、データ線ＤＬＴ，ＤＬＮに読み出されたデ
ータが増幅され、また、制御信号ＣＰＳ２を立ち上げる
と、データ線ＤＬＴ，ＤＬＮの電位の変動が容量Ｃ２を
介してビット線ＢＬＴＵ，ＢＬＮＵに伝達され、ビット
線ＢＬＴＵ，ＢＬＮＵの電位が再度図５に示すように変
動する（ｔ８）。
【００７５】このとき、メモリセル３から読み出された
データが０〜３もしくは８〜Ｂの場合は、ビット線ＢＬ
ＴＵの電位はデータ線ＤＬＮの影響で引き上げられ、ビ
ット線ＢＬＮＵの電位はデータ線ＤＬＴの影響で引き下
げられる。
データが０〜３もしくは８〜Ｂの場合は、ビット線ＢＬ
ＴＵの電位はデータ線ＤＬＮの影響で引き上げられ、ビ
ット線ＢＬＮＵの電位はデータ線ＤＬＴの影響で引き下
げられる。
【００７６】一方、メモリセルから読み出されたデータ
が４〜７もしくはＣ〜Ｆのときは、ビット線ＢＬＴＵの
電位はデータ線ＤＬＮの影響で引き下げられ、ビット線
ＢＬＮＵの電位はデータ線ＤＬＴの影響で引き上げられ
る。
が４〜７もしくはＣ〜Ｆのときは、ビット線ＢＬＴＵの
電位はデータ線ＤＬＮの影響で引き下げられ、ビット線
ＢＬＮＵの電位はデータ線ＤＬＴの影響で引き上げられ
る。
【００７７】なお、このときのビット線の電位変動量
は、２ΔＶであることが望ましく、容量Ｃ２をそのよう
に調整する必要がある。
は、２ΔＶであることが望ましく、容量Ｃ２をそのよう
に調整する必要がある。
【００７８】データ線ＤＬＴ，ＤＬＮ上のデータが増幅
され、ビット線ＢＬＴＵ，ＢＬＮＵの電位がその影響を
受けて変動した後、制御信号ＣＰＳ２を立ち下げ、書き
込みスイッチ信号ＷＳＬを立ち上げ、２番目のビットの
増幅結果をビット線ＢＬＴＬ，ＢＬＮＬに書き込む（ｔ
９）。このとき、トランスファゲート信号ＴＧＬ，ＴＧ
２３はＬレベル、トランスファゲート信号ＴＧ２１，Ｔ
Ｇ２２はＨレベルとなっているので、２番目のビットの
増幅結果は、ビット線ＢＬＴＬ，ＢＬＮＬのうち、図３
に示す領域２１〜領域２３に書き込まれる。
され、ビット線ＢＬＴＵ，ＢＬＮＵの電位がその影響を
受けて変動した後、制御信号ＣＰＳ２を立ち下げ、書き
込みスイッチ信号ＷＳＬを立ち上げ、２番目のビットの
増幅結果をビット線ＢＬＴＬ，ＢＬＮＬに書き込む（ｔ
９）。このとき、トランスファゲート信号ＴＧＬ，ＴＧ
２３はＬレベル、トランスファゲート信号ＴＧ２１，Ｔ
Ｇ２２はＨレベルとなっているので、２番目のビットの
増幅結果は、ビット線ＢＬＴＬ，ＢＬＮＬのうち、図３
に示す領域２１〜領域２３に書き込まれる。
【００７９】その後、書き込みスイッチ信号ＷＳＬ、ト
ランスファゲート信号ＴＧ２２及びデータアンプ活性化
信号ＤＡＥを立ち下げ、プリチャージ信号ＤＬＰを立ち
上げてデータ線ＤＬＴ，ＤＬＮを（１／２）ＶＣＣにプ
リチャージする（ｔ１０）。
ランスファゲート信号ＴＧ２２及びデータアンプ活性化
信号ＤＡＥを立ち下げ、プリチャージ信号ＤＬＰを立ち
上げてデータ線ＤＬＴ，ＤＬＮを（１／２）ＶＣＣにプ
リチャージする（ｔ１０）。
【００８０】データ線ＤＬＴ，ＤＬＮのプリチャージが
完了したら、プリチャージ信号ＤＬＰを立ち下げ、読み
出しスイッチ信号ＲＳを立ち上げて、ビット線ＢＬＴ
Ｕ，ＢＬＮＵの電位差をトランジスタＴ５を介してデー
タ線ＤＬＴ，ＤＬＮに伝達する（ｔ１１）。
完了したら、プリチャージ信号ＤＬＰを立ち下げ、読み
出しスイッチ信号ＲＳを立ち上げて、ビット線ＢＬＴ
Ｕ，ＢＬＮＵの電位差をトランジスタＴ５を介してデー
タ線ＤＬＴ，ＤＬＮに伝達する（ｔ１１）。
【００８１】このとき図５に示すように、メモリセル３
から読み出されたデータが０，１，４，５，８，９，
Ｃ，Ｄの場合は、１回目及び２回目の読み出し動作にお
けるデータ線の増幅の影響を受けた結果、ビット線ＢＬ
ＴＵの電位がビット線ＢＬＮＵの電位よりも低くなって
いるため、Ｌデータが３番目のビットのデータとして読
み出される。
から読み出されたデータが０，１，４，５，８，９，
Ｃ，Ｄの場合は、１回目及び２回目の読み出し動作にお
けるデータ線の増幅の影響を受けた結果、ビット線ＢＬ
ＴＵの電位がビット線ＢＬＮＵの電位よりも低くなって
いるため、Ｌデータが３番目のビットのデータとして読
み出される。
【００８２】一方、メモリセル３から読み出されたデー
タが２，３，６，７，Ａ，Ｂ，Ｅ，Ｆの場合は、ビット
線ＢＬＴＵの電位がビット線ＢＬＮＵの電位よりも高く
なっているため、Ｈデータが３番目のビットのデータと
して読み出される。
タが２，３，６，７，Ａ，Ｂ，Ｅ，Ｆの場合は、ビット
線ＢＬＴＵの電位がビット線ＢＬＮＵの電位よりも高く
なっているため、Ｈデータが３番目のビットのデータと
して読み出される。
【００８３】例えば、メモリセルから読み出されたデー
タがＡ（１０１０）のときは、図５の太実線及び太破線
で示すように、ビット線ＢＬＴＵの電位がビット線ＢＬ
ＮＵの電位よりも高くなっているので、Ｈデータが３番
目のビットのデータとして読み出される。
タがＡ（１０１０）のときは、図５の太実線及び太破線
で示すように、ビット線ＢＬＴＵの電位がビット線ＢＬ
ＮＵの電位よりも高くなっているので、Ｈデータが３番
目のビットのデータとして読み出される。
【００８４】次に、データアンプ活性化信号ＤＡＥを立
ち上げると、データ線ＤＬＴ，ＤＬＮに読み出されたデ
ータが増幅され、また、制御信号ＣＰＳ３を立ち上げる
と、データ線ＤＬＴ，ＤＬＮの電位の変動が容量Ｃ３を
介してビット線ＢＬＴＵ，ＢＬＮＵに伝達され、ビット
線ＢＬＴＵ，ＢＬＮＵの電位が再度図５に示すように変
動する（ｔ１２）。
ち上げると、データ線ＤＬＴ，ＤＬＮに読み出されたデ
ータが増幅され、また、制御信号ＣＰＳ３を立ち上げる
と、データ線ＤＬＴ，ＤＬＮの電位の変動が容量Ｃ３を
介してビット線ＢＬＴＵ，ＢＬＮＵに伝達され、ビット
線ＢＬＴＵ，ＢＬＮＵの電位が再度図５に示すように変
動する（ｔ１２）。
【００８５】このとき、メモリセル３から読み出された
データが０，１，４，５，８，９，Ｃ，Ｄの場合は、ビ
ット線ＢＬＴＵの電位はデータ線ＤＬＮの影響で引き上
げられ、ビット線ＢＬＮＵの電位はデータ線ＤＬＴの影
響で引き下げられる。
データが０，１，４，５，８，９，Ｃ，Ｄの場合は、ビ
ット線ＢＬＴＵの電位はデータ線ＤＬＮの影響で引き上
げられ、ビット線ＢＬＮＵの電位はデータ線ＤＬＴの影
響で引き下げられる。
【００８６】一方、メモリセル３から読み出されたデー
タが２，３，６，７，Ａ，Ｂ，Ｅ，Ｆの場合は、ビット
線ＢＬＴＵの電位はデータ線ＤＬＮの影響で引き下げら
れ、ビット線ＢＬＮＵの電位はデータ線ＤＬＴの影響で
引き上げられる。
タが２，３，６，７，Ａ，Ｂ，Ｅ，Ｆの場合は、ビット
線ＢＬＴＵの電位はデータ線ＤＬＮの影響で引き下げら
れ、ビット線ＢＬＮＵの電位はデータ線ＤＬＴの影響で
引き上げられる。
【００８７】なお、このときのビット線の電位変動量
は、ΔＶであることが望ましく、容量Ｃ３をそのように
調整する必要がある。
は、ΔＶであることが望ましく、容量Ｃ３をそのように
調整する必要がある。
【００８８】データ線ＤＬＴ，ＤＬＮ上のデータが増幅
され、ビット線ＢＬＴＵ，ＢＬＮＵの電位がその影響を
受けて変動した後、制御信号ＣＰＳ３を立ち下げ、書き
込みスイッチ信号ＷＳＬを立ち上げ、３番目のビットの
増幅結果をビット線ＢＬＴＬ，ＢＬＮＬに書き込む（ｔ
１３）。このとき、トランスファゲート信号ＴＧＬ，Ｔ
Ｇ２２，ＴＧ２３はＬレベル、トランスファゲート信号
ＴＧ２１はＨレベルとなっているので、３番目のビット
の増幅結果は、ビット線ＢＬＴＬ，ＢＬＮＬのうち、図
３に示す領域２１，２２に書き込まれる。トランスファ
ゲート信号ＴＧ２２はＬレベルのままであるため、領域
２３には２番目のビットのデータが保持されたままにな
る。
され、ビット線ＢＬＴＵ，ＢＬＮＵの電位がその影響を
受けて変動した後、制御信号ＣＰＳ３を立ち下げ、書き
込みスイッチ信号ＷＳＬを立ち上げ、３番目のビットの
増幅結果をビット線ＢＬＴＬ，ＢＬＮＬに書き込む（ｔ
１３）。このとき、トランスファゲート信号ＴＧＬ，Ｔ
Ｇ２２，ＴＧ２３はＬレベル、トランスファゲート信号
ＴＧ２１はＨレベルとなっているので、３番目のビット
の増幅結果は、ビット線ＢＬＴＬ，ＢＬＮＬのうち、図
３に示す領域２１，２２に書き込まれる。トランスファ
ゲート信号ＴＧ２２はＬレベルのままであるため、領域
２３には２番目のビットのデータが保持されたままにな
る。
【００８９】その後、書き込みスイッチ信号ＷＳＬ、ト
ランスファゲート信号ＴＧ２１及びデータアンプ活性化
信号ＤＡＥを立ち下げ、プリチャージ信号ＤＬＰを立ち
上げてデータ線ＤＬＴ，ＤＬＮを（１／２）ＶＣＣにプ
リチャージする（ｔ１４）。
ランスファゲート信号ＴＧ２１及びデータアンプ活性化
信号ＤＡＥを立ち下げ、プリチャージ信号ＤＬＰを立ち
上げてデータ線ＤＬＴ，ＤＬＮを（１／２）ＶＣＣにプ
リチャージする（ｔ１４）。
【００９０】データ線ＤＬＴ，ＤＬＮのプリチャージが
完了したら、プリチャージ信号ＤＬＰを立ち下げ、読み
出しスイッチ信号ＲＳを立ち上げて、ビット線ＢＬＴ
Ｕ，ＢＬＮＵの電位差をトランジスタＴ５を介してデー
タ線ＤＬＴ，ＤＬＮに伝達する（ｔ１５）。
完了したら、プリチャージ信号ＤＬＰを立ち下げ、読み
出しスイッチ信号ＲＳを立ち上げて、ビット線ＢＬＴ
Ｕ，ＢＬＮＵの電位差をトランジスタＴ５を介してデー
タ線ＤＬＴ，ＤＬＮに伝達する（ｔ１５）。
【００９１】このとき図５に示すように、メモリセル３
から読み出されたデータが０，２，４，６，８，Ａ，
Ｃ，Ｅの場合は、１回目〜３回目の読み出し動作におけ
るデータ線の増幅の影響を受けた結果、ビット線ＢＬＴ
Ｕの電位がビット線ＢＬＮＵの電位よりも低くなってい
るため、Ｌデータが最下位ビットのデータとして読み出
される。
から読み出されたデータが０，２，４，６，８，Ａ，
Ｃ，Ｅの場合は、１回目〜３回目の読み出し動作におけ
るデータ線の増幅の影響を受けた結果、ビット線ＢＬＴ
Ｕの電位がビット線ＢＬＮＵの電位よりも低くなってい
るため、Ｌデータが最下位ビットのデータとして読み出
される。
【００９２】一方、メモリセル３から読み出されたデー
タが１，３，５，７，９，Ｂ，Ｄ，Ｆの場合は、ビット
線ＢＬＴＵの電位がビット線ＢＬＮＵの電位よりも高く
なっているため、Ｈデータが最下位ビットのデータとし
て読み出される。
タが１，３，５，７，９，Ｂ，Ｄ，Ｆの場合は、ビット
線ＢＬＴＵの電位がビット線ＢＬＮＵの電位よりも高く
なっているため、Ｈデータが最下位ビットのデータとし
て読み出される。
【００９３】例えば、メモリセル３から読み出されたデ
ータがＡ（１０１０）の場合は、図５の太実線及び太破
線で示すように、ビット線ＢＬＴＵの電位がビット線Ｂ
ＬＮＵの電位よりも低くなっているので、Ｌデータが最
下位ビットのデータとして読み出される。
ータがＡ（１０１０）の場合は、図５の太実線及び太破
線で示すように、ビット線ＢＬＴＵの電位がビット線Ｂ
ＬＮＵの電位よりも低くなっているので、Ｌデータが最
下位ビットのデータとして読み出される。
【００９４】次に、データアンプ活性化信号ＤＡＥが立
ち上がり、データ線ＤＬＴ，ＤＬＮに読み出されたデー
タが増幅される（ｔ１６）。
ち上がり、データ線ＤＬＴ，ＤＬＮに読み出されたデー
タが増幅される（ｔ１６）。
【００９５】データ線ＤＬＴ，ＤＬＮ上のデータが増幅
された後、書き込みスイッチ信号ＷＳＬを立ち上げ、最
下位ビットの増幅結果をビット線ＢＬＴＬ，ＢＬＮＬに
書き込む（ｔ１７）。このとき、トランスファゲート信
号ＴＧＬ，ＴＧ２１〜ＴＧ２３はＬレベルとなっている
ので、最下位ビットの増幅結果は、ビット線ＢＬＴＬ，
ＢＬＮＬのうち、図３に示す領域２１にのみ書き込まれ
る。トランスファゲート信号ＴＧ２１，ＴＧ２２はＬレ
ベルのままであるため、領域２３には２番目のビットの
データが、領域２２には３番目のビットのデータがそれ
ぞれ保持されたままになる。
された後、書き込みスイッチ信号ＷＳＬを立ち上げ、最
下位ビットの増幅結果をビット線ＢＬＴＬ，ＢＬＮＬに
書き込む（ｔ１７）。このとき、トランスファゲート信
号ＴＧＬ，ＴＧ２１〜ＴＧ２３はＬレベルとなっている
ので、最下位ビットの増幅結果は、ビット線ＢＬＴＬ，
ＢＬＮＬのうち、図３に示す領域２１にのみ書き込まれ
る。トランスファゲート信号ＴＧ２１，ＴＧ２２はＬレ
ベルのままであるため、領域２３には２番目のビットの
データが、領域２２には３番目のビットのデータがそれ
ぞれ保持されたままになる。
【００９６】その後、書き込みスイッチ信号ＷＳＬ及び
データアンプ活性化信号ＤＡＥを立ち下げ、プリチャー
ジ信号ＤＬＰを立ち上げてデータ線ＤＬＴ，ＤＬＮを
（１／２）ＶＣＣにプリチャージする（ｔ１８）。
データアンプ活性化信号ＤＡＥを立ち下げ、プリチャー
ジ信号ＤＬＰを立ち上げてデータ線ＤＬＴ，ＤＬＮを
（１／２）ＶＣＣにプリチャージする（ｔ１８）。
【００９７】データ線ＤＬＴ，ＤＬＮのプリチャージが
完了したら、プリチャージ信号ＤＬＰを立ち下げ、ＲＥ
ＧＥを立ち上げて、レジスタ６に保持されている最上位
ビットのデータをデータ線ＤＬＴ、ＤＬＮに読み出す
（ｔ１９）。
完了したら、プリチャージ信号ＤＬＰを立ち下げ、ＲＥ
ＧＥを立ち上げて、レジスタ６に保持されている最上位
ビットのデータをデータ線ＤＬＴ、ＤＬＮに読み出す
（ｔ１９）。
【００９８】次に、ＲＥＧＥを立ち下げ、データアンプ
活性化信号ＤＡＥを活性化して、データ線ＤＬＴ，ＤＬ
Ｎに読み出された最上位ビットのデータが増幅される
（ｔ２０）。
活性化信号ＤＡＥを活性化して、データ線ＤＬＴ，ＤＬ
Ｎに読み出された最上位ビットのデータが増幅される
（ｔ２０）。
【００９９】次に、書き込みスイッチ信号ＷＳＵを立ち
上げ、最上位ビットの増幅結果をビット線ＢＬＴＵ，Ｂ
ＬＮＵに書き込む（ｔ２１）。このとき、トランスファ
ゲート信号ＴＧ１１〜ＴＧ１３はいずれもＨレベルとな
っているので、最上位ビットの増幅結果は、ビット線Ｂ
ＬＴＵ，ＢＬＮＵの領域１全てに書き込まれる。
上げ、最上位ビットの増幅結果をビット線ＢＬＴＵ，Ｂ
ＬＮＵに書き込む（ｔ２１）。このとき、トランスファ
ゲート信号ＴＧ１１〜ＴＧ１３はいずれもＨレベルとな
っているので、最上位ビットの増幅結果は、ビット線Ｂ
ＬＴＵ，ＢＬＮＵの領域１全てに書き込まれる。
【０１００】その後、書き込みスイッチ信号ＷＳＵ及び
データアンプ活性化信号ＤＡＥを立ち下げ、プリチャー
ジ信号ＤＬＰを立ち上げてデータ線ＤＬＴ，ＤＬＮを
（１／２）ＶＣＣにプリチャージする（ｔ２２）。
データアンプ活性化信号ＤＡＥを立ち下げ、プリチャー
ジ信号ＤＬＰを立ち上げてデータ線ＤＬＴ，ＤＬＮを
（１／２）ＶＣＣにプリチャージする（ｔ２２）。
【０１０１】次に、トランスファゲート信号ＴＧＬ，Ｔ
Ｇ２１，ＴＧ２２を立ち上げると、ビット線ＢＬＴＬ，
ＢＬＮＬの領域２１〜２３及びビット線ＢＬＴＵ，ＢＬ
ＮＵの領域１が全て電気的に接続され、電荷の再配分が
行われる（ｔ２３）。
Ｇ２１，ＴＧ２２を立ち上げると、ビット線ＢＬＴＬ，
ＢＬＮＬの領域２１〜２３及びビット線ＢＬＴＵ，ＢＬ
ＮＵの領域１が全て電気的に接続され、電荷の再配分が
行われる（ｔ２３）。
【０１０２】時刻ｔ２３の直前、すなわち電荷の再配分
が行われる直前の領域１、領域２３，領域２２，領域２
１のビット線ＢＬＴＵまたはビット線ＢＬＴＬの電位
を、それぞれ、Ｖ１，Ｖ２，Ｖ３，Ｖ４とすると、電荷
の再配分が行われた後の電位は、（Ｖ１・８Ｃｂ＋Ｖ２
・４Ｃｂ＋Ｖ３・２Ｃｂ＋Ｖ４・Ｃｂ）／１５Ｃｂとな
る。ここで、Ｖ１〜Ｖ４は、ＶＣＣまたはＧＮＤレベル
であるので、電荷の再配分後のビット線の電位は、それ
ぞれの領域に保持された４ビットのデータに応じて、Ｇ
ＮＤレベルからＶＣＣレベルまで、（１／１５）ＶＣＣ
刻みで１６通りのレベルのいずれかとなる。例えば、４
ビットのデータがＡ（１０１０）の場合は、Ｖ１＝Ｖ３
＝ＶＣＣ、Ｖ２＝Ｖ４＝０Ｖであるから、電荷の再配分
後のビット線ＢＬＴＵ、ＢＬＴＬの電位は、（ＶＣＣ×
８Ｃｂ＋０×４Ｃｂ＋ＶＣＣ×２Ｃｂ＋０×Ｃｂ）／１
５Ｃｂ＝（１０／１５）ＶＣＣとなる。
が行われる直前の領域１、領域２３，領域２２，領域２
１のビット線ＢＬＴＵまたはビット線ＢＬＴＬの電位
を、それぞれ、Ｖ１，Ｖ２，Ｖ３，Ｖ４とすると、電荷
の再配分が行われた後の電位は、（Ｖ１・８Ｃｂ＋Ｖ２
・４Ｃｂ＋Ｖ３・２Ｃｂ＋Ｖ４・Ｃｂ）／１５Ｃｂとな
る。ここで、Ｖ１〜Ｖ４は、ＶＣＣまたはＧＮＤレベル
であるので、電荷の再配分後のビット線の電位は、それ
ぞれの領域に保持された４ビットのデータに応じて、Ｇ
ＮＤレベルからＶＣＣレベルまで、（１／１５）ＶＣＣ
刻みで１６通りのレベルのいずれかとなる。例えば、４
ビットのデータがＡ（１０１０）の場合は、Ｖ１＝Ｖ３
＝ＶＣＣ、Ｖ２＝Ｖ４＝０Ｖであるから、電荷の再配分
後のビット線ＢＬＴＵ、ＢＬＴＬの電位は、（ＶＣＣ×
８Ｃｂ＋０×４Ｃｂ＋ＶＣＣ×２Ｃｂ＋０×Ｃｂ）／１
５Ｃｂ＝（１０／１５）ＶＣＣとなる。
【０１０３】電荷の再配分が終了し、ワード線ＷＬ０を
Ｌレベルに立ち下げると（ｔ２４）、電荷の再配分後の
ビット線ＢＬＴＵ，ＢＬＴＬの電位がメモリセル３に保
持され、１回の読み出しサイクルが終了する。
Ｌレベルに立ち下げると（ｔ２４）、電荷の再配分後の
ビット線ＢＬＴＵ，ＢＬＴＬの電位がメモリセル３に保
持され、１回の読み出しサイクルが終了する。
【０１０４】次に、容量Ｃ１〜Ｃ３の容量値について詳
細に説明する。
細に説明する。
【０１０５】３番目のビットのデータ線ＤＬＴ，ＤＬＮ
の増幅結果から４番目のビットのリファレンス電位を生
成するために容量Ｃ３を使用する場合を考えると、デー
タ線ＤＬＴは（１／２）ＶＣＣにプリチャージされた状
態から、ＶＣＣまたはＧＮＤレベルまで変化するので、
メモリセル３の蓄積容量をＣｓとすると、（Ｃｓ＋８Ｃ
ｂ＋Ｃｓａ）・ΔＶ＝Ｃ３・（１／２）ＶＣＣという等
式が成り立つ。
の増幅結果から４番目のビットのリファレンス電位を生
成するために容量Ｃ３を使用する場合を考えると、デー
タ線ＤＬＴは（１／２）ＶＣＣにプリチャージされた状
態から、ＶＣＣまたはＧＮＤレベルまで変化するので、
メモリセル３の蓄積容量をＣｓとすると、（Ｃｓ＋８Ｃ
ｂ＋Ｃｓａ）・ΔＶ＝Ｃ３・（１／２）ＶＣＣという等
式が成り立つ。
【０１０６】一方、ΔＶはメモリセルに（８／１５）Ｖ
ＣＣレベルが保持されていたときの読み出し微小電位差
であるので、ΔＶ＝Ｃｓ・｛（８／１５）ＶＣＣ−（１
／２）ＶＣＣ｝／（Ｃｓ＋８Ｃｂ＋Ｃｓａ）となる。
ＣＣレベルが保持されていたときの読み出し微小電位差
であるので、ΔＶ＝Ｃｓ・｛（８／１５）ＶＣＣ−（１
／２）ＶＣＣ｝／（Ｃｓ＋８Ｃｂ＋Ｃｓａ）となる。
【０１０７】両式から、Ｃ３＝（１／１５）Ｃｓとな
る。
る。
【０１０８】従って、それぞれ、Ｃ１＝（４／１５）Ｃ
ｓ、Ｃ２＝（２／１５）Ｃｓ、Ｃ３＝（１／１５）Ｃｓ
となる。このように、Ｃ１〜Ｃ３は、メモリセル３の蓄
積容量Ｃｓにのみ依存する値となるため、これらの容量
素子は、例えばメモリセルの蓄積容量と同じ容量膜を利
用して製造することにより、製造過程で容量膜の膜厚が
変動しても、ＣｓとＣ１〜Ｃ３との容量比は変動しない
ので、動作マージンの悪化を招くことはない。
ｓ、Ｃ２＝（２／１５）Ｃｓ、Ｃ３＝（１／１５）Ｃｓ
となる。このように、Ｃ１〜Ｃ３は、メモリセル３の蓄
積容量Ｃｓにのみ依存する値となるため、これらの容量
素子は、例えばメモリセルの蓄積容量と同じ容量膜を利
用して製造することにより、製造過程で容量膜の膜厚が
変動しても、ＣｓとＣ１〜Ｃ３との容量比は変動しない
ので、動作マージンの悪化を招くことはない。
【０１０９】上述した実施の形態においては、１６値、
すなわち、４ビットのデータを１つのメモリセルに書き
込む例について説明したが、本発明は、一般に２m値、
すなわち、ｍビット（ｍは２以上）のデータをメモリセ
ルに書き込む回路に拡張することが可能である。
すなわち、４ビットのデータを１つのメモリセルに書き
込む例について説明したが、本発明は、一般に２m値、
すなわち、ｍビット（ｍは２以上）のデータをメモリセ
ルに書き込む回路に拡張することが可能である。
【０１１０】図６は、本発明の実施の形態を示す図であ
り、図１に示した半導体記憶装置をｍビットのデータが
書き込まれるものに適用した場合の回路例を示す図であ
る。
り、図１に示した半導体記憶装置をｍビットのデータが
書き込まれるものに適用した場合の回路例を示す図であ
る。
【０１１１】本形態におけるセンスアンプ１１は図１の
センスアンプ１と同様、トランジスタＴ４〜Ｔ９からな
る、センス、読み出し、書き込み回路と、Ｔ１１〜Ｔ１
ｍ−１及びＣ１１〜Ｃ１ｍ−１からなるｍ−１組のリフ
ァレンス生成用容量素子とから構成されている。
センスアンプ１と同様、トランジスタＴ４〜Ｔ９からな
る、センス、読み出し、書き込み回路と、Ｔ１１〜Ｔ１
ｍ−１及びＣ１１〜Ｃ１ｍ−１からなるｍ−１組のリフ
ァレンス生成用容量素子とから構成されている。
【０１１２】容量Ｃ１１は、最上位ビットの増幅結果か
ら、２番目のビットのデータを読み出すためのビット線
のリファレンスを生成するために用いられ、Ｃ１ｍ−１
は、ｍ−１番目のビットの増幅結果から、最下位ビット
のデータを読み出すためのビット線のリファレンスを生
成するために用いられる。
ら、２番目のビットのデータを読み出すためのビット線
のリファレンスを生成するために用いられ、Ｃ１ｍ−１
は、ｍ−１番目のビットの増幅結果から、最下位ビット
のデータを読み出すためのビット線のリファレンスを生
成するために用いられる。
【０１１３】それぞれの容量値は、図１の回路と同様に
求められ、それぞれ、Ｃ１１＝｛２ m-2／（２m−１）｝
Ｃｓ、Ｃ１２＝｛２m-3／（２m−１）｝Ｃｓ、・・・、
Ｃ１ｍ−１＝｛１／（２m−１）｝Ｃｓとなる。
求められ、それぞれ、Ｃ１１＝｛２ m-2／（２m−１）｝
Ｃｓ、Ｃ１２＝｛２m-3／（２m−１）｝Ｃｓ、・・・、
Ｃ１ｍ−１＝｛１／（２m−１）｝Ｃｓとなる。
【０１１４】（他の実施の形態）図７は、本発明の半導
体記憶装置の他の実施の形態を示す回路図である。ま
た、図８は、図７に示した半導体記憶装置におけるデー
タの読み出し動作を説明するためのタイミングチャート
である。また、図９は、図８に示したタイミングにおけ
るビット線ＢＬＴの電位の変化を示す図である。
体記憶装置の他の実施の形態を示す回路図である。ま
た、図８は、図７に示した半導体記憶装置におけるデー
タの読み出し動作を説明するためのタイミングチャート
である。また、図９は、図８に示したタイミングにおけ
るビット線ＢＬＴの電位の変化を示す図である。
【０１１５】本形態は図７に示すように、図１に示した
ものに対して、データ線ＤＬＴ，ＤＬＮとビット線ＢＬ
Ｔ，ＢＬＮとを接続するための容量Ｃ２１とトランジス
タＴ２１、容量Ｃ２２とトランジスタＴ２２、及び容量
Ｃ２３とトランジスタＴ２３との組み合わせがそれぞれ
半分になっている。
ものに対して、データ線ＤＬＴ，ＤＬＮとビット線ＢＬ
Ｔ，ＢＬＮとを接続するための容量Ｃ２１とトランジス
タＴ２１、容量Ｃ２２とトランジスタＴ２２、及び容量
Ｃ２３とトランジスタＴ２３との組み合わせがそれぞれ
半分になっている。
【０１１６】図１に示したものと同様に、１つのメモリ
セルに４ビットのデータが書き込まれる場合を示してい
るが、各容量素子の容量値は、それぞれ、Ｃ２１＝（４
／１５）Ｃｓ、Ｃ２２＝Ｃ２３＝（２／１５）Ｃｓとす
る。
セルに４ビットのデータが書き込まれる場合を示してい
るが、各容量素子の容量値は、それぞれ、Ｃ２１＝（４
／１５）Ｃｓ、Ｃ２２＝Ｃ２３＝（２／１５）Ｃｓとす
る。
【０１１７】また、図８に示すように、時刻ｔ４におい
て制御信号ＣＰＳ１〜ＣＰＳ３を立ち上げ、時刻ｔ８に
おいて制御信号ＣＰＳ１を立ち上げ、時刻ｔ１２におい
て制御信号ＣＰＳ２を立ち上げる。それ以外の動作は、
図４に示した動作と同様である。
て制御信号ＣＰＳ１〜ＣＰＳ３を立ち上げ、時刻ｔ８に
おいて制御信号ＣＰＳ１を立ち上げ、時刻ｔ１２におい
て制御信号ＣＰＳ２を立ち上げる。それ以外の動作は、
図４に示した動作と同様である。
【０１１８】ビット線ＢＬＴの電位の変化は図９に示す
ように、時刻ｔ８までは図５に示したものと同様である
が、時刻ｔ８で制御信号ＣＰＳ１を立ち上げると、ビッ
ト線ＢＬＴのみ４ΔＶだけ電位が変動し、ビット線ＢＬ
Ｎの電位は変動しない。
ように、時刻ｔ８までは図５に示したものと同様である
が、時刻ｔ８で制御信号ＣＰＳ１を立ち上げると、ビッ
ト線ＢＬＴのみ４ΔＶだけ電位が変動し、ビット線ＢＬ
Ｎの電位は変動しない。
【０１１９】すなわち、図１に示したものと比べて、ビ
ット線ＢＬＴのみが２倍の量の電位の変動を行うことに
より、ビット線ＢＬＴとビット線ＢＬＮの電位差は図１
に示したものと変わらない。時刻ｔ１２で制御信号ＣＰ
Ｓ２を立ち上げたときもビット線ＢＬＮのみが、図１に
示した回路の場合の２倍である２ΔＶだけ電位が変動
し、ビット線ＢＬＴの電位は変動しない。
ット線ＢＬＴのみが２倍の量の電位の変動を行うことに
より、ビット線ＢＬＴとビット線ＢＬＮの電位差は図１
に示したものと変わらない。時刻ｔ１２で制御信号ＣＰ
Ｓ２を立ち上げたときもビット線ＢＬＮのみが、図１に
示した回路の場合の２倍である２ΔＶだけ電位が変動
し、ビット線ＢＬＴの電位は変動しない。
【０１２０】本形態においては、センスアンプ内の容量
素子数は半減し、センスアンプ面積の増加をさらに抑制
することが可能となるという効果を奏する。
素子数は半減し、センスアンプ面積の増加をさらに抑制
することが可能となるという効果を奏する。
【０１２１】
【発明の効果】以上説明したように本発明においては、
ｎビットのデータを読み出す場合に（ｎ−１）組のリフ
ァレンス電位生成用容量素子を利用して上位ビットから
シリアルにデータが読み出されるため、従来のものと同
数のセンスアンプでｎ倍の容量が実現され、チップ面積
の縮小化を図ることができる。
ｎビットのデータを読み出す場合に（ｎ−１）組のリフ
ァレンス電位生成用容量素子を利用して上位ビットから
シリアルにデータが読み出されるため、従来のものと同
数のセンスアンプでｎ倍の容量が実現され、チップ面積
の縮小化を図ることができる。
【０１２２】また、ｎビットのデータを読み出す場合に
ｎ回のセンス動作でデータの読み出しが可能となる。
ｎ回のセンス動作でデータの読み出しが可能となる。
【０１２３】また、キャパシタを、メモリセルと同様な
製造方法により製造した場合は、製造過程でのプロセス
のばらつきによる動作マージンの悪化を抑制することが
でき、センスアンプ１個当たりの面積の増加も抑えるこ
とができる。
製造方法により製造した場合は、製造過程でのプロセス
のばらつきによる動作マージンの悪化を抑制することが
でき、センスアンプ１個当たりの面積の増加も抑えるこ
とができる。
【図１】本発明の半導体記憶装置の参考例の一形態を示
す回路図である。
す回路図である。
【図２】図１に示したデータアンプの構成例を示す回路
図である。
図である。
【図３】図１に示したビット線の構成例を示すブロック
図である。
図である。
【図４】図１〜図３に示した半導体記憶装置におけるデ
ータの読み出し動作を説明するためのタイミングチャー
トである。
ータの読み出し動作を説明するためのタイミングチャー
トである。
【図５】図４に示したタイミングにおけるビット線ＢＬ
Ｔの電位の変化を示す図である。
Ｔの電位の変化を示す図である。
【図６】本発明の実施の形態を示す図であり、図１に示
した半導体記憶装置をｍビットのデータが書き込まれる
ものに適用した場合の回路例を示す図である。
した半導体記憶装置をｍビットのデータが書き込まれる
ものに適用した場合の回路例を示す図である。
【図７】本発明の半導体記憶装置の他の実施の形態を示
す回路図である。
す回路図である。
【図８】図７に示した半導体記憶装置におけるデータの
読み出し動作を説明するためのタイミングチャートであ
る。
読み出し動作を説明するためのタイミングチャートであ
る。
【図９】図８に示したタイミングにおけるビット線ＢＬ
Ｔの電位の変化を示す図である。
Ｔの電位の変化を示す図である。
【図１０】特開平９−２８２８９１号公報に開示された
半導体記憶装置のメモリ部及びセンスアンプ部を示す回
路図である。
半導体記憶装置のメモリ部及びセンスアンプ部を示す回
路図である。
【図１１】図１０に示すビット線の動作波形を示す図で
ある。
ある。
Claims (4)
- 【請求項１】 複数のメモリセルと該複数のメモリセル
に書き込まれたデータを読み出すためのセンスアンプ
と、前記複数のメモリセルに書き込まれたデータが読み
出されるビット線と、該ビット線上に読み出されたデー
タが伝達されるデータ線と、該データ線に伝達されたデ
ータを増幅して出力するデータアンプとを有し、前記ビ
ット線を複数の領域に分割して多値データを記憶する半
導体記憶装置において、 前記センスアンプは、前記ビット線と前記データ線とを
接続するための[（読み出しビット数）−１]個のキャパ
シタを有し、 前記データ線に伝達されたデータと前記キャパシタの容
量とに基づいて前記ビット線の電位を変動させることを
特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記センスアンプは、前記変動したビット線の電位を次
の読み出し動作における参照電圧として用いることを特
徴とする半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記データ線に伝達されたデータを読み出しビット毎に
異なるキャパシタを介して前記ビット線に伝達すること
により、前記読み出しビット毎に前記ビット線の電位を
変動させることを特徴とする半導体記憶装置。 - 【請求項４】 請求項３に記載の半導体記憶装置におい
て、 前記センスアンプは、前記複数のキャパシタにそれぞれ
直列に接続された複数のトランジスタを有し、該トラン
ジスタのＯＮ／ＯＦＦ制御によって、前記データ線の電
位を前記ビット線に伝達するためのキャパシタが選択さ
れることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11506099A JP3327330B2 (ja) | 1999-04-22 | 1999-04-22 | 半導体記憶装置 |
| KR1020000021281A KR100351690B1 (ko) | 1999-04-22 | 2000-04-21 | 다중값 메모리셀들을 갖는 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11506099A JP3327330B2 (ja) | 1999-04-22 | 1999-04-22 | 半導体記憶装置 |
Publications (2)
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|---|---|
| JP2000306387A JP2000306387A (ja) | 2000-11-02 |
| JP3327330B2 true JP3327330B2 (ja) | 2002-09-24 |
Family
ID=14653192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11506099A Expired - Fee Related JP3327330B2 (ja) | 1999-04-22 | 1999-04-22 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3327330B2 (ja) |
| KR (1) | KR100351690B1 (ja) |
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|---|---|---|---|---|
| JP4945187B2 (ja) * | 2006-07-31 | 2012-06-06 | 株式会社東芝 | 半導体記憶装置 |
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- 1999-04-22 JP JP11506099A patent/JP3327330B2/ja not_active Expired - Fee Related
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- 2000-04-21 KR KR1020000021281A patent/KR100351690B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| JP2000306387A (ja) | 2000-11-02 |
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