JP2719237B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JP2719237B2 JP2719237B2 JP2403964A JP40396490A JP2719237B2 JP 2719237 B2 JP2719237 B2 JP 2719237B2 JP 2403964 A JP2403964 A JP 2403964A JP 40396490 A JP40396490 A JP 40396490A JP 2719237 B2 JP2719237 B2 JP 2719237B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line pair
- complementary
- time
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置の改良に関し、更に詳細には、ダイナミック多
値メモリの高速化を可能にする新規な構成を備えたダイ
ナミック型半導体記憶装置に関するものである。
記憶装置の改良に関し、更に詳細には、ダイナミック多
値メモリの高速化を可能にする新規な構成を備えたダイ
ナミック型半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、ダイナミック型半導体記憶装置の
高速化は凄まじい勢いで進んでいるが、従来の多値メモ
リは、センス動作が２値メモリより遅く、又、動作マー
ジンが少なかった。
高速化は凄まじい勢いで進んでいるが、従来の多値メモ
リは、センス動作が２値メモリより遅く、又、動作マー
ジンが少なかった。
【０００３】図２は従来のダイナミック型半導体多値記
憶装置の構成を示す回路図である。図に於いて、２８は
従来の方式による読み出し用回路である。尚、１０はメ
モリセル、１１は蓄積容量、１２、１３は第１及び第２
の選択手段となるトランスファゲート、１４、１５は蓄
積ノード、１６、１７はセンスアンプデある。
憶装置の構成を示す回路図である。図に於いて、２８は
従来の方式による読み出し用回路である。尚、１０はメ
モリセル、１１は蓄積容量、１２、１３は第１及び第２
の選択手段となるトランスファゲート、１４、１５は蓄
積ノード、１６、１７はセンスアンプデある。
【０００４】この方式では、４値メモリセル１０からの
データを高速でセンスするため、２値メモリのセンスア
ンプと同じ構造の２個のセンスアンプ１６、１７を動作
させ、基準レベルを読み出し用回路２８のキャパシタで
決めている。
データを高速でセンスするため、２値メモリのセンスア
ンプと同じ構造の２個のセンスアンプ１６、１７を動作
させ、基準レベルを読み出し用回路２８のキャパシタで
決めている。
【０００５】
【発明が解決しようとする課題】しかし、センスアンプ
１６と１７の動作の間に、読み出し用回路１８のキャパ
シタをＵＰ１又はＵＰ２で昇圧せねばならず、２つのセ
ンスアンプの動作時間を、ＵＰ１又はＵＰ２の立ち上が
り時間だけずらす必要があった。
１６と１７の動作の間に、読み出し用回路１８のキャパ
シタをＵＰ１又はＵＰ２で昇圧せねばならず、２つのセ
ンスアンプの動作時間を、ＵＰ１又はＵＰ２の立ち上が
り時間だけずらす必要があった。
【０００６】また、読み出し用回路１８のキャパシタの
内、どれを昇圧するかを決めるために、トランジスタが
使用されており、この閾値変動によって、動作マージン
がせばめられていた。
内、どれを昇圧するかを決めるために、トランジスタが
使用されており、この閾値変動によって、動作マージン
がせばめられていた。
【０００７】本発明は上記の問題点に鑑みてなされたも
のであり、読み出し用回路の昇圧すべきキャパシタの決
定にトランジスタを用いず、又、昇圧専用の信号を削除
することで、高速なセンス動作と、閾値変動によって動
作マージンが狭められることのない回路の提供を目的と
する。
のであり、読み出し用回路の昇圧すべきキャパシタの決
定にトランジスタを用いず、又、昇圧専用の信号を削除
することで、高速なセンス動作と、閾値変動によって動
作マージンが狭められることのない回路の提供を目的と
する。
【０００８】本発明の前記ならびにそのほかの目的と新
規な特長は、本明細書の記述及び添付図面から明らかに
なるであろう。
規な特長は、本明細書の記述及び添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段、作用】本題において開示
される発明の概要を簡単に説明すれば、下記の通りであ
る。すなわち、情報の入出力に供する相補なる第１およ
び第２のビット線と、情報を記憶する蓄積容量手段と、
該蓄積容量手段を指定する第１および第２の選択手段を
備え、前記相補なるビット線対の第１のビット線に前記
第１の選択手段を介して前記蓄積容量手段の一端を接続
し、該蓄積容量手段の他端を前記第２の選択手段を介し
て前記相補なるビット線対の第２のビット線に接続して
なるメモリセル構造を有し、該メモリセルに、極性の正
負および２種類の蓄積電荷量をもって、４値すなわち２
ビットの情報を記憶するメモリセルと、前記第１の相補
なるビット線対と、該第１のビット線対に隣接する第２
の相補なるビツト線対との間で、前記第１の相補なるビ
ット線対の第１のビット線と、前記第２の相補なるビッ
ト線対の第２のビット線との間、及び、前記第１の相補
なるビット線対の第２のビット線と、前記第２の相補な
るビット線対の第１のビット線との間に、各々容量素子
を設けることで、読み出し用回路の昇圧すべきキャパシ
タの決定にトランジスタを用いず、又、昇圧専用の信号
を削除することで、高速なセンス動作と、閾値変動によ
って動作マージンが狭められないことを特徴とするもの
である。
される発明の概要を簡単に説明すれば、下記の通りであ
る。すなわち、情報の入出力に供する相補なる第１およ
び第２のビット線と、情報を記憶する蓄積容量手段と、
該蓄積容量手段を指定する第１および第２の選択手段を
備え、前記相補なるビット線対の第１のビット線に前記
第１の選択手段を介して前記蓄積容量手段の一端を接続
し、該蓄積容量手段の他端を前記第２の選択手段を介し
て前記相補なるビット線対の第２のビット線に接続して
なるメモリセル構造を有し、該メモリセルに、極性の正
負および２種類の蓄積電荷量をもって、４値すなわち２
ビットの情報を記憶するメモリセルと、前記第１の相補
なるビット線対と、該第１のビット線対に隣接する第２
の相補なるビツト線対との間で、前記第１の相補なるビ
ット線対の第１のビット線と、前記第２の相補なるビッ
ト線対の第２のビット線との間、及び、前記第１の相補
なるビット線対の第２のビット線と、前記第２の相補な
るビット線対の第１のビット線との間に、各々容量素子
を設けることで、読み出し用回路の昇圧すべきキャパシ
タの決定にトランジスタを用いず、又、昇圧専用の信号
を削除することで、高速なセンス動作と、閾値変動によ
って動作マージンが狭められないことを特徴とするもの
である。
【００１０】
【実施例】図１は、本発明の一実施例を示すダイナミッ
ク型半導体記憶装置のメモリセル及び読みだし、書き込
みのための回路図である。
ク型半導体記憶装置のメモリセル及び読みだし、書き込
みのための回路図である。
【００１１】図３は、図１の動作を説明するための入力
タイミング波形を、図４及び図５は、同じく図１の回路
の動作を説明するためのビット線の読み出し時の波形を
示すものである。
タイミング波形を、図４及び図５は、同じく図１の回路
の動作を説明するためのビット線の読み出し時の波形を
示すものである。
【００１２】図において、１８は本発明の方式による読
み出し用回路、１０はメモリセル（２ビット分）、１１
は蓄積容量、１２，１３は第１及び第２の選択手段とな
るトランスファゲート、１４，１５は蓄積ノード、１
６，１７はセンスアンプである。以下で、図１の回路動
作の説明を行う。
み出し用回路、１０はメモリセル（２ビット分）、１１
は蓄積容量、１２，１３は第１及び第２の選択手段とな
るトランスファゲート、１４，１５は蓄積ノード、１
６，１７はセンスアンプである。以下で、図１の回路動
作の説明を行う。
【００１３】ここでは、ワード線ＷＬＬ１及びビット線
ＢＬＬ１，反転ＢＬＬ１で選択されるメモリセル１０
の、（１）読みだし、（２）再書き込み、（３）プリチ
ャ−ジ及び（４）書き込み動作について考える。図３に
図１の動作を説明するための入力タイミング波形を示
す。
ＢＬＬ１，反転ＢＬＬ１で選択されるメモリセル１０
の、（１）読みだし、（２）再書き込み、（３）プリチ
ャ−ジ及び（４）書き込み動作について考える。図３に
図１の動作を説明するための入力タイミング波形を示
す。
【００１４】（１） 読み出し動作 図３の時刻ｔ０において、ＮＥＱ，ＰＥＱが図の様に変
化すると、図１のビット線イコライズ回路のトランジス
タはすべてオフし、ビット線のプリチャージが終了し
て、いずれも電圧が１／２Ｖｃｃとなる。
化すると、図１のビット線イコライズ回路のトランジス
タはすべてオフし、ビット線のプリチャージが終了し
て、いずれも電圧が１／２Ｖｃｃとなる。
【００１５】続いて、ＢＬＬ１，反転ＢＬＬ１につなが
るメモリセル１０が選択されるとＣＵＴ２とＢＬＳ２の
トランジスタをオフし、時刻ｔ１にワ−ド線ＷＬＬ１を
立ち上げる。すると、蓄積容量１１に蓄えられていた情
報がビット線ＢＬＬ１，ＢＬＲ１，ＳＢＬ１，ＳＢＬ
２，及び反転ＢＬＬ１，反転ＢＬＲ１，反転ＳＢＬ１，
反転ＳＢＬ２に電荷転送される。
るメモリセル１０が選択されるとＣＵＴ２とＢＬＳ２の
トランジスタをオフし、時刻ｔ１にワ−ド線ＷＬＬ１を
立ち上げる。すると、蓄積容量１１に蓄えられていた情
報がビット線ＢＬＬ１，ＢＬＲ１，ＳＢＬ１，ＳＢＬ
２，及び反転ＢＬＬ１，反転ＢＬＲ１，反転ＳＢＬ１，
反転ＳＢＬ２に電荷転送される。
【００１６】さらに、時刻ｔ２においてＣＵＴ１，ＲＥ
Ｑを立ち下げると、メモリセル側のビット線とセンスア
ンプが切り離され、ＳＢＬ１とＳＢＬ２及び反転ＳＢＬ
１とＳＢＬ２も切り離される。これで、メモリセル１０
の同じ情報をセンスアンプ１６と１７が別々に持ったこ
とになる。
Ｑを立ち下げると、メモリセル側のビット線とセンスア
ンプが切り離され、ＳＢＬ１とＳＢＬ２及び反転ＳＢＬ
１とＳＢＬ２も切り離される。これで、メモリセル１０
の同じ情報をセンスアンプ１６と１７が別々に持ったこ
とになる。
【００１７】続いて、時刻ｔ３に反転ＳＡＳ１が立ち下
がり、センスアンプ１６が動作を始めると、ＳＢＬ１と
反転ＳＢＬ１の内、より電位の低い方が立ち下がる。こ
の結果が読み出し用回路１８を構成するキャパシタ１９
または２０を介して、反転ＳＢＬ２またはＳＢＬ２に伝
えられる。
がり、センスアンプ１６が動作を始めると、ＳＢＬ１と
反転ＳＢＬ１の内、より電位の低い方が立ち下がる。こ
の結果が読み出し用回路１８を構成するキャパシタ１９
または２０を介して、反転ＳＢＬ２またはＳＢＬ２に伝
えられる。
【００１８】時刻ｔ４で反転ＳＡＳ２によるセンスアン
プ動作を始め、時刻ｔ５でＣＵＴ１，ＣＵＴ２を立ち上
げてセンスアンプとメモリセル側のビット線を接続し
て、ＳＡＳ１及びＳＡＳ２によるプルアップを行う。
プ動作を始め、時刻ｔ５でＣＵＴ１，ＣＵＴ２を立ち上
げてセンスアンプとメモリセル側のビット線を接続し
て、ＳＡＳ１及びＳＡＳ２によるプルアップを行う。
【００１９】最後に、時刻ｔ６でＣＳＥＬを立ち上げ、
増幅されたメモリセルの情報をデ−タ線に転送し、読み
出し動作を完了する。
増幅されたメモリセルの情報をデ−タ線に転送し、読み
出し動作を完了する。
【００２０】尚、時刻ｔ３の前後におけるビット線ＳＢ
Ｌ１，反転ＳＢＬ１及びＳＢＬ２，反転ＳＢＬ２の変化
を以下に詳述する。メモリセルは、一つの蓄積容量に２
ビットの情報を蓄えるため、メモリセルが情報を保持し
ている時の蓄積ノード１４，１５の電圧の状態は、以下
の表１の通り４種類ある。表中のデータとは、データ線
Ｄ１，Ｄ２に出力される情報を表しており、ＨがＶｃ
ｃ，ＬがＧＮＤ電圧に対応する。
Ｌ１，反転ＳＢＬ１及びＳＢＬ２，反転ＳＢＬ２の変化
を以下に詳述する。メモリセルは、一つの蓄積容量に２
ビットの情報を蓄えるため、メモリセルが情報を保持し
ている時の蓄積ノード１４，１５の電圧の状態は、以下
の表１の通り４種類ある。表中のデータとは、データ線
Ｄ１，Ｄ２に出力される情報を表しており、ＨがＶｃ
ｃ，ＬがＧＮＤ電圧に対応する。
【００２１】
【表１】
【００２２】このうち、Ｄ１＝Ｈ，Ｄ２＝Ｈの情報を読
み出す時の状態を示したのが図４、Ｄ１＝Ｈ，Ｄ２＝Ｌ
の情報を読み出す時の状態を示したのが図５である。Ｄ
１＝Ｌ，Ｄ２＝Ｌの場合は、図４でＳＢＬ１と反転ＳＢ
Ｌ１，及び反転ＳＢＬ２とＳＢＬ２を入れ換えれば、
又、Ｄ１＝Ｌ，Ｄ２＝Ｈの場合は、図５にてＳＢＬ１と
反転ＳＢＬ１及びＳＢＬ２と反転ＳＢＬ２を入れ換えれ
ば等価なので、前の２つについてだけ説明する。
み出す時の状態を示したのが図４、Ｄ１＝Ｈ，Ｄ２＝Ｌ
の情報を読み出す時の状態を示したのが図５である。Ｄ
１＝Ｌ，Ｄ２＝Ｌの場合は、図４でＳＢＬ１と反転ＳＢ
Ｌ１，及び反転ＳＢＬ２とＳＢＬ２を入れ換えれば、
又、Ｄ１＝Ｌ，Ｄ２＝Ｈの場合は、図５にてＳＢＬ１と
反転ＳＢＬ１及びＳＢＬ２と反転ＳＢＬ２を入れ換えれ
ば等価なので、前の２つについてだけ説明する。
【００２３】まず、Ｄ１＝Ｈ，Ｄ２＝Ｈの情報を読み出
す場合、図４のようにワード線が立ち上がる時刻ｔ１で
は、各々相補なるビット線対には、ΔＶの電位差が生じ
る。時刻ｔ３に反転ＳＡＳ１が立ち下がり、センスアン
プ１６が動作することで反転ＳＢＬ１が立ち下がると、
読み出し用回路１８のキャパシタ２０を介して、ＳＢＬ
２が２／３ΔＶだけ電位が下げられる。
す場合、図４のようにワード線が立ち上がる時刻ｔ１で
は、各々相補なるビット線対には、ΔＶの電位差が生じ
る。時刻ｔ３に反転ＳＡＳ１が立ち下がり、センスアン
プ１６が動作することで反転ＳＢＬ１が立ち下がると、
読み出し用回路１８のキャパシタ２０を介して、ＳＢＬ
２が２／３ΔＶだけ電位が下げられる。
【００２４】しかし、ＳＢＬ２と反転ＳＢＬ２の電圧
は、逆転することなく、時刻ｔ４以降のセンス動作の
後、Ｄ１，Ｄ２ともＶｃｃレベルが出力される。
は、逆転することなく、時刻ｔ４以降のセンス動作の
後、Ｄ１，Ｄ２ともＶｃｃレベルが出力される。
【００２５】他方、Ｄ１＝Ｈ，Ｄ２＝Ｌの情報を読み出
す場合、図５のようにワード線が立ち上がる時刻ｔ１で
は、各々相補なるビット線対には、１／３ΔＶの電位差
しか生じない。そこで、時刻ｔ３に反転ＳＡＳ１が立ち
下がり、センスアンプ１６が動作することで反転ＳＢＬ
１が立ち下がると、読み出し用回路１８のキャパシタ２
０を介して、ＳＢＬ２が２／３ΔＶだけ電位が下げられ
る。この結果、ＳＢＬ ２と反転ＳＢＬ２の電位は、逆
転してしまう。従って、時刻ｔ４以降のセンス動作の
後、Ｄ１にはＶｃｃ，Ｄ２にはＧＮＤレベルが出力され
る。
す場合、図５のようにワード線が立ち上がる時刻ｔ１で
は、各々相補なるビット線対には、１／３ΔＶの電位差
しか生じない。そこで、時刻ｔ３に反転ＳＡＳ１が立ち
下がり、センスアンプ１６が動作することで反転ＳＢＬ
１が立ち下がると、読み出し用回路１８のキャパシタ２
０を介して、ＳＢＬ２が２／３ΔＶだけ電位が下げられ
る。この結果、ＳＢＬ ２と反転ＳＢＬ２の電位は、逆
転してしまう。従って、時刻ｔ４以降のセンス動作の
後、Ｄ１にはＶｃｃ，Ｄ２にはＧＮＤレベルが出力され
る。
【００２６】（２） 再書き込み動作 図３の時刻ｔ７で、ＣＳＥＬを立ち下げ、データ線を切
り離し、さらに時刻ｔ３で、ＣＵＴ１，ＣＵＴ２を立ち
下げ、センスアンプも切り離す。その後、時刻ｔ９にＷ
ＥＱを立ち上げて、ＢＬＬ２をＢＬＬ１とＢＬＲ１に、
また、反転ＢＬＬ２を反転ＢＬＬ１と反転ＢＬＲ１に接
続する。
り離し、さらに時刻ｔ３で、ＣＵＴ１，ＣＵＴ２を立ち
下げ、センスアンプも切り離す。その後、時刻ｔ９にＷ
ＥＱを立ち上げて、ＢＬＬ２をＢＬＬ１とＢＬＲ１に、
また、反転ＢＬＬ２を反転ＢＬＬ１と反転ＢＬＲ１に接
続する。
【００２７】この結果、以下の表２のごとく電位が変化
して、選択されているメモリセル１０の蓄積ノード１
４，１５にワード線を立ち上げる前と同じ電圧が書き込
まれ、蓄積容量１１には、その電圧に相当する電荷が蓄
えられる。
して、選択されているメモリセル１０の蓄積ノード１
４，１５にワード線を立ち上げる前と同じ電圧が書き込
まれ、蓄積容量１１には、その電圧に相当する電荷が蓄
えられる。
【００２８】
【表２】
【００２９】こうして、時刻ｔ１０にワード線ＷＬＬ１
が立ち下がって、再書き込みを終了する。
が立ち下がって、再書き込みを終了する。
【００３０】（３） プリチャージ動作 続くプリチャージでは、時刻ｔ１１に、ＢＬＳ２，ＷＥ
Ｑ，ＮＥＱ，ＰＥＱをサイクルの最初の状態に戻して、
メモリセル側のビツト線の電圧を電荷分割で全て１／２
Ｖｃｃとし、ＳＡＳ１，反転ＳＡＳ１，ＳＡＳ２，反転
ＳＡＳ２も１／２Ｖｃｃに戻して、センスアンプを止め
る。
Ｑ，ＮＥＱ，ＰＥＱをサイクルの最初の状態に戻して、
メモリセル側のビツト線の電圧を電荷分割で全て１／２
Ｖｃｃとし、ＳＡＳ１，反転ＳＡＳ１，ＳＡＳ２，反転
ＳＡＳ２も１／２Ｖｃｃに戻して、センスアンプを止め
る。
【００３１】最後に、時刻ｔ１２で、ＣＵＴ１，ＣＵＴ
２，ＲＥＱを立ち上げてプリチャージ動作を完了する。
２，ＲＥＱを立ち上げてプリチャージ動作を完了する。
【００３２】（４） 書き込み動作 読み出し時は、図３の時刻ｔ６で、ＣＳＥＬを立ち上げ
るまではデータ線がフローティングになっている。一
方、書き込み時は、このデータ線が、書き込みデータの
Ｈ（Ｖｃｃ）かＬ（ＧＮＤ）に固定されており、時刻ｔ
６の後、ビット線の読み出しデータは、この書き込みデ
ータに置き換えられる。
るまではデータ線がフローティングになっている。一
方、書き込み時は、このデータ線が、書き込みデータの
Ｈ（Ｖｃｃ）かＬ（ＧＮＤ）に固定されており、時刻ｔ
６の後、ビット線の読み出しデータは、この書き込みデ
ータに置き換えられる。
【００３３】時刻ｔ７以降は、（２）の再書き込み時と
同じ動作によって、新しい情報がメモリセルに書き込ま
れる。
同じ動作によって、新しい情報がメモリセルに書き込ま
れる。
【００３４】
【発明の効果】以上の様に、本発明によれば、読み出し
用回路の昇圧すべきキャパシタの決定にトランジスタを
用いず、又、昇圧専用の信号を削除することで、高速な
センス動作と、閾値変動によって動作マージンが狭めら
れることのない回路を実現できるため、ダイナミック型
半導体記憶装置の高速化に大きく貢献するものである。
用回路の昇圧すべきキャパシタの決定にトランジスタを
用いず、又、昇圧専用の信号を削除することで、高速な
センス動作と、閾値変動によって動作マージンが狭めら
れることのない回路を実現できるため、ダイナミック型
半導体記憶装置の高速化に大きく貢献するものである。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】従来のダイナミック型半導体記憶装置の構成を
示す回路図である。
示す回路図である。
【図３】図１の動作を説明するための入力タイミング波
形図である。
形図である。
【図４】図１の回路の動作を説明するためのビット線の
読み出し時の波形を示す図である。
読み出し時の波形を示す図である。
【図５】図１の回路の動作を説明するためのビット線の
読み出し時の波形を示す図である。
読み出し時の波形を示す図である。
１８ 本発明の方式による読み出し用回路 １０ メモリセル（２ビット分） １１ 蓄積容量 １２，１３ 第１及び第２の選択手段となるトランスフ
ァゲート １４，１５ 蓄積ノード １６，１７ センスアンプ １９，２０ 読み出し用回路を構成するキャパシタ
ァゲート １４，１５ 蓄積ノード １６，１７ センスアンプ １９，２０ 読み出し用回路を構成するキャパシタ
Claims (1)
- 【請求項１】 情報の入出力に供する相補なる第１およ
び第２のビット線と、情報を記憶する蓄積容量手段と、
該蓄積容量手段を指定する第１および第２の選択手段を
備え、前記相補なるビット線対の第１のビット線に前記
第１の選択手段を介して前記蓄積容量手段の一端を接続
し、該蓄積容量手段の他端を前記第２の選択手段を介し
て前記相補なるビット線対の第２のビツト線に接続して
なるメモリセル構造を有し、該メモリセルに、極性の正
負および２種類の蓄積電荷量をもって、４値すなわち２
ビットの情報を記憶することを特徴とするダイナミック
型半導体記憶装置であって、前記第１の相補なるビット
線対と、該第１のビット線対に隣接する第２の相補なる
ビット線対との間で、前記第１の相補なるビット線対の
第１のビット線と、前記第２の相補なるビット線対の第
２のビット線との間、及び、前記第１の相補なるビット
線対の第２のビット線と、前記第２の相補なるビット線
対の第１のビット線との間に、各々容量素子を設けるこ
とを特徴とするダイナミック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403964A JP2719237B2 (ja) | 1990-12-20 | 1990-12-20 | ダイナミック型半導体記憶装置 |
| US07/727,233 US5184324A (en) | 1990-12-20 | 1991-07-05 | Dynamic semiconductor multi-value memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403964A JP2719237B2 (ja) | 1990-12-20 | 1990-12-20 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219698A JPH04219698A (ja) | 1992-08-10 |
| JP2719237B2 true JP2719237B2 (ja) | 1998-02-25 |
Family
ID=18513671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403964A Expired - Fee Related JP2719237B2 (ja) | 1990-12-20 | 1990-12-20 | ダイナミック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5184324A (ja) |
| JP (1) | JP2719237B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2973668B2 (ja) * | 1991-12-27 | 1999-11-08 | 日本電気株式会社 | 高速ダイナミックランダムアクセスメモリ装置 |
| USRE40075E1 (en) | 1992-07-22 | 2008-02-19 | Mosaid Technologies, Incorporated | Method of multi-level storage in DRAM and apparatus thereof |
| US5283761A (en) | 1992-07-22 | 1994-02-01 | Mosaid Technologies Incorporated | Method of multi-level storage in DRAM |
| JPH06290591A (ja) * | 1993-03-31 | 1994-10-18 | Sony Corp | 半導体不揮発性記憶装置 |
| US5459686A (en) * | 1993-10-15 | 1995-10-17 | Solidas Corporation | Multiple level random access memory |
| US5623440A (en) * | 1993-10-15 | 1997-04-22 | Solidas Corporation | Multiple-bit random access memory cell |
| US5532955A (en) * | 1994-12-30 | 1996-07-02 | Mosaid Technologies Incorporated | Method of multilevel dram sense and restore |
| US5539695A (en) * | 1995-01-23 | 1996-07-23 | Solidas Corporation | Fast access multi-bit random access memory |
| US5559734A (en) * | 1995-04-24 | 1996-09-24 | Saito; Tamio | Multiple voltage memory |
| US5708598A (en) * | 1995-04-24 | 1998-01-13 | Saito; Tamio | System and method for reading multiple voltage level memories |
| AUPO799197A0 (en) * | 1997-07-15 | 1997-08-07 | Silverbrook Research Pty Ltd | Image processing method and apparatus (ART01) |
| DE19735136C1 (de) * | 1997-08-13 | 1998-10-01 | Siemens Ag | Schaltungsanordnung für die Bewertung des Dateninhalts von Speicherzellen |
| JP3360717B2 (ja) * | 1997-09-29 | 2002-12-24 | 日本電気株式会社 | ダイナミック型半導体記憶装置 |
| US6816968B1 (en) * | 1998-07-10 | 2004-11-09 | Silverbrook Research Pty Ltd | Consumable authentication protocol and system |
| CN100336226C (zh) * | 2001-12-14 | 2007-09-05 | 株式会社日立制作所 | 半导体器件 |
| JP2006179048A (ja) * | 2004-12-21 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体装置 |
| WO2011089852A1 (en) * | 2010-01-22 | 2011-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and driving method thereof |
| KR20160074826A (ko) | 2014-12-18 | 2016-06-29 | 삼성전자주식회사 | 반도체 장치 |
| KR20170143125A (ko) | 2016-06-20 | 2017-12-29 | 삼성전자주식회사 | 기준전압을 생성하기 위한 메모리 셀을 포함하는 메모리 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4103342A (en) * | 1976-06-17 | 1978-07-25 | International Business Machines Corporation | Two-device memory cell with single floating capacitor |
| JPS63104296A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| JPS63257994A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置 |
| JPH07105136B2 (ja) * | 1987-06-23 | 1995-11-13 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH01143094A (ja) * | 1987-11-28 | 1989-06-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5062079A (en) * | 1988-09-28 | 1991-10-29 | Kabushiki Kaisha Toshiba | MOS type random access memory with interference noise eliminator |
| KR910009444B1 (ko) * | 1988-12-20 | 1991-11-16 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| US5010523A (en) * | 1989-03-06 | 1991-04-23 | Matsushita Electric Industrial Co., Ltd. | Sensing circuit for a dynamic random access memory |
| US5010524A (en) * | 1989-04-20 | 1991-04-23 | International Business Machines Corporation | Crosstalk-shielded-bit-line dram |
-
1990
- 1990-12-20 JP JP2403964A patent/JP2719237B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-05 US US07/727,233 patent/US5184324A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219698A (ja) | 1992-08-10 |
| US5184324A (en) | 1993-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2719237B2 (ja) | ダイナミック型半導体記憶装置 | |
| KR100444116B1 (ko) | 강유전체 메모리 | |
| JP2698030B2 (ja) | Ｄｒａｍ構造 | |
| US5491435A (en) | Data sensing circuit with additional capacitors for eliminating parasitic capacitance difference between sensing control nodes of sense amplifier | |
| US6049493A (en) | Semiconductor memory device having a precharge device | |
| JP3183331B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPS5922316B2 (ja) | ダイナミツクメモリ装置 | |
| JP2845212B2 (ja) | 半導体記憶装置 | |
| KR100249417B1 (ko) | 복수 비트 데이타를 기억하는 메모리 셀을 가진 디램 | |
| KR100368705B1 (ko) | 가변 전압 분리 게이트 | |
| US4858193A (en) | Preamplification method and apparatus for dram sense amplifiers | |
| JPH0217874B2 (ja) | ||
| JP2698232B2 (ja) | 半導体記憶装置 | |
| EP0516548A2 (en) | A dynamic random access memory cell | |
| JP2622179B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH10334672A (ja) | 半導体記憶装置 | |
| JP4585667B2 (ja) | 強誘電体メモリのデータ読み出し方法および強誘電体メモリ | |
| US4794569A (en) | Semiconductor memory having a barrier transistor between a bit line and a sensing amplifier | |
| JP2679033B2 (ja) | 半導体記憶装置 | |
| Sheikholeslami | A circuit to remember [Circuit Intuitions] | |
| JP3327330B2 (ja) | 半導体記憶装置 | |
| JPS63282994A (ja) | 半導体ダイナミック・ランダム・アクセス・メモリ | |
| JPS5939836B2 (ja) | 記憶集積回路 | |
| JP2522056B2 (ja) | センス増幅器駆動方式 | |
| EP0920029A2 (en) | Multi-state random acess memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |